JP2947654B2 - Ｍｉｓ型トランジスタ - Google Patents
Ｍｉｓ型トランジスタInfo
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- 239000004065 semiconductor Substances 0.000 claims abstract description 97
- 239000000463 material Substances 0.000 claims description 63
- 239000000758 substrate Substances 0.000 claims description 54
- 239000013078 crystal Substances 0.000 claims description 49
- 229910052710 silicon Inorganic materials 0.000 claims description 39
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 36
- 239000010703 silicon Substances 0.000 claims description 36
- 238000009792 diffusion process Methods 0.000 claims description 34
- 229910052751 metal Inorganic materials 0.000 claims description 29
- 239000002184 metal Substances 0.000 claims description 29
- 238000005468 ion implantation Methods 0.000 claims description 23
- 238000010438 heat treatment Methods 0.000 claims description 19
- 238000000034 method Methods 0.000 claims description 12
- 229910052732 germanium Inorganic materials 0.000 claims description 11
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 10
- 125000005842 heteroatom Chemical group 0.000 claims description 9
- 229910045601 alloy Inorganic materials 0.000 claims description 5
- 239000000956 alloy Substances 0.000 claims description 5
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 3
- 150000001875 compounds Chemical class 0.000 claims description 3
- 239000000203 mixture Substances 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 125000004429 atom Chemical group 0.000 claims 1
- 230000005669 field effect Effects 0.000 abstract description 26
- 239000012535 impurity Substances 0.000 abstract description 17
- 239000010408 film Substances 0.000 description 91
- 239000010410 layer Substances 0.000 description 54
- 238000010586 diagram Methods 0.000 description 45
- 239000010409 thin film Substances 0.000 description 44
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 33
- 230000015556 catabolic process Effects 0.000 description 23
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 22
- 238000004519 manufacturing process Methods 0.000 description 20
- 230000003071 parasitic effect Effects 0.000 description 17
- 239000011229 interlayer Substances 0.000 description 13
- 230000003647 oxidation Effects 0.000 description 13
- 238000007254 oxidation reaction Methods 0.000 description 13
- 230000001681 protective effect Effects 0.000 description 13
- 229910052814 silicon oxide Inorganic materials 0.000 description 12
- 239000000969 carrier Substances 0.000 description 11
- 230000000694 effects Effects 0.000 description 11
- 239000011521 glass Substances 0.000 description 11
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 10
- 238000002347 injection Methods 0.000 description 10
- 239000007924 injection Substances 0.000 description 10
- 238000002513 implantation Methods 0.000 description 9
- 239000011574 phosphorus Substances 0.000 description 9
- 229910052698 phosphorus Inorganic materials 0.000 description 9
- 241001168730 Simo Species 0.000 description 8
- 229910004298 SiO 2 Inorganic materials 0.000 description 7
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 7
- 230000007547 defect Effects 0.000 description 7
- 230000006866 deterioration Effects 0.000 description 7
- 239000010453 quartz Substances 0.000 description 7
- 238000004544 sputter deposition Methods 0.000 description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 238000005530 etching Methods 0.000 description 6
- 239000007789 gas Substances 0.000 description 6
- 238000005036 potential barrier Methods 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 5
- 238000000151 deposition Methods 0.000 description 5
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 5
- 229910052717 sulfur Inorganic materials 0.000 description 5
- 239000011593 sulfur Substances 0.000 description 5
- -1 sulfur nitride Chemical class 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 230000000052 comparative effect Effects 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 229910000789 Aluminium-silicon alloy Inorganic materials 0.000 description 3
- 229910008310 Si—Ge Inorganic materials 0.000 description 3
- 230000001133 acceleration Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 238000005259 measurement Methods 0.000 description 3
- 230000006798 recombination Effects 0.000 description 3
- 238000005215 recombination Methods 0.000 description 3
- 239000000243 solution Substances 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 2
- 238000004070 electrodeposition Methods 0.000 description 2
- 230000002349 favourable effect Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 238000004857 zone melting Methods 0.000 description 2
- 229910018125 Al-Si Inorganic materials 0.000 description 1
- 229910018520 Al—Si Inorganic materials 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000004520 agglutination Effects 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000003153 chemical reaction reagent Substances 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000013213 extrapolation Methods 0.000 description 1
- 239000005350 fused silica glass Substances 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000005764 inhibitory process Effects 0.000 description 1
- 238000011835 investigation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- CWEHKOAQFGHCFQ-UHFFFAOYSA-N methylalumane Chemical compound [AlH2]C CWEHKOAQFGHCFQ-UHFFFAOYSA-N 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
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Description
【０００１】
【産業上の利用分野】本発明は、半導体表面に絶縁膜お
よび金属電極を形成してＭＩＳ（Metal Oxide Insulato
r）構造としたＭＩＳ型トランジスタに関するものであ
る。
よび金属電極を形成してＭＩＳ（Metal Oxide Insulato
r）構造としたＭＩＳ型トランジスタに関するものであ
る。
【０００２】
【従来の技術】近年、高速の半導体装置として、薄膜絶
縁基板状に形成されたＭＩＳ型電界効果トランジスタが
注目されている。このＭＩＳ型半導体装置の構造は、基
本的にはバルク基板上のＭＩＳ型電界効果トランジスタ
と同じである。図１（ａ）の模式的切断面図にＭＩＳ型
電界効果トランジスタの一例を示す。図１（ａ）におい
て、１５１は下地シリコン酸化膜、１５２は半導体層、
１５３は熱酸化膜、１５４は多結晶シリコン膜、１５６
は窒化イオウガラス層、１５７は層間絶縁膜、１５８は
配線電極、１５９は保護膜である。また図１（ｂ）はＦ
ｉｇ４（ａ）に示されるＭＩＳ型電界効果トランジスタ
の熱平衡時のチャネル方向におけるエネルギーバンド
図、図１（ｃ）は同トランジスタにドレイン電圧が印加
されたときのエネルギーバンド図である。このＭＩＳ型
電界効果トランジスタにおいて、そのソース・ドレイン
部は、ホウ素、リンあるいはヒ素をドーピングすること
によって形成されており、図１（ｂ）に示すように、ソ
ース・ドレイン部のエネルギーバンドギャップＥｇ
1は、チャネル部のエネルギーバンドギャップＥｇ2と等
しい。
縁基板状に形成されたＭＩＳ型電界効果トランジスタが
注目されている。このＭＩＳ型半導体装置の構造は、基
本的にはバルク基板上のＭＩＳ型電界効果トランジスタ
と同じである。図１（ａ）の模式的切断面図にＭＩＳ型
電界効果トランジスタの一例を示す。図１（ａ）におい
て、１５１は下地シリコン酸化膜、１５２は半導体層、
１５３は熱酸化膜、１５４は多結晶シリコン膜、１５６
は窒化イオウガラス層、１５７は層間絶縁膜、１５８は
配線電極、１５９は保護膜である。また図１（ｂ）はＦ
ｉｇ４（ａ）に示されるＭＩＳ型電界効果トランジスタ
の熱平衡時のチャネル方向におけるエネルギーバンド
図、図１（ｃ）は同トランジスタにドレイン電圧が印加
されたときのエネルギーバンド図である。このＭＩＳ型
電界効果トランジスタにおいて、そのソース・ドレイン
部は、ホウ素、リンあるいはヒ素をドーピングすること
によって形成されており、図１（ｂ）に示すように、ソ
ース・ドレイン部のエネルギーバンドギャップＥｇ
1は、チャネル部のエネルギーバンドギャップＥｇ2と等
しい。
【０００３】
【発明が解決しようとする課題】ＭＩＳ型電界効果トラ
ンジスタは、以上のように、絶縁基板上の薄膜半導体層
をチャネル部としているために、ドレイン端で衝突電離
現象により発生した非輸送キャリヤ（Ｎ−ＭＯＳの場合
では正孔）がチャネル部に蓄積してしまう。その結果、
チャネル部の電子ポテンシャルが下がり、キンク現象を
生じ、またソース・ドレイン耐圧が劣化するという問題
点があった。詳しく述べると、ソース・ドレイン部のエ
ネルギーバンドギャップＥｇ1は、チャネル部のエネル
ギーバンドギャップＥｇ2と等しいため、ドレイン端で
電荷が集中し、これによって図１（ｃ）に示すように、
衝突電離により電子１１３および正孔１１４の対が数多
く発生する。発生した電子１１３はドレイン電極１１２
に排出されるが、正孔１１４はチャネル部１１５へ流れ
込む。薄膜酸化シリコ基板を用いたＭＯＳトランジスタ
では、移動度等を向上させるという薄膜効果を出すた
め、基板の電位を固定する電極を設けないことがある。
このような場合には、正孔は電位壁によってソースに流
れるのを阻害されて、排出されずにチャネル部に蓄積
し、この結果、図１（ｃ）に破線で示すように、電子の
ポテンシャルが下がる。この効果、ソースとチャネル部
との間の電位障壁を本来の高さよりも下げ、正孔の一部
をソースに排出させることで定常状態を保っている。こ
の状態は、基板に正の電圧を印加したことに等しい状
態、すなわちＮ−ＭＯＳトランジスタにおいてはＶｔｈ
が負の方向にシフトした状態に相当する。これは一般に
基板浮遊効果と呼ばれている。そしてこの現象は、ドレ
イン電圧の増加により一層顕著となる。これにより図２
に示すように、ドレイン電圧Ｖｄがある値まで増加する
とドレイン電流Ｉｄが急激に増加するという不良特性を
示す。具体的にはゲート長１μｍの電界効果トランジス
タにおいて、ドレイン電圧を約５ｖｏｌｔでドレイン電
流が急増している。これを回避するために、仮に基板電
極を設けたとしても、半導体層の膜厚がきわめて薄く、
かつ正孔の排出効率も悪いため、ソース・ドレイン間の
耐圧がわずかに上昇する程度で、前述の問題は解決され
ない。
ンジスタは、以上のように、絶縁基板上の薄膜半導体層
をチャネル部としているために、ドレイン端で衝突電離
現象により発生した非輸送キャリヤ（Ｎ−ＭＯＳの場合
では正孔）がチャネル部に蓄積してしまう。その結果、
チャネル部の電子ポテンシャルが下がり、キンク現象を
生じ、またソース・ドレイン耐圧が劣化するという問題
点があった。詳しく述べると、ソース・ドレイン部のエ
ネルギーバンドギャップＥｇ1は、チャネル部のエネル
ギーバンドギャップＥｇ2と等しいため、ドレイン端で
電荷が集中し、これによって図１（ｃ）に示すように、
衝突電離により電子１１３および正孔１１４の対が数多
く発生する。発生した電子１１３はドレイン電極１１２
に排出されるが、正孔１１４はチャネル部１１５へ流れ
込む。薄膜酸化シリコ基板を用いたＭＯＳトランジスタ
では、移動度等を向上させるという薄膜効果を出すた
め、基板の電位を固定する電極を設けないことがある。
このような場合には、正孔は電位壁によってソースに流
れるのを阻害されて、排出されずにチャネル部に蓄積
し、この結果、図１（ｃ）に破線で示すように、電子の
ポテンシャルが下がる。この効果、ソースとチャネル部
との間の電位障壁を本来の高さよりも下げ、正孔の一部
をソースに排出させることで定常状態を保っている。こ
の状態は、基板に正の電圧を印加したことに等しい状
態、すなわちＮ−ＭＯＳトランジスタにおいてはＶｔｈ
が負の方向にシフトした状態に相当する。これは一般に
基板浮遊効果と呼ばれている。そしてこの現象は、ドレ
イン電圧の増加により一層顕著となる。これにより図２
に示すように、ドレイン電圧Ｖｄがある値まで増加する
とドレイン電流Ｉｄが急激に増加するという不良特性を
示す。具体的にはゲート長１μｍの電界効果トランジス
タにおいて、ドレイン電圧を約５ｖｏｌｔでドレイン電
流が急増している。これを回避するために、仮に基板電
極を設けたとしても、半導体層の膜厚がきわめて薄く、
かつ正孔の排出効率も悪いため、ソース・ドレイン間の
耐圧がわずかに上昇する程度で、前述の問題は解決され
ない。
【０００４】これらの問題点の解決策の一つとして、Ｌ
ＤＤ（Light Doped Drain）構造が適用されている。し
かしこの構造の意図するところは、ドレイン端での電界
を緩和して、衝突電離による電子・正孔対の発生を抑制
することである。そして現在行われている解決策のほと
んどはドレイン端での電界緩和を目指しており、ＬＤＤ
構造をはじめとする電界緩和のための従来の構造では、
ソース・ドレイン間の耐圧の改善は、わずか２ボルト程
度の上昇にとどまる。
ＤＤ（Light Doped Drain）構造が適用されている。し
かしこの構造の意図するところは、ドレイン端での電界
を緩和して、衝突電離による電子・正孔対の発生を抑制
することである。そして現在行われている解決策のほと
んどはドレイン端での電界緩和を目指しており、ＬＤＤ
構造をはじめとする電界緩和のための従来の構造では、
ソース・ドレイン間の耐圧の改善は、わずか２ボルト程
度の上昇にとどまる。
【０００５】
【課題を解決するための手段】本発明は上記のような課
題を解消するためになされたもので、前述の原因による
正孔の排出阻害現象を効果的に抑制できるとともに、十
分なソース・ドレイン耐圧を保持できるＭＩＳ型電界効
果トランジスタを得ることを目的とする。
題を解消するためになされたもので、前述の原因による
正孔の排出阻害現象を効果的に抑制できるとともに、十
分なソース・ドレイン耐圧を保持できるＭＩＳ型電界効
果トランジスタを得ることを目的とする。
【０００６】又、本発明の目的は、キンク現象を改善
し、ソース・ドレイン耐圧を向上させ、なおかつ、暗電
流の充分に低い高速動作可能なＭＩＳ型トランジスタを
提供しようとするものである。
し、ソース・ドレイン耐圧を向上させ、なおかつ、暗電
流の充分に低い高速動作可能なＭＩＳ型トランジスタを
提供しようとするものである。
【０００７】本発明者らは、ＭＩＳ型電界効果トランジ
スタにおける前述のような不良特性の発生メカニズムを
検討した結果、ソース部とチャネル部とで互いにエネル
ギーバンドギャップの異なる材料を用いることによっ
て、ソース・チャネル間での正孔の移動に対する電位障
壁を下げることが可能であることを見出し、本発明を完
成するに至った。
スタにおける前述のような不良特性の発生メカニズムを
検討した結果、ソース部とチャネル部とで互いにエネル
ギーバンドギャップの異なる材料を用いることによっ
て、ソース・チャネル間での正孔の移動に対する電位障
壁を下げることが可能であることを見出し、本発明を完
成するに至った。
【０００８】本発明の上記目的を達成するＭＩＳ型電界
効果トランジスタは、チャネル部を有する第１導伝型半
導体層と、前記チャネル部をはさんで対向するソース部
およびドレイン部を形成する第２導伝型不純物領域と、
前記チャネル部にゲート絶縁膜を介して設けられたゲー
ト電極とを備えたＭＩＳ型電界効果トランジスタにおい
て、前記チャネル部と前記ソース部とが互いに異なる半
導体エネルギーギャップを有している。
効果トランジスタは、チャネル部を有する第１導伝型半
導体層と、前記チャネル部をはさんで対向するソース部
およびドレイン部を形成する第２導伝型不純物領域と、
前記チャネル部にゲート絶縁膜を介して設けられたゲー
ト電極とを備えたＭＩＳ型電界効果トランジスタにおい
て、前記チャネル部と前記ソース部とが互いに異なる半
導体エネルギーギャップを有している。
【０００９】又、上述の目的は、 ソースとチャネル
とのＰＮ接合はホモ接合であり、ヘテロ接合部を前記Ｐ
Ｎ接合部の空乏層領域外で、かつ、その空乏層領域端か
ら拡散長Ｌｄ以内に設けることによって、達成すること
ができ、 また、ヘテロ接合は、チャネル領域と同一
の第１種半導体材料と、ソース領域内の第２種半導体材
料とからなり、第２種半導体材料のエネルギーバンドギ
ャップが第１種半導体材料のエネルギーバンドギャップ
より小さくされる。
とのＰＮ接合はホモ接合であり、ヘテロ接合部を前記Ｐ
Ｎ接合部の空乏層領域外で、かつ、その空乏層領域端か
ら拡散長Ｌｄ以内に設けることによって、達成すること
ができ、 また、ヘテロ接合は、チャネル領域と同一
の第１種半導体材料と、ソース領域内の第２種半導体材
料とからなり、第２種半導体材料のエネルギーバンドギ
ャップが第１種半導体材料のエネルギーバンドギャップ
より小さくされる。
【００１０】に関しては、−１…ヘテロ接合とソー
ス：チャネルＰＮ接合が離れており、ヘテロ接合はソー
ス領域内に存在すること、−２…ヘテロ接合とＰＮ接
合の距離が、拡散長Ｌｄであること（これは、ソース・
ドレインのような高濃度不純物領域では、空乏層幅はほ
ぼ無視できるため、実質的には空乏端をＰＮ接合面と考
えることができるためである。）、が好適である。
ス：チャネルＰＮ接合が離れており、ヘテロ接合はソー
ス領域内に存在すること、−２…ヘテロ接合とＰＮ接
合の距離が、拡散長Ｌｄであること（これは、ソース・
ドレインのような高濃度不純物領域では、空乏層幅はほ
ぼ無視できるため、実質的には空乏端をＰＮ接合面と考
えることができるためである。）、が好適である。
【００１１】又、前述した目的は、絶縁基板上に形成さ
れた、第１導伝型の半導体からなるチャネル部と、該チ
ャネル部を挟んで形成される第２導伝型の半導体から成
るソース部及びドレイン部と、前記チャネル部の一主表
面上に絶縁膜を介して形成されたゲート電極とを有し、
少なくとも前記ソース部にヘテロ接合を含んだ薄膜ＳＯ
Ｉ−ＭＩＳ型トランジスタにおいて、少なくとも前記ソ
ース部が、前記第２導伝型の半導体として、混晶率ｘの
シリコンとゲルマニウムの混晶（ＳｉxＧｅl-x）領域を
含み、かつ前記チャネル部が、前記第１導伝型の半導体
として、混晶率ｙのシリコンとゲルマニウムの混晶（Ｓ
ｉyＧｅl-y）領域を含み、前記混晶率ｘと混晶率ｙと
が、ｘ＜ｙ、かつｘ≦０．１２であることを特徴とする
ヘテロ接合を含んだＭＩＳ型トランジスタによって達成
することができる。
れた、第１導伝型の半導体からなるチャネル部と、該チ
ャネル部を挟んで形成される第２導伝型の半導体から成
るソース部及びドレイン部と、前記チャネル部の一主表
面上に絶縁膜を介して形成されたゲート電極とを有し、
少なくとも前記ソース部にヘテロ接合を含んだ薄膜ＳＯ
Ｉ−ＭＩＳ型トランジスタにおいて、少なくとも前記ソ
ース部が、前記第２導伝型の半導体として、混晶率ｘの
シリコンとゲルマニウムの混晶（ＳｉxＧｅl-x）領域を
含み、かつ前記チャネル部が、前記第１導伝型の半導体
として、混晶率ｙのシリコンとゲルマニウムの混晶（Ｓ
ｉyＧｅl-y）領域を含み、前記混晶率ｘと混晶率ｙと
が、ｘ＜ｙ、かつｘ≦０．１２であることを特徴とする
ヘテロ接合を含んだＭＩＳ型トランジスタによって達成
することができる。
【００１２】また前記ヘテロ接合面が、ＰＮ接合部に形
成される空乏層には含まれず、なおかつ該ＰＮ接合部の
空乏端から拡散長Ｌｄ以内に設けられていることが望ま
しい。
成される空乏層には含まれず、なおかつ該ＰＮ接合部の
空乏端から拡散長Ｌｄ以内に設けられていることが望ま
しい。
【００１３】更に、ソース・チャネルのＰＮ接合の空乏
層領域外で、かつ、そのソース側空乏端から拡散長Ｌｄ
以内にソース部の金属電極を設け、かつその金属電極を
下地の絶縁基板に到達させることによって、上記したよ
うな目的を達成する。すなわちキンク現象及びソース・
ドレイン耐圧を向上させると共にソース・ドレイン領域
の寄生抵抗が十分低い、高速動作可能なＭＩＳ型トラン
ジスタが提供される。先述した様により一層の半導体デ
バイスのスイッチング速度などの動作速度の高速化や高
集積化が望まれている。デバイスの微細化は、動作速度
高速化、高集積化を促し、その技術はサブミクロンにま
で達しようとしている。しかし、その微細化も短チャネ
ル効果等の問題により限界がある。
層領域外で、かつ、そのソース側空乏端から拡散長Ｌｄ
以内にソース部の金属電極を設け、かつその金属電極を
下地の絶縁基板に到達させることによって、上記したよ
うな目的を達成する。すなわちキンク現象及びソース・
ドレイン耐圧を向上させると共にソース・ドレイン領域
の寄生抵抗が十分低い、高速動作可能なＭＩＳ型トラン
ジスタが提供される。先述した様により一層の半導体デ
バイスのスイッチング速度などの動作速度の高速化や高
集積化が望まれている。デバイスの微細化は、動作速度
高速化、高集積化を促し、その技術はサブミクロンにま
で達しようとしている。しかし、その微細化も短チャネ
ル効果等の問題により限界がある。
【００１４】薄膜ＳＯＩトランジスタは、短チャネル効
果の抑制を行うための耐短チャネルのトランジスタとし
て検討されている。また、薄膜ＳＯＩトランジスタは、
短チャネル効果の抑制だけではなく、ゲート絶縁膜界面
での垂直電界緩和による移動度の向上や、ソース・ドレ
イン部の接合容量の低減や、暗電流の減少等の効果もあ
り、一層の動作速度の高速化、高性能化が可能となる。
果の抑制を行うための耐短チャネルのトランジスタとし
て検討されている。また、薄膜ＳＯＩトランジスタは、
短チャネル効果の抑制だけではなく、ゲート絶縁膜界面
での垂直電界緩和による移動度の向上や、ソース・ドレ
イン部の接合容量の低減や、暗電流の減少等の効果もあ
り、一層の動作速度の高速化、高性能化が可能となる。
【００１５】しかし、一方で薄膜化は、ドレイン端でイ
ンパクトイオン化により生じた電子・正孔対のうち、非
輸送キャリア（Ｎ型ＭＯＳトランジスタの場合は正孔）
がチャネル部に蓄積して生じるキンク現象、及びソース
・ドレイン耐圧の劣化を顕著にし、これらは、薄膜ＳＯ
Ｉトランジスタの大きな問題点となっている。
ンパクトイオン化により生じた電子・正孔対のうち、非
輸送キャリア（Ｎ型ＭＯＳトランジスタの場合は正孔）
がチャネル部に蓄積して生じるキンク現象、及びソース
・ドレイン耐圧の劣化を顕著にし、これらは、薄膜ＳＯ
Ｉトランジスタの大きな問題点となっている。
【００１６】これに対し、ソース・ドレイン部にチャネ
ル部の半導体材料のエネルギーバンドギャップよりも小
さいエネルギーバンドギャップを有する半導体材料を用
いるヘテロ接合を含んだＭＩＳ型トランジスタとするこ
とにより上記問題は解決される。
ル部の半導体材料のエネルギーバンドギャップよりも小
さいエネルギーバンドギャップを有する半導体材料を用
いるヘテロ接合を含んだＭＩＳ型トランジスタとするこ
とにより上記問題は解決される。
【００１７】図３（ａ）は、ヘテロ接合を含んだ薄膜Ｓ
ＯＩ−ＭＩＳ型トランジスタの一例の模式的断面構造、
図３（ｂ）はそのエネルギーバンド図を夫々示し、また
図３（ｃ）は図３（ｂ）に示されるエネルギーバンド図
を説明するための部分拡大図である。
ＯＩ−ＭＩＳ型トランジスタの一例の模式的断面構造、
図３（ｂ）はそのエネルギーバンド図を夫々示し、また
図３（ｃ）は図３（ｂ）に示されるエネルギーバンド図
を説明するための部分拡大図である。
【００１８】図３（ａ）において、３０９−２は下地絶
縁膜（ＳｉＯ2）であり、３０９−３は半導体活性層
（Ｓｉ）であり、３０９−４はゲート絶縁膜、３０９−
６は第１種半導体材料のチャネル部、３０９−８は第２
種半導体材料のソース・ドレイン領域、３０９−５はゲ
ート電極である。
縁膜（ＳｉＯ2）であり、３０９−３は半導体活性層
（Ｓｉ）であり、３０９−４はゲート絶縁膜、３０９−
６は第１種半導体材料のチャネル部、３０９−８は第２
種半導体材料のソース・ドレイン領域、３０９−５はゲ
ート電極である。
【００１９】図３（ａ）〜図３（ｃ）に示されるよう
に、ソース：チャネルのＰＮ接合（ヘテロ接合）が、輸
送キャリアのエネルギー障壁をなるべく変化させずに、
非輸送キャリアのエネルギー障壁を低くすることで、輸
送キャリアの流れを妨げることなく非輸送キャリアをソ
ース領域に流れ込みやすくするのである。
に、ソース：チャネルのＰＮ接合（ヘテロ接合）が、輸
送キャリアのエネルギー障壁をなるべく変化させずに、
非輸送キャリアのエネルギー障壁を低くすることで、輸
送キャリアの流れを妨げることなく非輸送キャリアをソ
ース領域に流れ込みやすくするのである。
【００２０】その結果、チャネル部への非輸送キャリア
の蓄積はなくなり、キンク現象の消滅、ソース・ドレイ
ン耐圧の向上がなされる。
の蓄積はなくなり、キンク現象の消滅、ソース・ドレイ
ン耐圧の向上がなされる。
【００２１】またこのようなトランジスタのより具体的
な例としては、チャネル部の半導体材料としてシリコン
（Ｓｉ）、ソース部に含まれる半導体材料としてシリコ
ンとゲルマニウムの混晶（ＳｉxＧｅl-x）を用いるもの
がある。
な例としては、チャネル部の半導体材料としてシリコン
（Ｓｉ）、ソース部に含まれる半導体材料としてシリコ
ンとゲルマニウムの混晶（ＳｉxＧｅl-x）を用いるもの
がある。
【００２２】図４は、この様なヘテロ接合を含んだ薄膜
ＳＯＩ−ＭＩＳ電界効果型トランジスタの構造を示す概
略断面図である。
ＳＯＩ−ＭＩＳ電界効果型トランジスタの構造を示す概
略断面図である。
【００２３】同図において、４０９−２は下地絶縁膜
（ＳｉＯ2）、４０９−３はチャネル部を形成する半導
体活性層（Ｓｉ）、４０９−４はゲート絶縁膜、４０９
−５はゲート電極、４０９−６はマスク用シリコン窒化
膜、４０９−８はシリコン（Ｓｉ）からなるソース・ド
レイン領域、４０９−９は多結晶シリコン酸化膜（スペ
ーサー）、４０９−１０はＳｉxＧｅl-xからなるソース
・ドレイン領域、４０９−１１は層間絶縁膜（ＰＳ
Ｇ）、４０９−１２はアルミ、４０９−１３は保護膜
（ＰＳＧ）である。
（ＳｉＯ2）、４０９−３はチャネル部を形成する半導
体活性層（Ｓｉ）、４０９−４はゲート絶縁膜、４０９
−５はゲート電極、４０９−６はマスク用シリコン窒化
膜、４０９−８はシリコン（Ｓｉ）からなるソース・ド
レイン領域、４０９−９は多結晶シリコン酸化膜（スペ
ーサー）、４０９−１０はＳｉxＧｅl-xからなるソース
・ドレイン領域、４０９−１１は層間絶縁膜（ＰＳ
Ｇ）、４０９−１２はアルミ、４０９−１３は保護膜
（ＰＳＧ）である。
【００２４】４０９−８のソース・ドレイン領域のＳｉ
と、４０９−１０のソース・ドレイン領域の混晶Ｓｉx
Ｇｅl-xとはヘテロ接合を形成している。
と、４０９−１０のソース・ドレイン領域の混晶Ｓｉx
Ｇｅl-xとはヘテロ接合を形成している。
【００２５】また混晶ＳｉxＧｅl-xの混晶率ｘは、約
０．８程度であり、キンク現象やソース・ドレインの耐
圧を改善するためにはこの程度の混晶率で十分である。
０．８程度であり、キンク現象やソース・ドレインの耐
圧を改善するためにはこの程度の混晶率で十分である。
【００２６】また４０９−３のチャネル部を形成する半
導体活性層（Ｓｉ）を、混晶（ＳｉyＧｅl-y）の混晶率
ｙ＝１のものと考えれば、前記ｘは約０．８であるの
で、ｘ＜ｙとなる。
導体活性層（Ｓｉ）を、混晶（ＳｉyＧｅl-y）の混晶率
ｙ＝１のものと考えれば、前記ｘは約０．８であるの
で、ｘ＜ｙとなる。
【００２７】しかしながら、ヘテロ接合を含んだＭＩＳ
型トランジスタは、先にも述べたように、ソース：チャ
ネルのＰＮ接合が第１種半導体材料と第２種半導体材料
とのヘテロ接合である。
型トランジスタは、先にも述べたように、ソース：チャ
ネルのＰＮ接合が第１種半導体材料と第２種半導体材料
とのヘテロ接合である。
【００２８】このようなヘテロ接合の界面には、ホモ接
合に比べると欠陥が多く、ソース：チャネルのＰＮ接合
部とヘテロ接合部とが一致、もしくはＰＮ接合部の空乏
層内にヘテロ接合部が含まれていると、これらの欠陥を
発生中心とした発生電流、または欠陥をパスとした電流
（例えばホッピング電流）が生じ、ＭＩＳ型トランジス
タの暗電流を増加させるという問題点が発生する場合が
ある。
合に比べると欠陥が多く、ソース：チャネルのＰＮ接合
部とヘテロ接合部とが一致、もしくはＰＮ接合部の空乏
層内にヘテロ接合部が含まれていると、これらの欠陥を
発生中心とした発生電流、または欠陥をパスとした電流
（例えばホッピング電流）が生じ、ＭＩＳ型トランジス
タの暗電流を増加させるという問題点が発生する場合が
ある。
【００２９】また、薄膜ＳＯＩトランジスタは半導体層
の薄膜化、ゲートのサブミクロン化に伴い、ソース・ド
レイン領域の寄生抵抗成分がオン抵抗に比べて無視でき
なくなり、結果としてトランジスタの駆動力が劣化して
しまうという問題点を生ずる場合がある。
の薄膜化、ゲートのサブミクロン化に伴い、ソース・ド
レイン領域の寄生抵抗成分がオン抵抗に比べて無視でき
なくなり、結果としてトランジスタの駆動力が劣化して
しまうという問題点を生ずる場合がある。
【００３０】更に、先にあげたＳｉ：ＳｉxＧｅl-xヘテ
ロ接合を含んだＭＩＳ型トランジスタでは、ＳｉxＧｅ
l-xにおけるキャリアの移動度が低下するため、ソース
・ドレイン領域の寄生抵抗が高いことによる問題点が生
じる場合がある。
ロ接合を含んだＭＩＳ型トランジスタでは、ＳｉxＧｅ
l-xにおけるキャリアの移動度が低下するため、ソース
・ドレイン領域の寄生抵抗が高いことによる問題点が生
じる場合がある。
【００３１】即ち、半導体層の薄膜化、ソース・ドレイ
ン領域の混晶化による高抵抗化、ＭＩＳデバイスの短チ
ャネル化に伴うソース・ドレイン部の寄生抵抗成分の相
対的な増大等が著しく、このためチャネルのオン抵抗と
寄生抵抗がほぼ等しいか、または寄生抵抗の方が高くな
ってしまう場合があり、この結果、駆動力Ｇｍは本来の
１／２程度まで劣化してしまうという問題が生ずる場合
がある。
ン領域の混晶化による高抵抗化、ＭＩＳデバイスの短チ
ャネル化に伴うソース・ドレイン部の寄生抵抗成分の相
対的な増大等が著しく、このためチャネルのオン抵抗と
寄生抵抗がほぼ等しいか、または寄生抵抗の方が高くな
ってしまう場合があり、この結果、駆動力Ｇｍは本来の
１／２程度まで劣化してしまうという問題が生ずる場合
がある。
【００３２】図５（ａ）に、ＳｉのみによるＭＩＳ型ト
ランジスタ５０７−１と、混晶率ｘ＝０．８のＳｉ：Ｓ
ｉ0.8Ｇｅ0.2のヘテロ接合を含むＭＩＳ型トランジスタ
５０７−２の外挿法により求めた駆動力Ｇｍとゲート長
Ｌの関係を示す。同図において、本来は寄生抵抗が十分
無視できるため、駆動力Ｇｍはトランジスタのオン抵抗
でのみ決まるため、そのゲート長（Ｌ）依存性は、図に
示される原点を通る直線（理想直線）となる。しかし、
上記のＭＩＳ型トランジスタ５０７−１，５０７−２に
おいては、駆動力Ｇｍの劣化により、理想直線から大き
くずれている。即ち、５０７−１，５０７−２のどちら
のトランジスタでも、短チャネル化に伴い、寄生抵抗成
分が相対的に増大し、駆動力Ｇｍが劣化している。これ
は、ヘテロ接合を含むＭＩＳ型トランジスタのすぐれた
特性をある特性面をみると充分に発揮できない場合もあ
るということを示している。
ランジスタ５０７−１と、混晶率ｘ＝０．８のＳｉ：Ｓ
ｉ0.8Ｇｅ0.2のヘテロ接合を含むＭＩＳ型トランジスタ
５０７−２の外挿法により求めた駆動力Ｇｍとゲート長
Ｌの関係を示す。同図において、本来は寄生抵抗が十分
無視できるため、駆動力Ｇｍはトランジスタのオン抵抗
でのみ決まるため、そのゲート長（Ｌ）依存性は、図に
示される原点を通る直線（理想直線）となる。しかし、
上記のＭＩＳ型トランジスタ５０７−１，５０７−２に
おいては、駆動力Ｇｍの劣化により、理想直線から大き
くずれている。即ち、５０７−１，５０７−２のどちら
のトランジスタでも、短チャネル化に伴い、寄生抵抗成
分が相対的に増大し、駆動力Ｇｍが劣化している。これ
は、ヘテロ接合を含むＭＩＳ型トランジスタのすぐれた
特性をある特性面をみると充分に発揮できない場合もあ
るということを示している。
【００３３】また、図５（ｂ）にＳｉをもちいたトラン
ジスタの３極管領域のＩｄ−Ｖｇ特性を示す。ここでも
Ｖｇの増加に伴い、ソース・ドレイン部の寄生抵抗成分
が表われてくるため、その線形性は大きく損なわれてく
る。
ジスタの３極管領域のＩｄ−Ｖｇ特性を示す。ここでも
Ｖｇの増加に伴い、ソース・ドレイン部の寄生抵抗成分
が表われてくるため、その線形性は大きく損なわれてく
る。
【００３４】この様な短チャネル化に伴うソース・ドレ
イン領域の寄生抵抗の相対的増加は、バルクシリコンに
おいても問題となっているが、薄膜ＳＯＩ基板上のＭＩ
Ｓ型トランジスタにおいては、 半導体層が５００Å
以下と薄くなると該層中へのイオン注入法による不純物
の高濃度の導入が困難になる、 下地が非晶質絶縁基
板であるため、ソース・ドレイン領域へのイオン注入で
受けた結晶性の損失を回復するのが困難であること、等
の理由から、問題となる場合がある。
イン領域の寄生抵抗の相対的増加は、バルクシリコンに
おいても問題となっているが、薄膜ＳＯＩ基板上のＭＩ
Ｓ型トランジスタにおいては、 半導体層が５００Å
以下と薄くなると該層中へのイオン注入法による不純物
の高濃度の導入が困難になる、 下地が非晶質絶縁基
板であるため、ソース・ドレイン領域へのイオン注入で
受けた結晶性の損失を回復するのが困難であること、等
の理由から、問題となる場合がある。
【００３５】つまりＳＯＩ−ＭＩＳ型トランジスタのソ
ース・ドレイン領域は、より一層の特性向上を果たそう
とすると、更に、解決すべき課題がある。
ース・ドレイン領域は、より一層の特性向上を果たそう
とすると、更に、解決すべき課題がある。
【００３６】ヘテロ接合を有したＭＩＳ型トランジスタ
では、前述したようにソース・チャネル間のＰＮ接合と
ヘテロ接合とが同じ領域にあると、このヘテロ接合面に
は、再結合中心となる欠陥が多く存在するため、ＰＮ接
合の暗電流が増大する傾向がある。
では、前述したようにソース・チャネル間のＰＮ接合と
ヘテロ接合とが同じ領域にあると、このヘテロ接合面に
は、再結合中心となる欠陥が多く存在するため、ＰＮ接
合の暗電流が増大する傾向がある。
【００３７】暗電流の問題を考えなければ、ソース・チ
ャネルのＰＮ接合とヘテロ接合が一致している場合が、
ソース・チャネル間のエネルギー障壁がもっとも低いた
め、ソース・ドレイン耐圧の向上に関してはもっとも有
効である。
ャネルのＰＮ接合とヘテロ接合が一致している場合が、
ソース・チャネル間のエネルギー障壁がもっとも低いた
め、ソース・ドレイン耐圧の向上に関してはもっとも有
効である。
【００３８】これに対し、図６のエネルギーバンド図に
示すように、ヘテロ接合面がＰＮ接合面から単に離れて
いるだけでは、エネルギー障壁は高くなり、非輸送キャ
リアを排出する能力は、ホモ接合の薄膜ＳＯＩ−ＭＩＳ
トランジスタと同じである。したがってヘテロ接合の意
味はなく、ソース・ドレイン耐圧は従来の薄膜ＳＯＩ−
ＭＩＳトランジスタと同じとなる。
示すように、ヘテロ接合面がＰＮ接合面から単に離れて
いるだけでは、エネルギー障壁は高くなり、非輸送キャ
リアを排出する能力は、ホモ接合の薄膜ＳＯＩ−ＭＩＳ
トランジスタと同じである。したがってヘテロ接合の意
味はなく、ソース・ドレイン耐圧は従来の薄膜ＳＯＩ−
ＭＩＳトランジスタと同じとなる。
【００３９】しかしながら、ソース・チャネルのＰＮ接
合部とヘテロ接合部が離れていても、「ヘテロ接合とソ
ース：チャネルのＰＮ接合（空乏端）間の距離」が、拡
散長Ｌｄ以内であれば、ソース・ドレイン間の耐圧改善
に有用である（図１３参照）。
合部とヘテロ接合部が離れていても、「ヘテロ接合とソ
ース：チャネルのＰＮ接合（空乏端）間の距離」が、拡
散長Ｌｄ以内であれば、ソース・ドレイン間の耐圧改善
に有用である（図１３参照）。
【００４０】一般に、ＰＮ接合における、順方向の少数
キャリア（Ｎ型半導体中の正孔またはＰ型半導体中での
電子）注入電流Ｊは、拡散電流であり、以下の式で表わ
される。 Ｊ＝（ｑＤ／Ｌｄ）ｎo（ｅｘｐ［θＶ］−１）・ｃｏｔｈ（Ｗ／Ｌｄ）…ａ ｎo ：熱平衡時の少数キャリア濃度 Ｖ ：印加電圧 Ｌｄ：拡散長 Ｗ ：空乏端から電極までの距離 Ｄ ：拡散定数 ｑ ：電荷素量 θ ：ｑ／ｋＴ この時、位置Ｗは境界条件ｎ（Ｗ）＝ｎoを満たす。
キャリア（Ｎ型半導体中の正孔またはＰ型半導体中での
電子）注入電流Ｊは、拡散電流であり、以下の式で表わ
される。 Ｊ＝（ｑＤ／Ｌｄ）ｎo（ｅｘｐ［θＶ］−１）・ｃｏｔｈ（Ｗ／Ｌｄ）…ａ ｎo ：熱平衡時の少数キャリア濃度 Ｖ ：印加電圧 Ｌｄ：拡散長 Ｗ ：空乏端から電極までの距離 Ｄ ：拡散定数 ｑ ：電荷素量 θ ：ｑ／ｋＴ この時、位置Ｗは境界条件ｎ（Ｗ）＝ｎoを満たす。
【００４１】薄膜ＳＯＩのソース領域に注入される少数
キャリア電流（ＮＭＯＳでは正孔）も式ａと同様な式で
表わされる。
キャリア電流（ＮＭＯＳでは正孔）も式ａと同様な式で
表わされる。
【００４２】キンク現象、ソース・ドレイン耐圧を向上
させるには、例えばＮＭＯＳの薄膜ＳＯＩトランジスタ
を考えた場合、チャネル領域への電子の注入量は変化さ
せずに、チャネルからソースへの正孔の注入のみを増加
させる必要がある。
させるには、例えばＮＭＯＳの薄膜ＳＯＩトランジスタ
を考えた場合、チャネル領域への電子の注入量は変化さ
せずに、チャネルからソースへの正孔の注入のみを増加
させる必要がある。
【００４３】図７に、ｎo（ｅｘｐ［θＶ］−１）を任
意の定数とし、拡散長Ｌｄを１０（一般論を述べるた
め、無単位の相対値として説明する。）とした時の注入
電流Ｊの電極位置Ｗに対する依存性を示す。
意の定数とし、拡散長Ｌｄを１０（一般論を述べるた
め、無単位の相対値として説明する。）とした時の注入
電流Ｊの電極位置Ｗに対する依存性を示す。
【００４４】同図において、Ｗ＝１０を境に注入電流は
急激に増加している。
急激に増加している。
【００４５】そこで境界条件ｎ（Ｗ）＝ｎoを満たす領
域として、チャネル部の半導体材料よりもエネルギーバ
ンドギャップの小さい半導体材料をソース領域内に設
け、そのヘテロ接合位置Ｗを、ソース・チャネル接合部
の空乏端から拡散長Ｌｄ以内とすることで上記問題点を
解決する（図１３参照）。
域として、チャネル部の半導体材料よりもエネルギーバ
ンドギャップの小さい半導体材料をソース領域内に設
け、そのヘテロ接合位置Ｗを、ソース・チャネル接合部
の空乏端から拡散長Ｌｄ以内とすることで上記問題点を
解決する（図１３参照）。
【００４６】図８は、「ヘテロ接合とソース・チャネル
のＰＮ接合間の距離」と「ソース・ドレイン耐圧」との
関係を示した図である。
のＰＮ接合間の距離」と「ソース・ドレイン耐圧」との
関係を示した図である。
【００４７】同図に示される様に、距離がＬｄより小さ
くなると、耐圧の特性改善が成されていることがわか
る。
くなると、耐圧の特性改善が成されていることがわか
る。
【００４８】すなわち、輸送キャリア（ＮＭＯＳにおい
ては電子）の流れを妨げることなく、ＰＮ接合部から拡
散長Ｌｄ以内に再結合速度の速い領域（第２半導体材
料）を設けることで、チャネル領域からの非輸送キャリ
ア排出能力を向上させることができる。
ては電子）の流れを妨げることなく、ＰＮ接合部から拡
散長Ｌｄ以内に再結合速度の速い領域（第２半導体材
料）を設けることで、チャネル領域からの非輸送キャリ
ア排出能力を向上させることができる。
【００４９】また図９は、不純物濃度Ｎと拡散長Ｌｄ及
びライフタイムτの関係を示すグラフである。同図よ
り、ソース・ドレイン領域の拡散長はソース・ドレイン
の不純物濃度が通常、１０19〜１０20程度であることか
ら約１μｍ程度であることがわかる。
びライフタイムτの関係を示すグラフである。同図よ
り、ソース・ドレイン領域の拡散長はソース・ドレイン
の不純物濃度が通常、１０19〜１０20程度であることか
ら約１μｍ程度であることがわかる。
【００５０】次に上述のヘテロ接合に関しては、これは
例えば、Ｓｉ−Ｇｅ系の半導体である場合には、第１種
半導体材料としてＳｉ、第２種半導体材料としてＳｉよ
りエネルギーバンドギャップの小さいＳｉＧｅを用いる
ことができる。
例えば、Ｓｉ−Ｇｅ系の半導体である場合には、第１種
半導体材料としてＳｉ、第２種半導体材料としてＳｉよ
りエネルギーバンドギャップの小さいＳｉＧｅを用いる
ことができる。
【００５１】また、エネルギーバンドギャップを小さく
する為には、Ｇｅ／Ｓｉは１％以上であることが望まし
い。
する為には、Ｇｅ／Ｓｉは１％以上であることが望まし
い。
【００５２】またこのような材料としては、Ｓｉ−Ｇｅ
系に限定されるものではなく、例えばＧａＡｓＳｂ系で
は、第１種半導体材料としてＧａＡｓl-xＳｂx、第２種
半導体材料としてＧａＡｓl-yＳｂy（但しｘ＜ｙ）など
の化合物半導体でも実現可能であり、その他、ＩｎＰＡ
ｓ系なども用いることができる。
系に限定されるものではなく、例えばＧａＡｓＳｂ系で
は、第１種半導体材料としてＧａＡｓl-xＳｂx、第２種
半導体材料としてＧａＡｓl-yＳｂy（但しｘ＜ｙ）など
の化合物半導体でも実現可能であり、その他、ＩｎＰＡ
ｓ系なども用いることができる。
【００５３】またこの時、第２種半導体材料のエネルギ
ーバンドは、例えばソース領域の導伝型がＮ型であれ
ば、導伝帯のエネルギー端は第１種半導体材料とほぼ等
しく、価電子帯のエネルギー端が第１種半導体材料より
（電子エネルギーの）高いことが望ましい。これはそう
することでソース領域の電子の流れを妨げることなく、
チャネル部に蓄積した正孔を排出することができるため
である。
ーバンドは、例えばソース領域の導伝型がＮ型であれ
ば、導伝帯のエネルギー端は第１種半導体材料とほぼ等
しく、価電子帯のエネルギー端が第１種半導体材料より
（電子エネルギーの）高いことが望ましい。これはそう
することでソース領域の電子の流れを妨げることなく、
チャネル部に蓄積した正孔を排出することができるため
である。
【００５４】又、半導体材料としてＳｉＧｅ系を用い、
ソース・ドレイン部の内、少なくともソース部にＳｉy
Ｇｅl-y：ＳｉxＧｅl-x（図１０中１００１−８：１０
０１−１０、ただし１００１−８は混晶率ｙ＝１とした
時のＳｉを例として上げている。）のヘテロ接合を含
み、チャネル部も、混晶率ｙの異なるＳｉyＧｅl-yから
形成されたＳＯＩ−ＭＩＳ型トランジスタにおいて、チ
ャネル部の混晶率ｙをソース部の混晶率ｘより大きく、
かつソース・ドレイン部の混晶ＳｉxＧｅl-xの混晶率ｘ
を０．１２以下にすることで、 低抵抗のソース・ド
レイン領域とすることができ、 ソース・ドレイン等
の寄生抵抗による駆動力Ｇｍの劣化がない、というよう
な、高速な薄膜ＳＯＩ−ＭＩＳ型トランジスタを作製す
ることができる。
ソース・ドレイン部の内、少なくともソース部にＳｉy
Ｇｅl-y：ＳｉxＧｅl-x（図１０中１００１−８：１０
０１−１０、ただし１００１−８は混晶率ｙ＝１とした
時のＳｉを例として上げている。）のヘテロ接合を含
み、チャネル部も、混晶率ｙの異なるＳｉyＧｅl-yから
形成されたＳＯＩ−ＭＩＳ型トランジスタにおいて、チ
ャネル部の混晶率ｙをソース部の混晶率ｘより大きく、
かつソース・ドレイン部の混晶ＳｉxＧｅl-xの混晶率ｘ
を０．１２以下にすることで、 低抵抗のソース・ド
レイン領域とすることができ、 ソース・ドレイン等
の寄生抵抗による駆動力Ｇｍの劣化がない、というよう
な、高速な薄膜ＳＯＩ−ＭＩＳ型トランジスタを作製す
ることができる。
【００５５】本発明は、少なくともソース部の混晶Ｓｉ
xＧｅl-xの混晶率ｘを、０．１２以下にすることで、低
抵抗のソース・ドレイン領域としたが、以下に、その原
理を説明する。
xＧｅl-xの混晶率ｘを、０．１２以下にすることで、低
抵抗のソース・ドレイン領域としたが、以下に、その原
理を説明する。
【００５６】混晶の移動度μは以下の様に表わされる。
【００５７】（μ）-1＝（μi）-1＋（μa）-1＋
（μl）-1 μi ：不純物散乱による移動度 μa ：アロイによる移動度 μl ：格子散乱による移動度 混晶率ｘが０または１に近い場合、その移動度μを決定
するのは格子散乱であり、μはμl（ＧｅまたはＳｉ）
に近い値となる。また混晶率ｘが０．５前後では、移動
度はアロイによる移動度μaが支配的になる。μaの値は
低く３００〜４００ｃｍ2／ｖ・ｓである。
（μl）-1 μi ：不純物散乱による移動度 μa ：アロイによる移動度 μl ：格子散乱による移動度 混晶率ｘが０または１に近い場合、その移動度μを決定
するのは格子散乱であり、μはμl（ＧｅまたはＳｉ）
に近い値となる。また混晶率ｘが０．５前後では、移動
度はアロイによる移動度μaが支配的になる。μaの値は
低く３００〜４００ｃｍ2／ｖ・ｓである。
【００５８】図１１に移動度μと混晶率ｘの関係を示し
たグラフを示す。従来型のＳｉxＧｅl-xを含むＭＩＳ型
トランジスタでは、ｘ≒０．２でその移動度μは約４０
０ｃｍ2／ｖ・ｓと低い。
たグラフを示す。従来型のＳｉxＧｅl-xを含むＭＩＳ型
トランジスタでは、ｘ≒０．２でその移動度μは約４０
０ｃｍ2／ｖ・ｓと低い。
【００５９】またグラフによると、混晶率ｘが０．１２
以下で、ＳｉxＧｅl-xの移動度μがシリコン（Ｓｉ）の
それ（図中、ｘ≒１．０のＡ点）を越えることが分か
る。故に、この領域を用いることによって、ソース・ド
レイン領域の低抵抗化を図ることができる。またＧｅの
割合が多くなるにつれて融点も下がるため、イオン注入
により生じたダメージを回復させるという点でも有利で
ある。
以下で、ＳｉxＧｅl-xの移動度μがシリコン（Ｓｉ）の
それ（図中、ｘ≒１．０のＡ点）を越えることが分か
る。故に、この領域を用いることによって、ソース・ド
レイン領域の低抵抗化を図ることができる。またＧｅの
割合が多くなるにつれて融点も下がるため、イオン注入
により生じたダメージを回復させるという点でも有利で
ある。
【００６０】またその構造は、「ソース・ドレイン領域
の少なくともソース部のヘテロ接合面と、ソース・チャ
ネルのＰＮ接合部のソース側空乏端との距離」が、非輸
送キャリアの拡散長Ｌｄ以内とすることで、非輸送キャ
リアの蓄積を減少させ、ソース・ドレイン間の耐圧をよ
り改善することができる（２０Ｖ以上）。
の少なくともソース部のヘテロ接合面と、ソース・チャ
ネルのＰＮ接合部のソース側空乏端との距離」が、非輸
送キャリアの拡散長Ｌｄ以内とすることで、非輸送キャ
リアの蓄積を減少させ、ソース・ドレイン間の耐圧をよ
り改善することができる（２０Ｖ以上）。
【００６１】ソース部の混晶ＳｉxＧｅl-xの混晶率ｘを
０．１２以下にしたＭＩＳ型トランジスタのキンク現
象、ソース・ドレイン耐圧を更に向上させるには、例え
ばＮＭＯＳの薄膜ＳＯＩトランジスタを考えた場合、チ
ャネル領域への電子の注入量は変化させずに、チャネル
からソースへの正孔の注入のみを増加させる必要があ
る。
０．１２以下にしたＭＩＳ型トランジスタのキンク現
象、ソース・ドレイン耐圧を更に向上させるには、例え
ばＮＭＯＳの薄膜ＳＯＩトランジスタを考えた場合、チ
ャネル領域への電子の注入量は変化させずに、チャネル
からソースへの正孔の注入のみを増加させる必要があ
る。
【００６２】図７に示されるように拡散長Ｌｄdを１０
とした時の注入電流Ｊの電極位置（ヘテロ接合位置）Ｗ
に対する依存性は、Ｗ＝１０（一般論を述べるため、無
単位の相対値として説明する。）を境に注入電流Ｊは急
激に増加している。そこで、ヘテロ接合を含む薄膜に、
境界条件ｎ（Ｗ）＝ｎoを満たす領域として、チャネル
部の半導体材料（Ｓｉ）よりもエネルギーバンドギャッ
プの小さい半導体材料（ＳｉxＧｅl-x）［図１０中１０
０１−１０］をソース領域内に設け、そのヘテロ接合位
置Ｗをソース・チャネル接合の空乏端から拡散長Ｌｄ内
とすることが望ましい。
とした時の注入電流Ｊの電極位置（ヘテロ接合位置）Ｗ
に対する依存性は、Ｗ＝１０（一般論を述べるため、無
単位の相対値として説明する。）を境に注入電流Ｊは急
激に増加している。そこで、ヘテロ接合を含む薄膜に、
境界条件ｎ（Ｗ）＝ｎoを満たす領域として、チャネル
部の半導体材料（Ｓｉ）よりもエネルギーバンドギャッ
プの小さい半導体材料（ＳｉxＧｅl-x）［図１０中１０
０１−１０］をソース領域内に設け、そのヘテロ接合位
置Ｗをソース・チャネル接合の空乏端から拡散長Ｌｄ内
とすることが望ましい。
【００６３】薄膜ＳＯＩ−ＭＩＳ型トランジスタにおい
て、キンク現象やソース・ドレイン間の耐圧劣化が起こ
るのは、例えばＮ型ＭＯＳトランジスタの場合、インパ
クト・イオン化現象によりドレイン端で発生した電子正
孔対のうち、非輸送キャリアである正孔がチャネル部に
蓄積し、基板電位が上昇するためである。すなわち基板
電位が上昇することにより、ソース・チャネル間の電位
障壁が低下し、ソースからドレインに大量の電流が流れ
込むためである。そこで、電位障壁を低下させず、即
ち、良好なＭＯＳトランジスタ動作を維持しつつ、正孔
が効率良くソース電極に流れるようにすることが効果的
である。
て、キンク現象やソース・ドレイン間の耐圧劣化が起こ
るのは、例えばＮ型ＭＯＳトランジスタの場合、インパ
クト・イオン化現象によりドレイン端で発生した電子正
孔対のうち、非輸送キャリアである正孔がチャネル部に
蓄積し、基板電位が上昇するためである。すなわち基板
電位が上昇することにより、ソース・チャネル間の電位
障壁が低下し、ソースからドレインに大量の電流が流れ
込むためである。そこで、電位障壁を低下させず、即
ち、良好なＭＯＳトランジスタ動作を維持しつつ、正孔
が効率良くソース電極に流れるようにすることが効果的
である。
【００６４】そこでキンク現象、ソース・ドレイン耐圧
を向上させるには、例えばＮＭＯＳの薄膜ＳＯＩトラン
ジスタを考えた場合、良好なＭＯＳトランジスタ動作を
させるため、チャネル領域への電子の注入量は変化させ
ずに、チャネルからソースへの正孔の注入のみを増加さ
せる必要があるのは先述したとおりである。
を向上させるには、例えばＮＭＯＳの薄膜ＳＯＩトラン
ジスタを考えた場合、良好なＭＯＳトランジスタ動作を
させるため、チャネル領域への電子の注入量は変化させ
ずに、チャネルからソースへの正孔の注入のみを増加さ
せる必要があるのは先述したとおりである。
【００６５】そこで、金属電極をＰＮ接合面に近付ける
ことで、見かけ上ソース領域の正孔のライフタイムを短
くし、再結合速度を速めることができる。
ことで、見かけ上ソース領域の正孔のライフタイムを短
くし、再結合速度を速めることができる。
【００６６】この考えに基づき、境界条件ｎ（Ｗ）＝ｎ
oを満たす領域、すなわちソースの金属電極Ｗを、ソー
ス・チャネル接合の空乏端から拡散長Ｌｄ以内に設ける
ことで、電位障壁を変化させずに、より効率的に正孔を
ソース電極に排出しようとするものである。
oを満たす領域、すなわちソースの金属電極Ｗを、ソー
ス・チャネル接合の空乏端から拡散長Ｌｄ以内に設ける
ことで、電位障壁を変化させずに、より効率的に正孔を
ソース電極に排出しようとするものである。
【００６７】また具体的には後述するが図２３（ｄ）
は、「ソースの金属電極とソース・チャネルのＰＮ接合
間の距離」と「ソース・ドレイン耐圧」の関係を示した
図である。この図に示されるようにソースの金属電極が
ソース・チャネルのＰＮ接合に近付くにつれて、ソース
・ドレイン耐圧が向上していることが理解できよう。
は、「ソースの金属電極とソース・チャネルのＰＮ接合
間の距離」と「ソース・ドレイン耐圧」の関係を示した
図である。この図に示されるようにソースの金属電極が
ソース・チャネルのＰＮ接合に近付くにつれて、ソース
・ドレイン耐圧が向上していることが理解できよう。
【００６８】Ｎ−ＭＯＳ電界効果トランジスタの場合に
は、チャネル部の半導体エネルギーギャップＥｇ1をソ
ース部の半導体エネルギーギャップＥｇ2よりも大きく
しておく。この場合には、ドレイン端で衝突電離により
発生した正孔はまずチャネル部に流れ込む。しかしソー
ス・チャネル間の電位障壁が低いと、正孔はソースに容
易に排出される。したがってチャネル部には正孔は蓄積
せず、基板浮遊効果は生じないので、良好な飽和特性と
高いドレイン耐圧とを得ることができる。またＰ−ＭＯ
Ｓ電界効果トランジスタの場合には、上記の場合とは逆
に、チャネル部の半導体エネルギーギャップＥｇ1を、
ソース部の半導体エネルギーギャップＥｇ2よりも小さ
くしておく。
は、チャネル部の半導体エネルギーギャップＥｇ1をソ
ース部の半導体エネルギーギャップＥｇ2よりも大きく
しておく。この場合には、ドレイン端で衝突電離により
発生した正孔はまずチャネル部に流れ込む。しかしソー
ス・チャネル間の電位障壁が低いと、正孔はソースに容
易に排出される。したがってチャネル部には正孔は蓄積
せず、基板浮遊効果は生じないので、良好な飽和特性と
高いドレイン耐圧とを得ることができる。またＰ−ＭＯ
Ｓ電界効果トランジスタの場合には、上記の場合とは逆
に、チャネル部の半導体エネルギーギャップＥｇ1を、
ソース部の半導体エネルギーギャップＥｇ2よりも小さ
くしておく。
【００６９】
【実施例】（実施例１）以下、本発明の第１の実施例を
図について説明する。図２６（ａ）は本実施例を説明す
るための模式的断面図で、図中、２６０１は下地シリコ
ン酸化膜、２６０２は半導体層、２６０３は熱酸化膜、
２６０４は多結晶シリコン膜、２６０５は窒化イオウガ
ラス層、２６０７は層間絶縁膜、２６０８は配線電極、
２６０９は保護膜である。また図２６（ｂ）はこのＭＩ
Ｓ型電界効果トランジスタの熱平衡時のチャネル方向に
おけるエネルギーバンド図、図２６（ｃ）は同トランジ
スタにドレイン電圧が印加されたときのエネルギーバン
ド図である。
図について説明する。図２６（ａ）は本実施例を説明す
るための模式的断面図で、図中、２６０１は下地シリコ
ン酸化膜、２６０２は半導体層、２６０３は熱酸化膜、
２６０４は多結晶シリコン膜、２６０５は窒化イオウガ
ラス層、２６０７は層間絶縁膜、２６０８は配線電極、
２６０９は保護膜である。また図２６（ｂ）はこのＭＩ
Ｓ型電界効果トランジスタの熱平衡時のチャネル方向に
おけるエネルギーバンド図、図２６（ｃ）は同トランジ
スタにドレイン電圧が印加されたときのエネルギーバン
ド図である。
【００７０】つぎに図２６のＭＩＳ型電界効果トランジ
スタを製造する工程を図２７（ａ）から図２７（ｃ）を
参照して説明する。基板濃度１×１０15ｃｍ-3のシリコ
ンウェハ２７４０に対し、加速電圧２００ＫｅＶ、ドー
ズ量３．０×１０18ｃｍ-2の条件で酸素をイオン注入
し、ついで１３００℃で６時間の熱処理を施して下地シ
リコン酸化膜２７４１を形成した。得られたＳｉＭＯX
基板は、１０００Åの膜厚の半導体層２７４２を有して
いた。このＳｉＭＯX基板に対し、９５０℃、３０分の
条件で熱処理して厚さ５００Åの熱酸化膜２７４３を形
成した後、低圧ＣＶＤ法により、多結晶シリコン膜２７
４４を４０００Åの厚さで堆積させ、さらに常圧ＣＶＤ
法により窒化イオウガラス２７４５を厚さ３０００Åで
堆積させて、ゲートのパターニングを行った。ゲート部
のエネルギーバンドギャップＥｇ1は１ｅＶであった。
スタを製造する工程を図２７（ａ）から図２７（ｃ）を
参照して説明する。基板濃度１×１０15ｃｍ-3のシリコ
ンウェハ２７４０に対し、加速電圧２００ＫｅＶ、ドー
ズ量３．０×１０18ｃｍ-2の条件で酸素をイオン注入
し、ついで１３００℃で６時間の熱処理を施して下地シ
リコン酸化膜２７４１を形成した。得られたＳｉＭＯX
基板は、１０００Åの膜厚の半導体層２７４２を有して
いた。このＳｉＭＯX基板に対し、９５０℃、３０分の
条件で熱処理して厚さ５００Åの熱酸化膜２７４３を形
成した後、低圧ＣＶＤ法により、多結晶シリコン膜２７
４４を４０００Åの厚さで堆積させ、さらに常圧ＣＶＤ
法により窒化イオウガラス２７４５を厚さ３０００Åで
堆積させて、ゲートのパターニングを行った。ゲート部
のエネルギーバンドギャップＥｇ1は１ｅＶであった。
【００７１】次に、ソース・ドレイン部にエネルギーバ
ンドギャップの小さい半導体を形成するために、すでに
形成されている多結晶シリコン膜２７４４および窒化イ
オウガラス２７４５をマスク材として、セルフアライン
でＧｅを打ち込んだ。この例では、Ｇｅの混晶率を４０
％にするため、Ｒｐが５００Åになるような条件、すな
わち加速電圧５００ＫｅＶ、ドーズ量４×１０17ｃｍ-2
の条件でＧｅをイオン注入よって導入し、ついで９００
℃で１時間の熱処理を施した。この結果、エネルギーバ
ンドギャップＥｇ2が０．７４ｅＶの良好なＳｉ−Ｇｅ
混晶がソース・ドレイン部に形成された。この部分のエ
ネルギーバンドギャップＥｇ2は、ゲート部のエネルギ
ーバンドギャップＥｇ1よりも約０．３６ｅＶだけ狭
い。
ンドギャップの小さい半導体を形成するために、すでに
形成されている多結晶シリコン膜２７４４および窒化イ
オウガラス２７４５をマスク材として、セルフアライン
でＧｅを打ち込んだ。この例では、Ｇｅの混晶率を４０
％にするため、Ｒｐが５００Åになるような条件、すな
わち加速電圧５００ＫｅＶ、ドーズ量４×１０17ｃｍ-2
の条件でＧｅをイオン注入よって導入し、ついで９００
℃で１時間の熱処理を施した。この結果、エネルギーバ
ンドギャップＥｇ2が０．７４ｅＶの良好なＳｉ−Ｇｅ
混晶がソース・ドレイン部に形成された。この部分のエ
ネルギーバンドギャップＥｇ2は、ゲート部のエネルギ
ーバンドギャップＥｇ1よりも約０．３６ｅＶだけ狭
い。
【００７２】ついで加速電圧６０ＫｅＶ、ドーズ量３×
１０15ｃｍ-2の条件でリンをイオン注入し、常圧ＣＶＤ
法により、層間絶縁膜２７４７としてのリンガラスを６
０００Åの厚さで堆積させた後、８００℃、２０分の熱
処理によって活性化させた。つぎにこの層間絶縁膜２７
４７にコンタクトホールをあけ、ここにスパッタリング
法によってＡｌ配線電極２７４８を形成した後、４００
℃、１時間の熱処理を施した。保護膜２７４９として、
ＣＶＤ法によりガラス膜を８０００Åの厚さで堆積させ
た。
１０15ｃｍ-2の条件でリンをイオン注入し、常圧ＣＶＤ
法により、層間絶縁膜２７４７としてのリンガラスを６
０００Åの厚さで堆積させた後、８００℃、２０分の熱
処理によって活性化させた。つぎにこの層間絶縁膜２７
４７にコンタクトホールをあけ、ここにスパッタリング
法によってＡｌ配線電極２７４８を形成した後、４００
℃、１時間の熱処理を施した。保護膜２７４９として、
ＣＶＤ法によりガラス膜を８０００Åの厚さで堆積させ
た。
【００７３】図２６（ｂ）は図２６（ａ）に示したＭＩ
Ｓ型電界効果トランジスタのチャネル方向におけるエネ
ルギーバンド図、図２６（ｃ）はバイアスが加えられた
ときの同様のエネルギーバンド図、図２６（ｄ）はソー
ス部とチャネル部とのヘテロ接合のエネルギーバンド図
をそれぞれ示している。前述のように、ソース部におけ
るエネルギーバンドギャップＥｇ2は０．７４ｅＶで、
リンの注入により、フェルミ順位はミッドギャップより
もバレンスバンドの近傍に位置している。これに対して
チャネル部におけるエネルギーバンドギャップＥｇ1は
１．１ｅＶで、フェルミ順位はミッドギャップからバレ
ンスバンド側に約０．２８ｅＶのところに位置してい
る。そのため正孔の移動に対するソース・チャネル間の
障壁ΔＥ（図２６（ｃ）に符号２６１１で示す）は、バ
イアスが加えられていない状態でも、０．４５ｅＶ程度
であり、この値は、熱励起により容易に超えられる値で
ある。したがってドレイン端で発生した正孔はソース部
に円滑に排出され、基板浮遊効果等によるキンク現象の
発生や、ソース・ドレイン耐圧の劣化という問題は生じ
ない。
Ｓ型電界効果トランジスタのチャネル方向におけるエネ
ルギーバンド図、図２６（ｃ）はバイアスが加えられた
ときの同様のエネルギーバンド図、図２６（ｄ）はソー
ス部とチャネル部とのヘテロ接合のエネルギーバンド図
をそれぞれ示している。前述のように、ソース部におけ
るエネルギーバンドギャップＥｇ2は０．７４ｅＶで、
リンの注入により、フェルミ順位はミッドギャップより
もバレンスバンドの近傍に位置している。これに対して
チャネル部におけるエネルギーバンドギャップＥｇ1は
１．１ｅＶで、フェルミ順位はミッドギャップからバレ
ンスバンド側に約０．２８ｅＶのところに位置してい
る。そのため正孔の移動に対するソース・チャネル間の
障壁ΔＥ（図２６（ｃ）に符号２６１１で示す）は、バ
イアスが加えられていない状態でも、０．４５ｅＶ程度
であり、この値は、熱励起により容易に超えられる値で
ある。したがってドレイン端で発生した正孔はソース部
に円滑に排出され、基板浮遊効果等によるキンク現象の
発生や、ソース・ドレイン耐圧の劣化という問題は生じ
ない。
【００７４】前述の条件で製造されたＭＩＳ型電界効果
トランジスタのＶｄ−Ｉｄ特性の測定結果を図２８に実
線で示す。実測によれば、ソース・ドレイン耐圧は２０
ボルトもしくはそれ以上で、耐圧劣化が大幅に改善され
ていることが確認された。なお図２８中の破線は、ソー
ス部およびチャネル部間でエネルギーバンドギャップが
等しい同様の電界効果トランジスタの特性を示してい
る。約５ｖｏｌｔで電界効果トランジスタの飽和特性が
すぐれている。
トランジスタのＶｄ−Ｉｄ特性の測定結果を図２８に実
線で示す。実測によれば、ソース・ドレイン耐圧は２０
ボルトもしくはそれ以上で、耐圧劣化が大幅に改善され
ていることが確認された。なお図２８中の破線は、ソー
ス部およびチャネル部間でエネルギーバンドギャップが
等しい同様の電界効果トランジスタの特性を示してい
る。約５ｖｏｌｔで電界効果トランジスタの飽和特性が
すぐれている。
【００７５】（実施例２）以下、本発明の第２の実施例
を図１２、図１３、図１４、図１５を用いて説明する。
を図１２、図１３、図１４、図１５を用いて説明する。
【００７６】図１２は、実施例１におけるＭＩＳトラン
ジスタの断面構造図（ａ）、及びエネルギーバンド図
（ｂ）、図１３は本実施例のトランジスタのエネルギー
バンド図を夫々説明するための図である。また図１４は
本実施例の製造工程を説明するための模式的断面図であ
り、また図１５は、実施例のトランジスタの特性を表わ
す図である。
ジスタの断面構造図（ａ）、及びエネルギーバンド図
（ｂ）、図１３は本実施例のトランジスタのエネルギー
バンド図を夫々説明するための図である。また図１４は
本実施例の製造工程を説明するための模式的断面図であ
り、また図１５は、実施例のトランジスタの特性を表わ
す図である。
【００７７】以下に、図１４の製造工程に従って本実施
例の説明を述べる。
例の説明を述べる。
【００７８】まず、シリコンウェハ１２０３−１上に、
下地絶縁膜としてのＳｉＯ2膜厚１２０３−２を５００
０Å形成し、更にその上に膜厚５００Åの半導体活性層
としてのＳｉ層１２０３−３を形成して、基板濃度が１
Ｅ＋１６ｃｍ-3（＝１×１０16ｃｍ-3）であるＳＩＭＯ
X基板とした（図１４（ａ））。
下地絶縁膜としてのＳｉＯ2膜厚１２０３−２を５００
０Å形成し、更にその上に膜厚５００Åの半導体活性層
としてのＳｉ層１２０３−３を形成して、基板濃度が１
Ｅ＋１６ｃｍ-3（＝１×１０16ｃｍ-3）であるＳＩＭＯ
X基板とした（図１４（ａ））。
【００７９】次に、９００℃／３０分の熱酸化を行い、
５００Åのゲート絶縁膜１２０３−４を形成した後、Ｌ
Ｐ−ＣＶＤ法により多結晶Ｓｉを４０００Å堆積し、イ
オン注入法でボロンを注入エネルギー２０ｋｅＶ／ドー
ズ量４Ｅ＋１５ｃｍ-2（＝４×１０15ｃｍ-2）導入し
た。次いで、フォトリソ工程によりＰ型多結晶Ｓｉゲー
ト電極１２０３−５を形成した（図１４（ｂ））。
５００Åのゲート絶縁膜１２０３−４を形成した後、Ｌ
Ｐ−ＣＶＤ法により多結晶Ｓｉを４０００Å堆積し、イ
オン注入法でボロンを注入エネルギー２０ｋｅＶ／ドー
ズ量４Ｅ＋１５ｃｍ-2（＝４×１０15ｃｍ-2）導入し
た。次いで、フォトリソ工程によりＰ型多結晶Ｓｉゲー
ト電極１２０３−５を形成した（図１４（ｂ））。
【００８０】次に、ゲート電極１２０３−５をマスクと
して、Ｐ31+を、注入エネルギー６０ｋｅＶ／ドーズ量
１Ｅ＋１５ｃｍ-2（＝１×１０15ｃｍ-2）としてイオン
注入を行った。そのあと９５０℃／２０分の熱処理を行
い、ソース・ドレイン領域１２０３−６を形成した（図
１４（ｃ））。
して、Ｐ31+を、注入エネルギー６０ｋｅＶ／ドーズ量
１Ｅ＋１５ｃｍ-2（＝１×１０15ｃｍ-2）としてイオン
注入を行った。そのあと９５０℃／２０分の熱処理を行
い、ソース・ドレイン領域１２０３−６を形成した（図
１４（ｃ））。
【００８１】次にＣＶＤ法によりＳｉＯ2を堆積させ、
異方性エッチングを施し、サイドウォール１２０３−７
を設ける。
異方性エッチングを施し、サイドウォール１２０３−７
を設ける。
【００８２】次にサイドウォール１２０３−７、ゲート
電極１２０３−５をマスク材として、Ｇｅをイオン注入
した。イオン注入条件としては、注入エネルギー１３０
ｋｅＶ／ドーズ量１Ｅ＋１７ｃｍ-3とし、更に９５０℃
／３０分の熱処理を行って、第２種半導体材料としてＳ
ｉＧｅのソース・ドレイン領域１２０３−８を形成し
た。
電極１２０３−５をマスク材として、Ｇｅをイオン注入
した。イオン注入条件としては、注入エネルギー１３０
ｋｅＶ／ドーズ量１Ｅ＋１７ｃｍ-3とし、更に９５０℃
／３０分の熱処理を行って、第２種半導体材料としてＳ
ｉＧｅのソース・ドレイン領域１２０３−８を形成し
た。
【００８３】その結果ソース・ドレイン領域内にはＳｉ
とＳｉＧｅのヘテロ接合が設けられ、そのヘテロ接合は
ソース：チャネルのＰＮ接合面から約５０００Åに位置
させた（図１４（ｄ））。
とＳｉＧｅのヘテロ接合が設けられ、そのヘテロ接合は
ソース：チャネルのＰＮ接合面から約５０００Åに位置
させた（図１４（ｄ））。
【００８４】その後、ＣＶＤ法によるＰＳＧ（燐ガラ
ス）を６０００Å堆積し、層間絶縁膜１２０３−９とし
た。
ス）を６０００Å堆積し、層間絶縁膜１２０３−９とし
た。
【００８５】配線Ａｌ１２０３−１０は、スパッタ法を
用いて蒸着した。最後に保護膜１２０３−１１としてＰ
ＳＧを８０００Å堆積した後、４００℃／３０分の熱処
理を施して図１４（ｅ）または図１２（ａ）に示す本実
施例のＳＯＩ−ＭＩＳ型トランジスタとした。
用いて蒸着した。最後に保護膜１２０３−１１としてＰ
ＳＧを８０００Å堆積した後、４００℃／３０分の熱処
理を施して図１４（ｅ）または図１２（ａ）に示す本実
施例のＳＯＩ−ＭＩＳ型トランジスタとした。
【００８６】本実施例では、ＳｉＧｅの混合比率はＳ
ｉ：Ｇｅ＝５：１であり、形成されたＳｉＧｅのエネル
ギーバンドギャップは約０．９ｅＶであった。
ｉ：Ｇｅ＝５：１であり、形成されたＳｉＧｅのエネル
ギーバンドギャップは約０．９ｅＶであった。
【００８７】また図１２（ｂ）に本実施例のエネルギー
バンド図を示す。
バンド図を示す。
【００８８】また、図１３に示すように、本実施例の
「Ｓｉ：ＳｉＧｅ」ヘテロ接合は、ソース・チャネルの
ＰＮ接合の接合面から距離５０００Åほどのところに基
板に垂直に形成されており、ソース領域の空乏層幅は約
３００Åであるため、ヘテロ接合がＰＮ接合の空乏層に
含まれることはない。また空乏層端から拡散長Ｌｄ（約
１〜２μｍ）以内に全てのヘテロ接合面が含まれてい
る。
「Ｓｉ：ＳｉＧｅ」ヘテロ接合は、ソース・チャネルの
ＰＮ接合の接合面から距離５０００Åほどのところに基
板に垂直に形成されており、ソース領域の空乏層幅は約
３００Åであるため、ヘテロ接合がＰＮ接合の空乏層に
含まれることはない。また空乏層端から拡散長Ｌｄ（約
１〜２μｍ）以内に全てのヘテロ接合面が含まれてい
る。
【００８９】次に本実施例のデバイス特性を図１５に示
す。
す。
【００９０】図１５（ａ）は、Ｉｄ−Ｖｇ特性であり、
図中の実線１５０４−１は本実施例の結果であり、点線
１５０４−２はヘテロ接合を含まないシリコン薄膜ＳＯ
Ｉ−ＭＩＳ型トランジスタの結果である。ヘテロ接合を
ＰＮ接合の空乏端から拡散長Ｌｄ以内に設けることによ
り、ソース・ドレイン耐圧が大幅に改善され、ソース・
ドレイン耐圧は２０Ｖ以上であった。
図中の実線１５０４−１は本実施例の結果であり、点線
１５０４−２はヘテロ接合を含まないシリコン薄膜ＳＯ
Ｉ−ＭＩＳ型トランジスタの結果である。ヘテロ接合を
ＰＮ接合の空乏端から拡散長Ｌｄ以内に設けることによ
り、ソース・ドレイン耐圧が大幅に改善され、ソース・
ドレイン耐圧は２０Ｖ以上であった。
【００９１】図１５（ｂ）は、ドレイン耐圧が５Ｖ時の
ｌｏｇＩｄ−Ｖｇ特性を示す。図中の実線１５０４−１
は本実施例の結果であり、点線１５０４−３は図１に示
す断面構造を有したヘテロ接合を含んだ薄膜ＳＯＩ−Ｍ
ＩＳ型トランジスタの特性である。図１に示されるトラ
ンジスタと比較して、暗電流（Ｖｇ：０時の電流）が２
桁以上低減している。これは、欠陥の多いヘテロ接合界
面と空乏層領域を別にしたためである。
ｌｏｇＩｄ−Ｖｇ特性を示す。図中の実線１５０４−１
は本実施例の結果であり、点線１５０４−３は図１に示
す断面構造を有したヘテロ接合を含んだ薄膜ＳＯＩ−Ｍ
ＩＳ型トランジスタの特性である。図１に示されるトラ
ンジスタと比較して、暗電流（Ｖｇ：０時の電流）が２
桁以上低減している。これは、欠陥の多いヘテロ接合界
面と空乏層領域を別にしたためである。
【００９２】（実施例３）次に本発明の第３の実施例に
ついて、以下に説明する。
ついて、以下に説明する。
【００９３】まずＳｉ層４０００Å、下地ＳｉＯ2層が
１μｍであるＺＭＲ（Ｚｏｎｅ Ｍｅｌｔｉｎｇ Ｒｅ
ｃｒｙｓｔａｌｉｚａｔｉｏｎ）ウェハに対し、実施例
１と同様な製造工程を用いてデバイスを作成した。ただ
し、ソース・ドレイン領域へのイオン注入条件は、エネ
ルギー６０ｋｅＶ／ドーズ量２Ｅ＋１５ｃｍ-2とし、第
２種半導体材料とするためのＧｅのイオン注入条件は、
エネルギー１３０ｋｅＶ／ドーズ量２Ｅ＋１７ｃｍ-2に
して行った。
１μｍであるＺＭＲ（Ｚｏｎｅ Ｍｅｌｔｉｎｇ Ｒｅ
ｃｒｙｓｔａｌｉｚａｔｉｏｎ）ウェハに対し、実施例
１と同様な製造工程を用いてデバイスを作成した。ただ
し、ソース・ドレイン領域へのイオン注入条件は、エネ
ルギー６０ｋｅＶ／ドーズ量２Ｅ＋１５ｃｍ-2とし、第
２種半導体材料とするためのＧｅのイオン注入条件は、
エネルギー１３０ｋｅＶ／ドーズ量２Ｅ＋１７ｃｍ-2に
して行った。
【００９４】Ｇｅを導入しない通常の薄膜ＳＯＩ−ＭＩ
Ｓ型トランジスタも同様な製造工程で作成して、これら
を比較した。
Ｓ型トランジスタも同様な製造工程で作成して、これら
を比較した。
【００９５】その結果、本発明の実施例のヘテロ接合を
含んだ薄膜ＳＯＩ−ＭＩＳ型トランジスタでは、キンク
現象がなくなり、ソース・ドレイン耐圧も２０Ｖ以上、
暗電流も０．１〜１ｎＡ／ｃｍ2の良好な特性が得られ
た。
含んだ薄膜ＳＯＩ−ＭＩＳ型トランジスタでは、キンク
現象がなくなり、ソース・ドレイン耐圧も２０Ｖ以上、
暗電流も０．１〜１ｎＡ／ｃｍ2の良好な特性が得られ
た。
【００９６】（実施例４）次に本発明の第４の実施例に
ついて、図１６の製造工程断面図を用いて説明する。
ついて、図１６の製造工程断面図を用いて説明する。
【００９７】溶融石英基板上にＣＶＤ酸化膜１６０６−
２を下地絶縁膜として、１μｍ堆積した後、その上にＬ
ＰＣＶＤ多結晶シリコンを２０００Å堆積した。この多
結晶シリコンに対し、エキシマレーザを照射し、溶融再
結晶化させて膜厚２０００Åのシリコン半導体活性層１
６０６−３を有するＳＯＩ基板を作成した（図１６
（ａ））。
２を下地絶縁膜として、１μｍ堆積した後、その上にＬ
ＰＣＶＤ多結晶シリコンを２０００Å堆積した。この多
結晶シリコンに対し、エキシマレーザを照射し、溶融再
結晶化させて膜厚２０００Åのシリコン半導体活性層１
６０６−３を有するＳＯＩ基板を作成した（図１６
（ａ））。
【００９８】次に、将来チャネルとなる部分に対応し
て、シリコン窒化膜１６０６−１２を堆積し、このシリ
コン窒化膜１６０６−１２をマスク材として、熱酸化膜
１６０６−１３を形成した。シリコン層の酸化は、シリ
コン層１６０６−３を約３００〜５００Å程度残すよう
に行った（図１６（ｂ））。
て、シリコン窒化膜１６０６−１２を堆積し、このシリ
コン窒化膜１６０６−１２をマスク材として、熱酸化膜
１６０６−１３を形成した。シリコン層の酸化は、シリ
コン層１６０６−３を約３００〜５００Å程度残すよう
に行った（図１６（ｂ））。
【００９９】この後、露出しているシリコン層１６０６
−３からガス系ＳｉＨ4／ＧｅＨで、第２種半導体材料
としてＳｉＧｅ１６０６−８のヘテロエピタキシャル成
長を行った。（図１６（ｃ））。
−３からガス系ＳｉＨ4／ＧｅＨで、第２種半導体材料
としてＳｉＧｅ１６０６−８のヘテロエピタキシャル成
長を行った。（図１６（ｃ））。
【０１００】次にこれらに対し、ＣＶＤシリコン酸化膜
を、５００Å堆積し、ゲート絶縁膜１６０６−４とし
た。
を、５００Å堆積し、ゲート絶縁膜１６０６−４とし
た。
【０１０１】更に、多結晶シリコンゲート電極１６０６
−５を先程のＳｉＧｅ：Ｓｉのヘテロ接合面と、約０．
５μｍオフセットとなるように設け、多結晶シリコンを
マスク材としてソース・ドレイン領域に不純物を前述の
実施例と同様の注入条件で導入し、第１種半導体材料１
６０６−６とした（図１６（ｄ））。
−５を先程のＳｉＧｅ：Ｓｉのヘテロ接合面と、約０．
５μｍオフセットとなるように設け、多結晶シリコンを
マスク材としてソース・ドレイン領域に不純物を前述の
実施例と同様の注入条件で導入し、第１種半導体材料１
６０６−６とした（図１６（ｄ））。
【０１０２】更に、この後、熱処理、層間絶縁膜１６０
６−９の形成、アルミ電極１６０６−１０、保護膜１６
０６−１１などの形成は、全て前述の実施例と同様に行
って本実施例の薄膜ＳＯＩ−ＭＩＳトランジスタとし
た。（１６（ｅ））。
６−９の形成、アルミ電極１６０６−１０、保護膜１６
０６−１１などの形成は、全て前述の実施例と同様に行
って本実施例の薄膜ＳＯＩ−ＭＩＳトランジスタとし
た。（１６（ｅ））。
【０１０３】こうして作製した本実施例の薄膜ＳＯＩ−
ＭＩＳトランジスタと、同様な工程で作成された再結晶
シリコンの薄膜ＳＯＩ−ＭＩＳトランジスタとを比較し
たところ、本実施例のトランジスタでは耐圧が改善さ
れ、暗電流も数ｎＡ／ｃｍ2と低い値に抑えることがで
きた。
ＭＩＳトランジスタと、同様な工程で作成された再結晶
シリコンの薄膜ＳＯＩ−ＭＩＳトランジスタとを比較し
たところ、本実施例のトランジスタでは耐圧が改善さ
れ、暗電流も数ｎＡ／ｃｍ2と低い値に抑えることがで
きた。
【０１０４】（実施例５）以下、本発明の第４の実施例
を、図を参照しながら説明する。
を、図を参照しながら説明する。
【０１０５】図１０（又は図１７（ｇ））は、本実施例
のＭＩＳトランジスタの模式的断面構造図（ａ）及びエ
ネルギーバンド図（ｂ）を説明するための図である。
のＭＩＳトランジスタの模式的断面構造図（ａ）及びエ
ネルギーバンド図（ｂ）を説明するための図である。
【０１０６】また図１７は、本実施例の製造工程断面図
であり、図１０（ａ）は図１７（ｇ）と同一であるた
め、以下、図１７の本実施例の製造工程を参照しながら
説明する。
であり、図１０（ａ）は図１７（ｇ）と同一であるた
め、以下、図１７の本実施例の製造工程を参照しながら
説明する。
【０１０７】まず図１７（ａ）に示される様に、シリコ
ンウェハ１７０３−１、及び下地のＳｉＯ2層１７０３
−２…膜厚５０００Å、及びＳｉ層１７０３−３…膜厚
５００Å、基板濃度が１Ｅ＋１６ｃｍ-3（＝１０16ｃｍ
-3）を有するＳＩＭＯX基板を形成する（図１７
（ａ））。
ンウェハ１７０３−１、及び下地のＳｉＯ2層１７０３
−２…膜厚５０００Å、及びＳｉ層１７０３−３…膜厚
５００Å、基板濃度が１Ｅ＋１６ｃｍ-3（＝１０16ｃｍ
-3）を有するＳＩＭＯX基板を形成する（図１７
（ａ））。
【０１０８】次に、このＳＩＭＯX基板に対し、９００
℃／３０分の熱酸化を行い、５００Åのゲート絶縁膜１
７０３−４を形成し、次にＬＰ−ＣＶＤ法により多結晶
Ｓｉを４０００Å堆積し、イオン注入法でボロンを導入
した。次いで、レジスト１７０３−７とＳｉ3Ｎ4１７０
３−６をマスク材にして多結晶Ｓｉゲート電極１７０３
−５を形成した（図１７（ｂ））。
℃／３０分の熱酸化を行い、５００Åのゲート絶縁膜１
７０３−４を形成し、次にＬＰ−ＣＶＤ法により多結晶
Ｓｉを４０００Å堆積し、イオン注入法でボロンを導入
した。次いで、レジスト１７０３−７とＳｉ3Ｎ4１７０
３−６をマスク材にして多結晶Ｓｉゲート電極１７０３
−５を形成した（図１７（ｂ））。
【０１０９】そのゲート電極１７０３−５をマスク材に
して１回目のソース・ドレイン領域１７０３−８の不純
物導入をイオン注入法により行った（図１７（ｃ））。
して１回目のソース・ドレイン領域１７０３−８の不純
物導入をイオン注入法により行った（図１７（ｃ））。
【０１１０】その後レジスト１７０３−７を除去し、Ｓ
ｉ3Ｎ4１７０３−６を残し、２５００Åの多結晶シリコ
ンのサイド酸化１７０３−９を行った（図１７
（ｄ））。
ｉ3Ｎ4１７０３−６を残し、２５００Åの多結晶シリコ
ンのサイド酸化１７０３−９を行った（図１７
（ｄ））。
【０１１１】次に、Ｓｉ3Ｎ4１７０３−６をマスクにソ
ース・ドレイン領域の酸化膜及びシリコン層をエッチン
グした。この時シリコン層１７０３−８は完全にエッチ
ングせずに、わずかに（例えば５０Å程度）残すように
した（図１７（ｅ））。
ース・ドレイン領域の酸化膜及びシリコン層をエッチン
グした。この時シリコン層１７０３−８は完全にエッチ
ングせずに、わずかに（例えば５０Å程度）残すように
した（図１７（ｅ））。
【０１１２】次に、ガス系ＳｉＨ4／ＧｅＨでソース・
ドレイン領域に露出したシリコン層１７０３−８に、選
択的に約５００Åの膜厚で混晶ＳｉxＧｅ1-x１７０３−
１０を堆積させた。堆積部の材料はシリコンであり、非
堆積部の材料はシリコン酸化膜とシリコン窒化膜であっ
た。またこの時の混晶の割合は、ｘ＝０．１とした。
ドレイン領域に露出したシリコン層１７０３−８に、選
択的に約５００Åの膜厚で混晶ＳｉxＧｅ1-x１７０３−
１０を堆積させた。堆積部の材料はシリコンであり、非
堆積部の材料はシリコン酸化膜とシリコン窒化膜であっ
た。またこの時の混晶の割合は、ｘ＝０．１とした。
【０１１３】先程のゲート電極（ポリ酸化膜付き）１７
０３−５，１７０３−９をマスクとして、Ｐ31+を、注
入エネルギー６０ｋｅＶ／ドーズ量１Ｅ＋１５ｃｍ
-2（＝１０15ｃｍ-2）としてイオン注入により注入し
た。そのあと９５０℃／２０分の熱処理と熱酸化を行っ
た。
０３−５，１７０３−９をマスクとして、Ｐ31+を、注
入エネルギー６０ｋｅＶ／ドーズ量１Ｅ＋１５ｃｍ
-2（＝１０15ｃｍ-2）としてイオン注入により注入し
た。そのあと９５０℃／２０分の熱処理と熱酸化を行っ
た。
【０１１４】その結果、ソース・ドレイン領域内にはＳ
ｉ１７０３−８とＳｉ0.1Ｇｅ0.9１７０３−１０とのヘ
テロ接合が設けられ、そのヘテロ接合はソース：チャネ
ルのＰＮ接合面から約２５００Åのところに位置させ
た。すなわち、ヘテロ接合面（１７０３−８：１７０３
−１０）は、ＰＮ接合部（１７０３−３：１７０３−
８）の空乏端から拡散長Ｌｄ＝約μｍ以内に入っている
（図１７（ｆ））。
ｉ１７０３−８とＳｉ0.1Ｇｅ0.9１７０３−１０とのヘ
テロ接合が設けられ、そのヘテロ接合はソース：チャネ
ルのＰＮ接合面から約２５００Åのところに位置させ
た。すなわち、ヘテロ接合面（１７０３−８：１７０３
−１０）は、ＰＮ接合部（１７０３−３：１７０３−
８）の空乏端から拡散長Ｌｄ＝約μｍ以内に入っている
（図１７（ｆ））。
【０１１５】その後、ＣＶＤ法によるＰＳＧ（燐ガラ
ス）を６０００Å堆積し、層間絶縁膜１７０３−１１と
した。配線Ａｌ１７０３−１２は、スパッタ法を用いて
蒸着した。最後に保護膜１７０３−１３としてＰＳＧを
８０００Å堆積した後、４００℃／３０分の熱処理を施
した（図１７（ｇ））。
ス）を６０００Å堆積し、層間絶縁膜１７０３−１１と
した。配線Ａｌ１７０３−１２は、スパッタ法を用いて
蒸着した。最後に保護膜１７０３−１３としてＰＳＧを
８０００Å堆積した後、４００℃／３０分の熱処理を施
した（図１７（ｇ））。
【０１１６】上述のようにして、図１０（ａ）に示した
本実施例のトランジスタが作製された。
本実施例のトランジスタが作製された。
【０１１７】図１０（ｂ）は、そのエネルギーバンドを
示す図であるが、図中Ａはヘテロ接合面、ＢはＰＮ接合
面であり、Ａ，Ｂに挟まれた領域はチャネルと同一の半
導体による高濃度不純物領域であり、Ａのヘテロ接合面
は、バンドギャップの小さい半導体を有している。
示す図であるが、図中Ａはヘテロ接合面、ＢはＰＮ接合
面であり、Ａ，Ｂに挟まれた領域はチャネルと同一の半
導体による高濃度不純物領域であり、Ａのヘテロ接合面
は、バンドギャップの小さい半導体を有している。
【０１１８】上述の様にして作製した本実施例のトラン
ジスタの特性を測定した結果を図１８に示す。
ジスタの特性を測定した結果を図１８に示す。
【０１１９】図１８（ａ）はＩｄ−Ｖｄ特性であり、図
中の曲線１８０５−１は本実施例の結果であり、曲線１
８０５−２はヘテロ接合を含んだ薄膜ＳＯＩ−ＭＯＳ型
トランジスタの結果である。図示されているように、本
実施例１８０５−１より良好な線形性を示している。
中の曲線１８０５−１は本実施例の結果であり、曲線１
８０５−２はヘテロ接合を含んだ薄膜ＳＯＩ−ＭＯＳ型
トランジスタの結果である。図示されているように、本
実施例１８０５−１より良好な線形性を示している。
【０１２０】本実施例においては、シリコンとゲルマニ
ウムのソース領域の混晶は、混晶率ｘ＝０．１のＳｉ
0.1Ｇｅ0.9であり、その移動度は約２０００ｃｍ2／ｖ
・ｓであり、シリコンのそれと比較して約２倍の値であ
った。この結果、良好な線形性を持ち、駆動力Ｇｍの向
上とその劣化がない薄膜ＳＯＩ−ＭＯＳ型トランジスタ
が得られた。
ウムのソース領域の混晶は、混晶率ｘ＝０．１のＳｉ
0.1Ｇｅ0.9であり、その移動度は約２０００ｃｍ2／ｖ
・ｓであり、シリコンのそれと比較して約２倍の値であ
った。この結果、良好な線形性を持ち、駆動力Ｇｍの向
上とその劣化がない薄膜ＳＯＩ−ＭＯＳ型トランジスタ
が得られた。
【０１２１】図１８（ｂ）には、駆動力Ｇｍのゲート長
依存性を示した。曲線１８０５−３は本実施例のもので
あり、曲線１８０５−４はヘテロ接合を含んだ薄膜ＳＯ
Ｉ−ＭＯＳ型トランジスタの結果である。後者の例１８
０５−４では、ゲート長が短くなるにつれて、ソース・
ドレイン部の寄生抵抗がオン抵抗に比べて無視できなく
なるため、理想直線からずれる傾向があるが、本実施例
のトランジスタ１８０５−３ではゲート長が０．８μｍ
程度まで理想直線に乗っている。
依存性を示した。曲線１８０５−３は本実施例のもので
あり、曲線１８０５−４はヘテロ接合を含んだ薄膜ＳＯ
Ｉ−ＭＯＳ型トランジスタの結果である。後者の例１８
０５−４では、ゲート長が短くなるにつれて、ソース・
ドレイン部の寄生抵抗がオン抵抗に比べて無視できなく
なるため、理想直線からずれる傾向があるが、本実施例
のトランジスタ１８０５−３ではゲート長が０．８μｍ
程度まで理想直線に乗っている。
【０１２２】また、本実施例のソース・ドレイン間の耐
圧は２０Ｖ以上であった。
圧は２０Ｖ以上であった。
【０１２３】（実施例６）次に、本発明の第６実施例を
図１９の製造工程を説明するための模式的断面図を用い
て説明する。
図１９の製造工程を説明するための模式的断面図を用い
て説明する。
【０１２４】まず、Ｓｉ層の膜１９０４−３が５００Å
であり、基板濃度が１Ｅ＋１６ｃｍ-3（＝１０16ｃ
ｍ-3）であるＺＭＲ基板（Zone Melting Recrystarizat
ion基板）を形成する（図１９（ａ））。
であり、基板濃度が１Ｅ＋１６ｃｍ-3（＝１０16ｃ
ｍ-3）であるＺＭＲ基板（Zone Melting Recrystarizat
ion基板）を形成する（図１９（ａ））。
【０１２５】次にこのＺＭＲ基板に対し、９００℃／３
０分の熱酸化を行い、５００Åのゲート絶縁膜１９０４
−４を形成した。次にＬＰ−ＣＶＤ法により多結晶Ｓｉ
を４０００Å堆積し、イオン注入法でボロンを導入し
た。次いで、レジスト１９０４−７とＳｉ3Ｎ4１９０４
−６をマスク材にして多結晶Ｓｉゲート電極１９０４−
５を形成した（図１９（ｂ））。
０分の熱酸化を行い、５００Åのゲート絶縁膜１９０４
−４を形成した。次にＬＰ−ＣＶＤ法により多結晶Ｓｉ
を４０００Å堆積し、イオン注入法でボロンを導入し
た。次いで、レジスト１９０４−７とＳｉ3Ｎ4１９０４
−６をマスク材にして多結晶Ｓｉゲート電極１９０４−
５を形成した（図１９（ｂ））。
【０１２６】次にゲート電極１９０４−５をマスク材に
して、１回目のソース・ドレイン領域１９０４−８の不
純物導入をイオン注入法により行った（図１９
（ｃ））。
して、１回目のソース・ドレイン領域１９０４−８の不
純物導入をイオン注入法により行った（図１９
（ｃ））。
【０１２７】その後レジスト１９０４−７を除去し、Ｓ
ｉ3Ｎ4１９０４−６を残し、２５００ の多結晶シリコ
ンのサイド酸化１９０４−９を行った（図１９
（ｄ））。次に、Ｓｉ3Ｎ4１９０４−６をマスクにして
ソース・ドレイン領域の酸化膜及びシリコン層をエッチ
ングした。この時シリコン層１９０４−８は完全にエッ
チングせずに、わずかに（例えば５０Å程度）残すよう
にした（図１９（ｅ））。
ｉ3Ｎ4１９０４−６を残し、２５００ の多結晶シリコ
ンのサイド酸化１９０４−９を行った（図１９
（ｄ））。次に、Ｓｉ3Ｎ4１９０４−６をマスクにして
ソース・ドレイン領域の酸化膜及びシリコン層をエッチ
ングした。この時シリコン層１９０４−８は完全にエッ
チングせずに、わずかに（例えば５０Å程度）残すよう
にした（図１９（ｅ））。
【０１２８】次にソース・ドレイン部に露出したシリコ
ン部１９０４−８にＧｅ１９０４−１０を約５００Å選
択成長させた。
ン部１９０４−８にＧｅ１９０４−１０を約５００Å選
択成長させた。
【０１２９】先程のゲート電極（ポリ酸化膜付き）１９
０４−５，１９０４−９をマスクとして、Ｐ31+を、注
入エネルギー６０ｋｅＶ／ドーズ量１Ｅ＋１５ｃｍ
-2（＝１０15ｃｍ-2）のイオン注入法で注入した。その
あと９５０℃／２０分の熱処理と熱酸化を行った。その
結果ソース・ドレイン領域内にはＳｉ１９０４−８とＧ
ｅ１９０４−１０とのヘテロ接合が設けられ、そのヘテ
ロ接合はソース：チャネルのＰＮ接合面から約２５００
Åのところに位置された。その結果、ヘテロ接合面（１
９０４−８：１９０４−１０）はＰＮ接合部（１９０４
−３：１９０４−８）の空乏端から拡散長Ｌｄ＝約１μ
ｍ以内に入っている（図１９（ｆ））。
０４−５，１９０４−９をマスクとして、Ｐ31+を、注
入エネルギー６０ｋｅＶ／ドーズ量１Ｅ＋１５ｃｍ
-2（＝１０15ｃｍ-2）のイオン注入法で注入した。その
あと９５０℃／２０分の熱処理と熱酸化を行った。その
結果ソース・ドレイン領域内にはＳｉ１９０４−８とＧ
ｅ１９０４−１０とのヘテロ接合が設けられ、そのヘテ
ロ接合はソース：チャネルのＰＮ接合面から約２５００
Åのところに位置された。その結果、ヘテロ接合面（１
９０４−８：１９０４−１０）はＰＮ接合部（１９０４
−３：１９０４−８）の空乏端から拡散長Ｌｄ＝約１μ
ｍ以内に入っている（図１９（ｆ））。
【０１３０】その後、ＣＶＤ法によるＰＳＧ（燐ガラ
ス）を６０００Å堆積し、層間絶縁膜１９０４−１１と
した。配線ＡｌＳｉ１９０４−１２は、スパッタ法を用
いて蒸着し、最後に保護膜１９０４−１３としてＰＳＧ
を８０００Å堆積した後、４００℃／３０分の熱処理を
施した（図１９（ｇ））。
ス）を６０００Å堆積し、層間絶縁膜１９０４−１１と
した。配線ＡｌＳｉ１９０４−１２は、スパッタ法を用
いて蒸着し、最後に保護膜１９０４−１３としてＰＳＧ
を８０００Å堆積した後、４００℃／３０分の熱処理を
施した（図１９（ｇ））。
【０１３１】この様にして作製した本実施例のトランジ
スタの性能を測定したところ、ソース・ドレイン部の移
動度は約４０００ｃｍ2／ｖ・ｓであり、この結果、実
施例４と同様に良好なＭＯＳＦＥＴ特性が得られた。
スタの性能を測定したところ、ソース・ドレイン部の移
動度は約４０００ｃｍ2／ｖ・ｓであり、この結果、実
施例４と同様に良好なＭＯＳＦＥＴ特性が得られた。
【０１３２】（実施例７）次に図２０を用いて、本発明
の第７の実施例について説明する。
の第７の実施例について説明する。
【０１３３】まず、図２０（ａ）に示される様に、石英
基板２００８−１上の将来ＭＯＳＦＥＴが形成されるべ
き領域に、深さ８００Åの凹部を形成する。本実施例に
おいては、縦・横＝４０μｍ・４０μｍの凹部とした。
この凹部の中央に２μｍ角の多結晶シリコン領域を形成
する。これをＨ2雰囲気中で熱処理を施し、凝集反応に
より前記多結晶シリコンを単結晶シリコン領域２００８
−２にした（図２０（ａ））。
基板２００８−１上の将来ＭＯＳＦＥＴが形成されるべ
き領域に、深さ８００Åの凹部を形成する。本実施例に
おいては、縦・横＝４０μｍ・４０μｍの凹部とした。
この凹部の中央に２μｍ角の多結晶シリコン領域を形成
する。これをＨ2雰囲気中で熱処理を施し、凝集反応に
より前記多結晶シリコンを単結晶シリコン領域２００８
−２にした（図２０（ａ））。
【０１３４】次に原料ガスとしてＧｅＨ／ＳｉＨ4を用
い、ＣＶＤ法により、単結晶化した２μｍ角のシリコン
領域２００８−２を種結晶として選択成長を施した（図
２０（ｂ））。
い、ＣＶＤ法により、単結晶化した２μｍ角のシリコン
領域２００８−２を種結晶として選択成長を施した（図
２０（ｂ））。
【０１３５】次に石英基板２００８−１をストッパーと
する選択研磨法を施し、前述の凹部にのみ選択的に混晶
Ｓｉ0.1Ｇｅ0.9の単結晶領域２００８−４を有するＳＯ
Ｉ基板を得た。この時、半導体層の膜厚は実測の結果、
約６００Åであった（図２０（ｃ））。
する選択研磨法を施し、前述の凹部にのみ選択的に混晶
Ｓｉ0.1Ｇｅ0.9の単結晶領域２００８−４を有するＳＯ
Ｉ基板を得た。この時、半導体層の膜厚は実測の結果、
約６００Åであった（図２０（ｃ））。
【０１３６】この基板に対してＣＶＤ法によるシリコン
酸化膜２００８−５を５００Å蒸着し、ゲート酸化膜と
した（図２０（ｄ））。
酸化膜２００８−５を５００Å蒸着し、ゲート酸化膜と
した（図２０（ｄ））。
【０１３７】次に、ＣＶＤ法により多結晶シリコンを４
０００Å堆積し、ゲート電極２００８−６とした。この
ゲート電極をマスクに、ソース・ドレイン領域２００８
−７の不純物をイオンインプランテーション法を用いて
導入した（図２０（ｅ））。次にサイドウォールを形成
するため、ＣＶＤ法によるシリコン酸化膜を堆積した。
その後、異方性エッチングにより、幅約１０００Åのサ
イドウォール２００８−８を形成した（図２０
（ｆ））。
０００Å堆積し、ゲート電極２００８−６とした。この
ゲート電極をマスクに、ソース・ドレイン領域２００８
−７の不純物をイオンインプランテーション法を用いて
導入した（図２０（ｅ））。次にサイドウォールを形成
するため、ＣＶＤ法によるシリコン酸化膜を堆積した。
その後、異方性エッチングにより、幅約１０００Åのサ
イドウォール２００８−８を形成した（図２０
（ｆ））。
【０１３８】このサイドウォール付のケート電極をマス
クとしてゲルマニウムＧｅをドーズ量＝２Ｅ＋１６ｃｍ
-3（＝２０16ｃｍ-3）、注入エネルギー＝１３０ｋｅＶ
の条件でイオン注入を行った。イオン注入後の熱処理
は、温度９００℃、時間３０分とした。その結果、Ｇｅ
がイオン注入された領域は、Ｓｉ0.05Ｇｅ0.95となった
（図２０（ｇ））。
クとしてゲルマニウムＧｅをドーズ量＝２Ｅ＋１６ｃｍ
-3（＝２０16ｃｍ-3）、注入エネルギー＝１３０ｋｅＶ
の条件でイオン注入を行った。イオン注入後の熱処理
は、温度９００℃、時間３０分とした。その結果、Ｇｅ
がイオン注入された領域は、Ｓｉ0.05Ｇｅ0.95となった
（図２０（ｇ））。
【０１３９】その結果、図２０（ｇ）に示すように、
チャネル領域２００８−４の半導体層がＳｉ0.1Ｇｅ
0.9からなり、 ソース・チャネル接合（２００８−
７：２００８−４）は、Ｓｉ0.1Ｇｅ0.9からなるホモ接
合であり、 ソース・チャネル接合（２００８−７：
２００８−４）のソース側の空乏端から１０００Å以内
に、Ｓｉ0.05Ｇｅ0.95によるチャネル領域よりもゲルマ
ニウムの混晶率が高い領域２００８−９を設け、Ｓｉ
0.1Ｇｅ0.9のソース・ドレイン領域２００８−７とのヘ
テロ接合（２００８−７：２００８−９）とした。
チャネル領域２００８−４の半導体層がＳｉ0.1Ｇｅ
0.9からなり、 ソース・チャネル接合（２００８−
７：２００８−４）は、Ｓｉ0.1Ｇｅ0.9からなるホモ接
合であり、 ソース・チャネル接合（２００８−７：
２００８−４）のソース側の空乏端から１０００Å以内
に、Ｓｉ0.05Ｇｅ0.95によるチャネル領域よりもゲルマ
ニウムの混晶率が高い領域２００８−９を設け、Ｓｉ
0.1Ｇｅ0.9のソース・ドレイン領域２００８−７とのヘ
テロ接合（２００８−７：２００８−９）とした。
【０１４０】領域２００８−４，２００８−７を形成す
るＳｉ0.1Ｇｅ0.9の拡散長Ｌｄは約１μｍであり、上記
１０００Åはその値より小さい。
るＳｉ0.1Ｇｅ0.9の拡散長Ｌｄは約１μｍであり、上記
１０００Åはその値より小さい。
【０１４１】この後、実施例６と同様な方法により、層
間絶縁膜２００８−１０を形成し（図２０（ｈ））、更
に金属電極のＡｌＳｉ、保護膜を形成した。
間絶縁膜２００８−１０を形成し（図２０（ｈ））、更
に金属電極のＡｌＳｉ、保護膜を形成した。
【０１４２】本実施例のトランジスタの特性を測定した
ところ、電界効果移動度は、約１２００ｃｍ2／ｖ・ｓ
と速かった。また、それにもかかわらず、Ｉｄ−Ｖｇ特
性では良好な線形領域が得られていた。
ところ、電界効果移動度は、約１２００ｃｍ2／ｖ・ｓ
と速かった。また、それにもかかわらず、Ｉｄ−Ｖｇ特
性では良好な線形領域が得られていた。
【０１４３】（実施例８）以下、本発明の第８の実施例
を図２１、図２２、図２３を用いて説明する。
を図２１、図２２、図２３を用いて説明する。
【０１４４】図２１は、本実施例のＳＯＩ−ＭＩＳトラ
ンジスタの模式的断面構造図（ａ）及びそのエネルギー
バンド図（ｂ）であり、また図２２は本実施例の製造工
程を説明するための模式的断面図である。図２１（ａ）
の断面図は、図２２（ｇ）と同一であるので、以下図２
２の製造工程に従って、説明していく。
ンジスタの模式的断面構造図（ａ）及びそのエネルギー
バンド図（ｂ）であり、また図２２は本実施例の製造工
程を説明するための模式的断面図である。図２１（ａ）
の断面図は、図２２（ｇ）と同一であるので、以下図２
２の製造工程に従って、説明していく。
【０１４５】まず、図２２（ａ）に示す様に、下地のＳ
ｉＯ2膜厚２２０３−２を５０００Å、Ｓｉ層の膜厚２
２０３−３が５００Åであり、基板濃度が１Ｅ＋１６ｃ
ｍ-3（＝１０16ｃｍ-3）であるＳＩＭＯX基板を形成す
る（図２２（ａ））。
ｉＯ2膜厚２２０３−２を５０００Å、Ｓｉ層の膜厚２
２０３−３が５００Åであり、基板濃度が１Ｅ＋１６ｃ
ｍ-3（＝１０16ｃｍ-3）であるＳＩＭＯX基板を形成す
る（図２２（ａ））。
【０１４６】次に、このＳＩＭＯX基板に対し、９０℃
／３０分の熱酸化を行い、５００Åのゲート絶縁膜２２
０３−４を形成した。次にＬＰ−ＣＶＤ法により多結晶
Ｓｉを４０００Å堆積し、イオン注入法でボロンを導入
した。次いで、レジスト２２０３−７、マスク用シリコ
ン窒化膜Ｓｉ3Ｎ4２２０３−６をマスク材にして多結晶
Ｓｉゲート電極２２０３−５を形成した（図２２
（ｂ））。
／３０分の熱酸化を行い、５００Åのゲート絶縁膜２２
０３−４を形成した。次にＬＰ−ＣＶＤ法により多結晶
Ｓｉを４０００Å堆積し、イオン注入法でボロンを導入
した。次いで、レジスト２２０３−７、マスク用シリコ
ン窒化膜Ｓｉ3Ｎ4２２０３−６をマスク材にして多結晶
Ｓｉゲート電極２２０３−５を形成した（図２２
（ｂ））。
【０１４７】次に、そのゲート電極２２０３−５をマス
ク材にして、ソース・ドレイン領域２２０３−８の不純
物導入をイオン注入法により行った。不純物としては、
燐（Ｐ31）を用い、イオン注入条件はドーズ量が１Ｅ＋
１５／ｃｍ2（＝１０15／ｃｍ2）、注入エネルギー６０
ｋｅＶであった（図２２（ｃ））。
ク材にして、ソース・ドレイン領域２２０３−８の不純
物導入をイオン注入法により行った。不純物としては、
燐（Ｐ31）を用い、イオン注入条件はドーズ量が１Ｅ＋
１５／ｃｍ2（＝１０15／ｃｍ2）、注入エネルギー６０
ｋｅＶであった（図２２（ｃ））。
【０１４８】その後レジスト２２０３−７を除去し、Ｓ
ｉ3Ｎ4２２０３−６を残し、２５００Åの多結晶シリコ
ンのサイド酸化２２０３−９を行った。これと同時に不
純物の拡散及びその活性化をも行った（図２２
（ｄ））。
ｉ3Ｎ4２２０３−６を残し、２５００Åの多結晶シリコ
ンのサイド酸化２２０３−９を行った。これと同時に不
純物の拡散及びその活性化をも行った（図２２
（ｄ））。
【０１４９】次に、Ｓｉ3Ｎ4２２０３−６をマスクにソ
ース・ドレイン領域の酸化膜２２０３−４及びシリコン
層２２０３−８をドライエッチングした。この時シリコ
ン層は完全にエッチングせずに、わずかに（例えば５０
Å程度）残すようにした（図２２（ｅ））。
ース・ドレイン領域の酸化膜２２０３−４及びシリコン
層２２０３−８をドライエッチングした。この時シリコ
ン層は完全にエッチングせずに、わずかに（例えば５０
Å程度）残すようにした（図２２（ｅ））。
【０１５０】次に、原料ガスにモノメチルアルミニウ
ム、反応ガスとしてＨ2ガスを用い、これら混合ガスの
下でランプ過熱法により基体表面温度を３５０℃にし
て、ソース・ドレイン領域に露出したシリコン部２２０
３−８にのみソース・ドレインの金属電極としてＡｌ−
Ｓｉ２２０３−１０を選択的に約５００Å堆積させた。
堆積部の材料はシリコンであり、非堆積部の材料はシリ
コン酸化膜とシリコン窒化膜とした。この結果、ソース
及びドレインの金属電極２２０３−１０をＰＮ接合部の
空乏端から拡散長Ｌｄ＝約１μｍ以内に位置させた（図
２２（ｆ））。
ム、反応ガスとしてＨ2ガスを用い、これら混合ガスの
下でランプ過熱法により基体表面温度を３５０℃にし
て、ソース・ドレイン領域に露出したシリコン部２２０
３−８にのみソース・ドレインの金属電極としてＡｌ−
Ｓｉ２２０３−１０を選択的に約５００Å堆積させた。
堆積部の材料はシリコンであり、非堆積部の材料はシリ
コン酸化膜とシリコン窒化膜とした。この結果、ソース
及びドレインの金属電極２２０３−１０をＰＮ接合部の
空乏端から拡散長Ｌｄ＝約１μｍ以内に位置させた（図
２２（ｆ））。
【０１５１】その後、ＣＶＤ法によるＰＳＧ（燐ガラ
ス）を６０００Å堆積し、層間絶縁膜２２０３−１１と
した。配線Ａｌ−Ｓｉ２２０３−１２は、スパッタ法を
用いて蒸着した。最後に、保護膜２２０３−１３として
ＰＳＧを８０００Å堆積した後４００℃／３０分の熱処
理を施した（図２２（ｇ））。
ス）を６０００Å堆積し、層間絶縁膜２２０３−１１と
した。配線Ａｌ−Ｓｉ２２０３−１２は、スパッタ法を
用いて蒸着した。最後に、保護膜２２０３−１３として
ＰＳＧを８０００Å堆積した後４００℃／３０分の熱処
理を施した（図２２（ｇ））。
【０１５２】また、その後の熱処理等により、ソース・
ドレイン部の金属電極２２０３−１０は下地の絶縁膜２
２０３−２にまで達していることを断面ＳＥＭ（走査型
電子顕微鏡）で確認している。
ドレイン部の金属電極２２０３−１０は下地の絶縁膜２
２０３−２にまで達していることを断面ＳＥＭ（走査型
電子顕微鏡）で確認している。
【０１５３】上述のようにして、図２１（ａ）に示した
本実施例のトランジスタが作製された。
本実施例のトランジスタが作製された。
【０１５４】図２１（ｂ）は、本実施例のトランジスタ
のエネルギーバンドを示す図であり、図中Ａはヘテロ接
合面、ＢはＰＮ接合面であり、Ａ，Ｂに挟まれた部分が
不純物高濃度領域であり、Ａを境に金属電極が存在し、
その部部には半導体のような禁制帯領域はない。
のエネルギーバンドを示す図であり、図中Ａはヘテロ接
合面、ＢはＰＮ接合面であり、Ａ，Ｂに挟まれた部分が
不純物高濃度領域であり、Ａを境に金属電極が存在し、
その部部には半導体のような禁制帯領域はない。
【０１５５】図２３は、本実施例のデバイス特性を示す
図である。
図である。
【０１５６】図２３（ａ）は、Ｉｄ−Ｖｇ特性を示す図
であり、図中２３０４−１は本実施例であり、２３０４
−２は別の比較のための薄膜ＳＯＩ−ＭＯＳ型トランジ
スタの例である。本実施例では、ソース・ドレインの金
属電極が従来のソース・ドレイン電極と比べて、より極
端にソース・チャネル接合端に近付いたため、寄生抵抗
が極めて小さくなり、その結果、良好な線形性が得られ
ている。また駆動力（図中の曲線の傾き）も２倍近い値
まで改善されている。
であり、図中２３０４−１は本実施例であり、２３０４
−２は別の比較のための薄膜ＳＯＩ−ＭＯＳ型トランジ
スタの例である。本実施例では、ソース・ドレインの金
属電極が従来のソース・ドレイン電極と比べて、より極
端にソース・チャネル接合端に近付いたため、寄生抵抗
が極めて小さくなり、その結果、良好な線形性が得られ
ている。また駆動力（図中の曲線の傾き）も２倍近い値
まで改善されている。
【０１５７】図２３（ｂ）は、駆動力のゲート長依存性
を示す図である。曲線２３０４−３は本実施例のもので
あり、曲線２３０４−４は比較のための薄膜ＳＯＩ−Ｍ
ＯＳ型トランジスタの結果である。比較例ではゲート長
が短くなるにつれて理想直線（図中、一点鎖線）からず
れてくるが、これはソース・ドレイン部の寄生抵抗がオ
ン抵抗に比べて無視できなくなっていることを意味して
いる。これに対し、本実施例のトランジスタでは、ゲー
ト長が０．８μｍ程度まで理想直線に乗っており、寄生
抵抗が充分小さいことが示されている。
を示す図である。曲線２３０４−３は本実施例のもので
あり、曲線２３０４−４は比較のための薄膜ＳＯＩ−Ｍ
ＯＳ型トランジスタの結果である。比較例ではゲート長
が短くなるにつれて理想直線（図中、一点鎖線）からず
れてくるが、これはソース・ドレイン部の寄生抵抗がオ
ン抵抗に比べて無視できなくなっていることを意味して
いる。これに対し、本実施例のトランジスタでは、ゲー
ト長が０．８μｍ程度まで理想直線に乗っており、寄生
抵抗が充分小さいことが示されている。
【０１５８】図２３（ｃ）は、Ｉｄ−Ｖｇ特性であり、
図中の曲線２３０４−５は本実施例の結果であり、曲線
２３０４−６は比較の薄膜ＳＯＩ−ＭＯＳ型トランジス
タの結果である。
図中の曲線２３０４−５は本実施例の結果であり、曲線
２３０４−６は比較の薄膜ＳＯＩ−ＭＯＳ型トランジス
タの結果である。
【０１５９】また図２３（ｄ）は、ソース部の金属電極
ソース・チャネルＰＮ接合部との間の距離とソース・ド
レイン耐圧の関係を示す図である。本実施例のソース・
ドレイン耐圧は、図に示される様に２０Ｖ以上であり、
比較例と比較して飛躍的に改善されている。
ソース・チャネルＰＮ接合部との間の距離とソース・ド
レイン耐圧の関係を示す図である。本実施例のソース・
ドレイン耐圧は、図に示される様に２０Ｖ以上であり、
比較例と比較して飛躍的に改善されている。
【０１６０】（実施例９）次に、本発明の第９の実施例
について、図２４を用いて説明する。
について、図２４を用いて説明する。
【０１６１】まず、図２４（ａ）に示される様に、石英
基板２４０５−１上の多結晶シリコンを堆積し、その多
結晶シリコン膜にエキシマレーザを照射し、溶融固化さ
せ単結晶化２４０５−２させた。この結果半導体層の膜
厚が５００ÅのＳＯＩ基板が作成された（図２４
（ａ））。
基板２４０５−１上の多結晶シリコンを堆積し、その多
結晶シリコン膜にエキシマレーザを照射し、溶融固化さ
せ単結晶化２４０５−２させた。この結果半導体層の膜
厚が５００ÅのＳＯＩ基板が作成された（図２４
（ａ））。
【０１６２】この基板に対し、熱酸化法を用いて、膜厚
３００Åのシリコン酸化膜２４０５−３を形成し、その
上にＬＰＣＶＤ法によるＳｉ3Ｎ4２４０５−４を２００
Å堆積し、２層のゲート絶縁膜を形成した（図２４
（ｂ））。
３００Åのシリコン酸化膜２４０５−３を形成し、その
上にＬＰＣＶＤ法によるＳｉ3Ｎ4２４０５−４を２００
Å堆積し、２層のゲート絶縁膜を形成した（図２４
（ｂ））。
【０１６３】次に、ＬＰＣＶＤ法による多結晶シリコン
を５０００Å堆積し、ゲート電極２４０５−５とした。
このゲート電極２４０５−５をマスク材として、ソース
・ドレイン領域２４０５−３に燐（Ｐ31）を、ドーズ量
１Ｅ＋１５／ｃｍ2（＝１０1 5／ｃｍ2）、注入エネルギ
ー６０ｋｅＶでイオン注入した（図２４（ｃ））。
を５０００Å堆積し、ゲート電極２４０５−５とした。
このゲート電極２４０５−５をマスク材として、ソース
・ドレイン領域２４０５−３に燐（Ｐ31）を、ドーズ量
１Ｅ＋１５／ｃｍ2（＝１０1 5／ｃｍ2）、注入エネルギ
ー６０ｋｅＶでイオン注入した（図２４（ｃ））。
【０１６４】ソース・ドレイン領域２４０５−３を形成
した後、ゲート電極２４０５−５である多結晶シリコン
の酸化を行い、その上にＣＶＤシリコン酸化膜を堆積
し、異方性のエッチングにより図２４（ｄ）に示すよう
なスペーサー（サイドウォール）２４０５−７を形成し
た（図２４（ｄ））。
した後、ゲート電極２４０５−５である多結晶シリコン
の酸化を行い、その上にＣＶＤシリコン酸化膜を堆積
し、異方性のエッチングにより図２４（ｄ）に示すよう
なスペーサー（サイドウォール）２４０５−７を形成し
た（図２４（ｄ））。
【０１６５】これに対し、さらにドライエッチング法を
施し、図２４（ｅ）に示すような断面構造を有するもの
を形成した（図２４（ｅ））。
施し、図２４（ｅ）に示すような断面構造を有するもの
を形成した（図２４（ｅ））。
【０１６６】次に、全面にＷＳｉ（タングステンシリサ
イド）２４０５−８をスパッタ法を用いて蒸着した（図
２４（ｆ））。
イド）２４０５−８をスパッタ法を用いて蒸着した（図
２４（ｆ））。
【０１６７】更に、フッ酸系のエッチング溶液を用いる
ウェットエッチング法により、シリコン酸化膜によるＷ
Ｓｉのリフトオフを行った（図２４（ｇ））。
ウェットエッチング法により、シリコン酸化膜によるＷ
Ｓｉのリフトオフを行った（図２４（ｇ））。
【０１６８】以降、第７実施例に示すものと同様に、層
間絶縁膜２４０５−９、金属配線（ＷＳｉ）２４０５−
１０、保護膜を形成した。この結果、ＰＮ接合面から拡
散長Ｌｄ以内に、下地絶縁膜の石英基板２４０５−１に
まで到達している金属電極２４０５−８を有するＭＯＳ
型トランジスタを形成した（図２４（ｈ））。
間絶縁膜２４０５−９、金属配線（ＷＳｉ）２４０５−
１０、保護膜を形成した。この結果、ＰＮ接合面から拡
散長Ｌｄ以内に、下地絶縁膜の石英基板２４０５−１に
まで到達している金属電極２４０５−８を有するＭＯＳ
型トランジスタを形成した（図２４（ｈ））。
【０１６９】本実施例のトランジスタを、比較の薄膜Ｓ
ＯＩ−ＭＯＳ型トランジスタと比較した結果、本実施例
の薄膜ＳＯＩ−ＭＯＳ型トランジスタでは、キンク現象
がなくなり、ソース・ドレイン耐圧も２０Ｖ以上であ
り、Ｉｄ−Ｖｇ特性は良好な線形性を有していた。
ＯＩ−ＭＯＳ型トランジスタと比較した結果、本実施例
の薄膜ＳＯＩ−ＭＯＳ型トランジスタでは、キンク現象
がなくなり、ソース・ドレイン耐圧も２０Ｖ以上であ
り、Ｉｄ−Ｖｇ特性は良好な線形性を有していた。
【０１７０】（実施例１０）本発明の第１０の実施例に
ついて、図２５を用いて説明する。
ついて、図２５を用いて説明する。
【０１７１】まず、図２５（ａ）に示される様に、石英
基板２５０６−１上にＬＰＣＶＤ法による多結晶シリコ
ンを堆積し、この多結晶シリコンに対しエキシマレーザ
を照射し、溶融再結晶化２５０６−２させた。その後、
犠牲酸化により半導体層の膜厚を調整した。これらの工
程により半導体シリコン２５０６−２膜厚５００ÅのＳ
ＯＩ基板を作成した。次に、熱酸化法を用いて、厚さ２
００Åのゲート酸化膜２５０６−３を形成した（図２５
（ａ））。
基板２５０６−１上にＬＰＣＶＤ法による多結晶シリコ
ンを堆積し、この多結晶シリコンに対しエキシマレーザ
を照射し、溶融再結晶化２５０６−２させた。その後、
犠牲酸化により半導体層の膜厚を調整した。これらの工
程により半導体シリコン２５０６−２膜厚５００ÅのＳ
ＯＩ基板を作成した。次に、熱酸化法を用いて、厚さ２
００Åのゲート酸化膜２５０６−３を形成した（図２５
（ａ））。
【０１７２】そのうえにＬＰＣＶＤ法による多結晶シリ
コン膜を４０００Å堆積し、ゲート電極２５０６−４と
し、次に前記ゲート電極２５０６−４をマスク材とし
て、ソース・ドレイン領域２５０６−５の不純物をイオ
ン注入法で導入した（図２５（ｂ））。
コン膜を４０００Å堆積し、ゲート電極２５０６−４と
し、次に前記ゲート電極２５０６−４をマスク材とし
て、ソース・ドレイン領域２５０６−５の不純物をイオ
ン注入法で導入した（図２５（ｂ））。
【０１７３】この後、ゲート電極２５０６−４である多
結晶シリコンを熱酸化し、厚さ２０００Åの多結晶シリ
コン酸化膜２５０６−６を形成した（図２５（ｃ））。
結晶シリコンを熱酸化し、厚さ２０００Åの多結晶シリ
コン酸化膜２５０６−６を形成した（図２５（ｃ））。
【０１７４】次に、コンタクトを開けるために、図２５
（ｄ）に示すようにレジスト２５０６−７を塗布した
（図２５（ｄ））。
（ｄ）に示すようにレジスト２５０６−７を塗布した
（図２５（ｄ））。
【０１７５】更にコンタクトをセルフアラインで形成し
た。この時、酸化膜のエッチング量が、例えば４００Å
であるようにエッチングすれば、ゲート電極と短絡する
ことなく、セルフアラインでコンタクトを形成すること
ができる（図２５（ｅ）。
た。この時、酸化膜のエッチング量が、例えば４００Å
であるようにエッチングすれば、ゲート電極と短絡する
ことなく、セルフアラインでコンタクトを形成すること
ができる（図２５（ｅ）。
【０１７６】次に図２５（ｆ）に示すように、ソース・
ドレインの金属電極２５０６−８としてアルミニウムＡ
ｌをスパッタ法で蒸着し、４７０℃の熱処理を施した。
ドレインの金属電極２５０６−８としてアルミニウムＡ
ｌをスパッタ法で蒸着し、４７０℃の熱処理を施した。
【０１７７】その結果、デバイスの断面構造は、図２５
（ｇ）に示す様に、金属電極２５０６−８であるアルミ
ニウムが下地の絶縁膜２５０６−１である石英基板にま
で達するものとなる。この時重要な点は、（１）ソース
・ドレインの金属電極２５０６−８としてＡｌＳｉを用
いずにＡｌを用いること、（２）Ａｌ２５０６−８蒸着
後の熱処理温度が４７０℃であることである。本実施例
では、こうすることにより、故意にＡｌのスパイク現象
を引き起こすようにしている。
（ｇ）に示す様に、金属電極２５０６−８であるアルミ
ニウムが下地の絶縁膜２５０６−１である石英基板にま
で達するものとなる。この時重要な点は、（１）ソース
・ドレインの金属電極２５０６−８としてＡｌＳｉを用
いずにＡｌを用いること、（２）Ａｌ２５０６−８蒸着
後の熱処理温度が４７０℃であることである。本実施例
では、こうすることにより、故意にＡｌのスパイク現象
を引き起こすようにしている。
【０１７８】その結果、ソース・ドレインの金属電極２
５０６−８をソース・チャネルＰＮ接合の接合面から拡
散長１μｍ以内に配置し、しかもその金属電極２５０６
−８が下地の石英基板２５０６−１にまで達するように
している。その後、保護膜としてＰＳＧ膜を８０００Å
蒸着した。
５０６−８をソース・チャネルＰＮ接合の接合面から拡
散長１μｍ以内に配置し、しかもその金属電極２５０６
−８が下地の石英基板２５０６−１にまで達するように
している。その後、保護膜としてＰＳＧ膜を８０００Å
蒸着した。
【０１７９】比較のため、金属電極２５０６−８をＡｌ
Ｓｉ、金属電極蒸着後の熱処理温度を４００℃とし、他
は同じ工程にした再結晶シリコンの薄膜ＳＯＩ−ＭＯＳ
トランジスタを製作して、本実施例のものと比較したと
ころ、本実施例では、耐圧が改善し、Ｉｄ−Ｖｇ特性も
良好な線形領域を示していることがわかった。
Ｓｉ、金属電極蒸着後の熱処理温度を４００℃とし、他
は同じ工程にした再結晶シリコンの薄膜ＳＯＩ−ＭＯＳ
トランジスタを製作して、本実施例のものと比較したと
ころ、本実施例では、耐圧が改善し、Ｉｄ−Ｖｇ特性も
良好な線形領域を示していることがわかった。
【０１８０】
【発明の効果】以上のように本発明によれば、ソース部
におけるエネルギーバンドギャップＥｇ2をチャネル部
におけるエネルギーバンドギャップＥｇ1とは異なる値
に設定したことにより、ソース・チャネル間で正孔の移
動が円滑に行われ、良好な飽和特性と高いソース・ドレ
イン耐圧が得られる。
におけるエネルギーバンドギャップＥｇ2をチャネル部
におけるエネルギーバンドギャップＥｇ1とは異なる値
に設定したことにより、ソース・チャネル間で正孔の移
動が円滑に行われ、良好な飽和特性と高いソース・ドレ
イン耐圧が得られる。
【０１８１】又、ソース・ドレイン領域にヘテロ接合を
有する薄膜ＳＯＩ−ＭＩＳ型トランジスタにおいて、そ
のヘテロ接合面を、ソース・チャネルのＰＮ接合の空乏
端から拡散長Ｌｄの範囲内に設けることにより、キンク
現象、ソース・ドレイン耐圧を改善し、かつ暗電流を低
減する効果が得られる。
有する薄膜ＳＯＩ−ＭＩＳ型トランジスタにおいて、そ
のヘテロ接合面を、ソース・チャネルのＰＮ接合の空乏
端から拡散長Ｌｄの範囲内に設けることにより、キンク
現象、ソース・ドレイン耐圧を改善し、かつ暗電流を低
減する効果が得られる。
【０１８２】本発明のトランジスタによれば、従来のよ
うにソース：チャネルのＰＮ接合部とヘテロ接合部とが
一致、もしくはＰＮ接合部の空乏層内にヘテロ接合部が
含まれているトランジスタの様に、これらの欠陥を発生
中心とした発生電流、または欠陥をパスとした電流（例
えばホッピング電流）が生じ、ＭＩＳ型トランジスタの
暗電流を増加させるということがなくなった。
うにソース：チャネルのＰＮ接合部とヘテロ接合部とが
一致、もしくはＰＮ接合部の空乏層内にヘテロ接合部が
含まれているトランジスタの様に、これらの欠陥を発生
中心とした発生電流、または欠陥をパスとした電流（例
えばホッピング電流）が生じ、ＭＩＳ型トランジスタの
暗電流を増加させるということがなくなった。
【０１８３】加えて、半導体材料として、シリコンとゲ
ルマニウムの混晶を用い、少なくともソース領域にヘテ
ロ接合を有する薄膜ＳＯＩ−ＭＩＳ型トランジスタにお
いて、 チャネル部（ＳｉyＧｅ1-y）の混晶率ｙはソ
ース・ドレイン部（ＳｉxＧｅ1 -X）の混晶率ｘより大き
く、かつ混晶率ｘ≦０．１２とする、 ソース部のＳ
ｉxＧｅ1-Xのヘテロ接合面を、ソース・チャネルのＰＮ
接合部のソース側空乏端から拡散長Ｌｄ以内に設ける、
ことにより、例えば５００Åと極めて薄い薄膜ＳＯＩ基
板上のＭＯＳ型トランジスタ等においても、ソース・ド
レイン領域の寄生抵抗を小さくでき、駆動力Ｇｍの劣化
をなくし、向上させる効果がある。
ルマニウムの混晶を用い、少なくともソース領域にヘテ
ロ接合を有する薄膜ＳＯＩ−ＭＩＳ型トランジスタにお
いて、 チャネル部（ＳｉyＧｅ1-y）の混晶率ｙはソ
ース・ドレイン部（ＳｉxＧｅ1 -X）の混晶率ｘより大き
く、かつ混晶率ｘ≦０．１２とする、 ソース部のＳ
ｉxＧｅ1-Xのヘテロ接合面を、ソース・チャネルのＰＮ
接合部のソース側空乏端から拡散長Ｌｄ以内に設ける、
ことにより、例えば５００Åと極めて薄い薄膜ＳＯＩ基
板上のＭＯＳ型トランジスタ等においても、ソース・ド
レイン領域の寄生抵抗を小さくでき、駆動力Ｇｍの劣化
をなくし、向上させる効果がある。
【０１８４】また、キンク現象をなくし、ソース・ドレ
イン耐圧を高くする効果も得られる。
イン耐圧を高くする効果も得られる。
【０１８５】更に、薄膜ＳＯＩ−ＭＩＳ型トランジスタ
において、ソース部の金属電極をソース・チャネルＰＮ
接合部のソース側空乏端から拡散長Ｌｄ以内に設けるこ
と、更にその金属電極を下地絶縁膜にまで到達させるこ
とにより、キンク現象、ソース・ドレイン耐圧を改善
し、ソース・ドレイン部の寄生抵抗を大幅に低減し、駆
動力の劣化をなくすことができる。
において、ソース部の金属電極をソース・チャネルＰＮ
接合部のソース側空乏端から拡散長Ｌｄ以内に設けるこ
と、更にその金属電極を下地絶縁膜にまで到達させるこ
とにより、キンク現象、ソース・ドレイン耐圧を改善
し、ソース・ドレイン部の寄生抵抗を大幅に低減し、駆
動力の劣化をなくすことができる。
【０１８６】尚、上記実施例において、基板をＳＩＭＯ
Xを用いた例を一例としてあげているが、基板としては
所謂ＳＯＩ基板として用いられる他の方法によって得ら
れるＳＯＩ基板も使用できるのは云うまでもない。
Xを用いた例を一例としてあげているが、基板としては
所謂ＳＯＩ基板として用いられる他の方法によって得ら
れるＳＯＩ基板も使用できるのは云うまでもない。
【図１】従来のＭＩＳ型電界効果トランジスタを示し、
（ａ）はその模式的断面図、（ｂ）はその熱平衡時のチ
ャネル方向におけるエネルギーバンド図、（ｃ）は同ト
ランジスタにドレイン電圧が印加されたときのエネルギ
ーバンド図。
（ａ）はその模式的断面図、（ｂ）はその熱平衡時のチ
ャネル方向におけるエネルギーバンド図、（ｃ）は同ト
ランジスタにドレイン電圧が印加されたときのエネルギ
ーバンド図。
【図２】図４のトランジスタの特性図。
【図３】ヘテロ接合を含んだ薄膜ＳＯＩ−ＭＩＳ型トラ
ンジスタを示し、（ａ）はその断面構造、（ｂ）はその
エネルギーバンド、（ｃ）はソース・チャネルにおける
エネルギーバンドを説明するための説明図。
ンジスタを示し、（ａ）はその断面構造、（ｂ）はその
エネルギーバンド、（ｃ）はソース・チャネルにおける
エネルギーバンドを説明するための説明図。
【図４】ヘテロ接合を含むＳＯＩ−ＭＩＳ型トランジス
タの構造を示す断面図。
タの構造を示す断面図。
【図５】（ａ）は薄膜ＳＯＩ−ＭＯＳ型トランジスタの
駆動力（Ｇｍ）のゲート長（Ｌ）依存性、（ｂ）はＩｄ
−Ｖｇ特性を示したグラフ。
駆動力（Ｇｍ）のゲート長（Ｌ）依存性、（ｂ）はＩｄ
−Ｖｇ特性を示したグラフ。
【図６】ヘテロ接合面がソース・チャネル接合の空乏端
より充分に離れた薄膜ＳＯＩトランジスタのエネルギー
バンドを示す図。
より充分に離れた薄膜ＳＯＩトランジスタのエネルギー
バンドを示す図。
【図７】少数キャリア注入電流Ｊと理想電極Ｗとの関係
を示すグラフ。
を示すグラフ。
【図８】ソース・ドレイン耐圧と拡散長Ｌｄで規定され
たＰＮ接合の空乏端からヘテロ接合までの距離との関係
を示したグラフ（ただし、Ｓｉ層の膜厚１０００Åであ
る。）。
たＰＮ接合の空乏端からヘテロ接合までの距離との関係
を示したグラフ（ただし、Ｓｉ層の膜厚１０００Åであ
る。）。
【図９】不純物濃度Ｎと拡散長Ｌｄ及びライフタイムτ
の関係を示すグラフ。
の関係を示すグラフ。
【図１０】本発明のトランジスタを示し、（ａ）はその
断面構造図、（ｂ）はエネルギーバンド図。
断面構造図、（ｂ）はエネルギーバンド図。
【図１１】混晶ＳｉX Ｇｅl-x において、混晶率ｘと移
動度μの関係を示した図。
動度μの関係を示した図。
【図１２】本発明の薄膜ＳＯＩ−ＭＩＳ型トランジスタ
を示し、（ａ）はその断面構造図、（ｂ）はエネルギー
バンドを示す図。
を示し、（ａ）はその断面構造図、（ｂ）はエネルギー
バンドを示す図。
【図１３】本発明の薄膜ＳＯＩトランジスタのエネルギ
ーバンドの説明図。
ーバンドの説明図。
【図１４】（ａ）〜（ｅ）は実施例２の製造工程断面
図、（ｆ）はそのエネルギーバンドを示す図。
図、（ｆ）はそのエネルギーバンドを示す図。
【図１５】（ａ）は実施例２のトランジスタのＩｄ−Ｖ
ｇ特性、（ｂ）はｌｏｇ（Ｉｄ）−Ｖｇ特性を説明する
ための図。
ｇ特性、（ｂ）はｌｏｇ（Ｉｄ）−Ｖｇ特性を説明する
ための図。
【図１６】（ａ）〜（ｅ）は実施例４の製造工程断面
図。
図。
【図１７】（ａ）〜（ｇ）は、実施例５の製造工程を説
明する模式的断面図。
明する模式的断面図。
【図１８】（ａ）は実施例５のトランジスタのＩｄ−Ｖ
ｄ特性、（ｂ）はｌ／Ｇｍ2 −Ｌ特性を説明する図。
ｄ特性、（ｂ）はｌ／Ｇｍ2 −Ｌ特性を説明する図。
【図１９】（ａ）〜（ｇ）は、実施例６の製造工程を説
明する模式的断面図。
明する模式的断面図。
【図２０】（ａ）〜（ｈ）は、実施例７の製造工程を説
明する模式的断面図。
明する模式的断面図。
【図２１】（ａ）は本発明の実施例の薄膜ＳＯＩ−ＭＩ
Ｓ型トランジスタの断面構造図、（ｂ）はエネルギーバ
ンド図。
Ｓ型トランジスタの断面構造図、（ｂ）はエネルギーバ
ンド図。
【図２２】（ａ）〜（ｅ）は、実施例８の製造工程を説
明する模式的断面図。
明する模式的断面図。
【図２３】（ａ）は実施例８のトランジスタのＩｄ−Ｖ
ｇ特性図、（ｂ）は駆動力のゲート長依存性、（ｃ）は
Ｉｄ−Ｖｄ特性、（ｄ）はコンタクト距離とソース・ド
レイン耐圧の関係を説明するための図。
ｇ特性図、（ｂ）は駆動力のゲート長依存性、（ｃ）は
Ｉｄ−Ｖｄ特性、（ｄ）はコンタクト距離とソース・ド
レイン耐圧の関係を説明するための図。
【図２４】（ａ）〜（ｈ）は実施例９の製造工程を説明
する模式的断面図。
する模式的断面図。
【図２５】（ａ）〜（ｅ）は実施例１０の製造工程を説
明する模式的断面図。
明する模式的断面図。
【図２６】（ａ）は本発明のＭＩＳ型電界効果トランジ
スタを示す模式的断面図、（ｂ）はこのＭＩＳ型電界効
果トランジスタの熱平衡時のチャネル方向におけるエネ
ルギーバンド図、（ｃ）は 同トランジスタにドレイン
電圧が印加されたときのエネルギーバンド図、（ｄ）は
チャネル部およびソース部におけるエネルギーバンドギ
ャップの関係を示す説明図。
スタを示す模式的断面図、（ｂ）はこのＭＩＳ型電界効
果トランジスタの熱平衡時のチャネル方向におけるエネ
ルギーバンド図、（ｃ）は 同トランジスタにドレイン
電圧が印加されたときのエネルギーバンド図、（ｄ）は
チャネル部およびソース部におけるエネルギーバンドギ
ャップの関係を示す説明図。
【図２７】（ａ）〜（ｃ）は図２６のトランジスタを製
造する工程を示す説明図、（ｂ）は図２６のトランジス
タを製造する工程を示す説明図。
造する工程を示す説明図、（ｂ）は図２６のトランジス
タを製造する工程を示す説明図。
【図２８】図２６のトランジスタの特性図。
２６０１ 下地シリコン酸化膜 ２６０２ 半導体層 ２６０３ 熱酸化膜 ２６０４ 多結晶シリコン膜 ２６０５ 窒化イオウガラス層 ２６０７ 層間絶縁膜 ２６０８ 配線電極 ２６０９ 保護膜
───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 特願平3−21451 (32)優先日 平３(1991)１月23日 (33)優先権主張国 日本（ＪＰ） (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/786
Claims (11)
- 【請求項１】 第１の絶縁基板上に形成された、第１導
伝型の第１種半導体材料をチャネル部とし、該チャネル
部を挟んで、第２導伝型のソース部及びドレイン部と、
上記チャネル部の一主表面上に第２絶縁膜を介してゲー
ト電極を有するＭＩＳ型トランジスタにおいて、上 記ソース部が、上記第１種半導体材料と、該第１種半
導体材料のエネルギーバンドギャップより小さい第２種
半導体材料とからなり、 かつ上記第１種半導体材料と第２種半導体材料とのヘテ
ロ接合部が、前記ソース部とチャネル部との接合部に形
成される空乏層領域外で、なおかつ空乏端から拡散長Ｌ
ｄ以内に設けられていることを特徴とするＭＩＳ型トラ
ンジスタ。 - 【請求項２】 上記空乏端が、実質的に前記ソースとチ
ャネルとの接合面であることを特徴とする請求項１に記
載のＭＩＳ型トランジスタ。 - 【請求項３】 上記第１種半導体材料がシリコン（Ｓ
ｉ）であり、上記第２種半導体材料がシリコンとゲルマ
ニウムの混晶（ＳｉＧｅ）であることを特徴とする請求
項１に記載のＭＩＳ型トランジスタ。 - 【請求項４】 上記第１種及び第２種半導体材料が化合
物半導体からなることを特徴とする請求項１に記載のＭ
ＩＳ型トランジスタ。 - 【請求項５】 上記化合物半導体の、第１種半導体材料
としてＧａＡｓ1-xＳｂｘ、第２種半導体材料としてＧ
ａＡｓ1-yＳｂy（但しｘ＜ｙ）を用いることを特徴とす
る請求項４に記載のＭＩＳ型トランジスタ。 - 【請求項６】 上記第２種半導体材料が、上記第１種半
導体材料に該第１種半導体材料とは異なる原子を、イオ
ン注入により導入して形成することを特徴とする請求項
１に記載のＭＩＳ型トランジスタ。 - 【請求項７】 絶縁基板上に形成された、第１導伝型の
半導体からなるチャネル部と、 該チャネル部を挟んで形成される第２導伝型の半導体か
ら成るソース・ドレイン部と、 前記チャネル部の一主表面上に絶縁膜を介して形成され
たゲート電極とを有し、 ヘテロ接合部を有するＭＩＳ型トランジスタにおいて、前 記ソース部にヘテロ接合を有し、該ソース部が、前記
第２導伝型の半導体として、混晶率ｘのシリコンとゲル
マニウムの混晶（ＳｉxＧｅ1-x）領域を含み、かつ前記
チャネル部が、前記第１導伝型の半導体として、混晶率
ｙのシリコンとゲルマニウムの混晶（ＳｉyＧｅ1-y）領
域を含み、前記混晶率ｘと混晶率ｙとが、ｘ＜ｙ、かつ
ｘ≦０．１２であることを特徴とするＭＩＳ型トランジ
スタ。 - 【請求項８】 前記ヘテロ接合面が、ＰＮ接合部に形成
される空乏層には含まれず、なおかつ該ＰＮ接合部の空
乏端から拡散長Ｌｄ以内に設けられていることを特徴と
する請求項７に記載のＭＩＳ型トランジスタ。 - 【請求項９】 絶縁基板上に形成された第１導伝型の半
導体層から成るチャネル部と、該チャネル部を挟んで形
成された第２導伝型の半導体層から成るソース・ドレイ
ン部と、該チャネル部の一主表面上に絶縁膜を介してゲ
ート電極とを有するＭＩＳ型トランジスタにおいて、 前記ソース・ドレイン部に形成される金属電極の内、前
記ソース部の金属電極が、前記チャネル部とソース・ド
レイン部のＰＮ接合部の空乏層領域外で、かつソース・
ドレイン部の空乏端から拡散長Ｌｄ以内に存在すること
を特徴とするＭＩＳ型トランジスタ。 - 【請求項１０】 前記ソース部の金属電極が、前記絶縁
基板に到達していることを特徴とする請求項９に記載の
ＭＩＳ型トランジスタ。 - 【請求項１１】 前記金属電極がＡｌであり、該金属電
極形成後、実質的に４７０℃の熱処理を施されているこ
とを特徴とする請求項９に記載のＭＩＳ型トランジス
タ。
Applications Claiming Priority (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29212190 | 1990-10-31 | ||
| JP2-292121 | 1990-10-31 | ||
| JP2-292120 | 1990-10-31 | ||
| JP2-292119 | 1990-10-31 | ||
| JP29212090 | 1990-10-31 | ||
| JP29211990 | 1990-10-31 | ||
| JP3-21451 | 1991-01-23 | ||
| JP2145191 | 1991-01-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH053322A JPH053322A (ja) | 1993-01-08 |
| JP2947654B2 true JP2947654B2 (ja) | 1999-09-13 |
Family
ID=27457583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30571291A Expired - Fee Related JP2947654B2 (ja) | 1990-10-31 | 1991-10-25 | Ｍｉｓ型トランジスタ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5475244A (ja) |
| EP (1) | EP0483824B1 (ja) |
| JP (1) | JP2947654B2 (ja) |
| CA (1) | CA2054498C (ja) |
| DE (1) | DE69113571T2 (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5728592A (en) * | 1992-10-09 | 1998-03-17 | Fujitsu Ltd. | Method for fabricating a thin film transistor matrix device |
| JP3437863B2 (ja) | 1993-01-18 | 2003-08-18 | 株式会社半導体エネルギー研究所 | Ｍｉｓ型半導体装置の作製方法 |
| JPH06310719A (ja) * | 1993-04-19 | 1994-11-04 | Sharp Corp | Ｇｅ−ＳｉのＳＯＩ型ＭＯＳトランジスタ及びその製造方法 |
| US5581092A (en) * | 1993-09-07 | 1996-12-03 | Semiconductor Energy Laboratory Co., Ltd. | Gate insulated semiconductor device |
| TW297142B (ja) | 1993-09-20 | 1997-02-01 | Handotai Energy Kenkyusho Kk | |
| JP3030368B2 (ja) | 1993-10-01 | 2000-04-10 | 株式会社半導体エネルギー研究所 | 半導体装置およびその作製方法 |
| US6777763B1 (en) | 1993-10-01 | 2004-08-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for fabricating the same |
| KR0135804B1 (ko) * | 1994-06-13 | 1998-04-24 | 김광호 | 실리콘 온 인슐레이터(soi) 트랜지스터 |
| JP3361922B2 (ja) * | 1994-09-13 | 2003-01-07 | 株式会社東芝 | 半導体装置 |
| JP3243146B2 (ja) | 1994-12-08 | 2002-01-07 | 株式会社東芝 | 半導体装置 |
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-
1991
- 1991-10-25 JP JP30571291A patent/JP2947654B2/ja not_active Expired - Fee Related
- 1991-10-30 CA CA002054498A patent/CA2054498C/en not_active Expired - Fee Related
- 1991-10-30 DE DE69113571T patent/DE69113571T2/de not_active Expired - Fee Related
- 1991-10-30 EP EP91118558A patent/EP0483824B1/en not_active Expired - Lifetime
-
1993
- 1993-03-24 US US08/037,681 patent/US5475244A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0483824B1 (en) | 1995-10-04 |
| EP0483824A1 (en) | 1992-05-06 |
| JPH053322A (ja) | 1993-01-08 |
| CA2054498A1 (en) | 1992-05-01 |
| CA2054498C (en) | 1997-05-20 |
| US5475244A (en) | 1995-12-12 |
| DE69113571D1 (de) | 1995-11-09 |
| DE69113571T2 (de) | 1996-03-28 |
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