JPH02159730A - 薄膜トランジスタの形成方法 - Google Patents
薄膜トランジスタの形成方法Info
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- JPH02159730A JPH02159730A JP31565488A JP31565488A JPH02159730A JP H02159730 A JPH02159730 A JP H02159730A JP 31565488 A JP31565488 A JP 31565488A JP 31565488 A JP31565488 A JP 31565488A JP H02159730 A JPH02159730 A JP H02159730A
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- 239000010409 thin film Substances 0.000 title claims description 19
- 230000015572 biosynthetic process Effects 0.000 title abstract description 4
- 239000010410 layer Substances 0.000 claims abstract description 78
- 239000012535 impurity Substances 0.000 claims abstract description 54
- 238000000034 method Methods 0.000 claims abstract description 19
- 239000011229 interlayer Substances 0.000 claims abstract description 14
- 239000010408 film Substances 0.000 claims description 51
- 238000005468 ion implantation Methods 0.000 claims description 15
- 239000004065 semiconductor Substances 0.000 claims description 10
- 238000000059 patterning Methods 0.000 claims description 7
- 239000000758 substrate Substances 0.000 claims description 5
- 150000002500 ions Chemical class 0.000 abstract description 4
- 239000007943 implant Substances 0.000 abstract 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 11
- 229920005591 polysilicon Polymers 0.000 description 11
- 238000009792 diffusion process Methods 0.000 description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- 238000000137 annealing Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 210000004709 eyebrow Anatomy 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は薄膜トランジスタの形成方法に関し、特にソー
ス・ドレイン領域が高濃度不純物領域のチャンネル側に
低濃度不純物領域が形成された構造とされる所謂ＬＤＤ
（ライトリイ・ドープト・ドレイン）構造の薄膜トラ
ンジスタの形成方法に関する。
ス・ドレイン領域が高濃度不純物領域のチャンネル側に
低濃度不純物領域が形成された構造とされる所謂ＬＤＤ
（ライトリイ・ドープト・ドレイン）構造の薄膜トラ
ンジスタの形成方法に関する。
本発明は、所謂ＬＤＤ構造の薄膜トランジスタの形成方
法において、ゲート電極層のパターニングの後、ゲート
絶縁膜を残したまま低濃度不純物領域を形成するための
イオン注入を行い、続いてゲート電極層の隣接領域を覆
うマスク層をマスクとして高濃度不純物領域を形成する
イオン注入を行うことにより、層間絶縁膜から低濃度不
純物領域への不純物の拡散を防止するものである。
法において、ゲート電極層のパターニングの後、ゲート
絶縁膜を残したまま低濃度不純物領域を形成するための
イオン注入を行い、続いてゲート電極層の隣接領域を覆
うマスク層をマスクとして高濃度不純物領域を形成する
イオン注入を行うことにより、層間絶縁膜から低濃度不
純物領域への不純物の拡散を防止するものである。
〔従来の技術］
薄膜トランジスタのリークを小さくし、その耐圧を高く
するためには、ソース・ドレイン領域が高濃度不純物領
域のチャンネル側に低濃度不純物領域が形成された構造
とされる所謂ＬＤＤ構造とすることが最適である。
するためには、ソース・ドレイン領域が高濃度不純物領
域のチャンネル側に低濃度不純物領域が形成された構造
とされる所謂ＬＤＤ構造とすることが最適である。
第２図ａ及び第２図すは、このような薄膜トランジスタ
の形成方法を示す断面図である。まず、絶縁基板２１上
に所要のサイズで半導体層２２が形成され、その上部の
ゲート絶縁膜２３を介してケート電極層２４が形成され
る。ゲート電極層２４とゲート絶縁膜２３は、セルファ
ラインでパタニングされ、そのゲート電極層２４に隣接
した領域をマスクするようにレジスト層２５が形成され
る。このレジスト層２５をマスクとしながら、高濃度不
純物領域を形成するためのイオン注入が行われる（第２
図ａ）。
の形成方法を示す断面図である。まず、絶縁基板２１上
に所要のサイズで半導体層２２が形成され、その上部の
ゲート絶縁膜２３を介してケート電極層２４が形成され
る。ゲート電極層２４とゲート絶縁膜２３は、セルファ
ラインでパタニングされ、そのゲート電極層２４に隣接
した領域をマスクするようにレジスト層２５が形成され
る。このレジスト層２５をマスクとしながら、高濃度不
純物領域を形成するためのイオン注入が行われる（第２
図ａ）。
次に、マスクとされたレジスト層２５を除去し、全面に
低濃度不純物領域２７を形成する濃度でイオン注入を行
う。イオン注入後、層間絶縁膜として応力が小さくＮａ
イオンストッパーになるＰＳＧ膜２６を全面に形成し、
アニールを行って、薄膜トランジスタを完成する（第２
図ｂ）。
低濃度不純物領域２７を形成する濃度でイオン注入を行
う。イオン注入後、層間絶縁膜として応力が小さくＮａ
イオンストッパーになるＰＳＧ膜２６を全面に形成し、
アニールを行って、薄膜トランジスタを完成する（第２
図ｂ）。
ＬＤＤ構造の薄膜トランジスタにおいては、ソス・ドレ
イン領域の低濃度不純物領域２７の不純物の濃度が低い
方が、特性に優れることが確かめられている。
イン領域の低濃度不純物領域２７の不純物の濃度が低い
方が、特性に優れることが確かめられている。
ところが、層間絶縁膜をＰＳＧ膜２６で構成した場合に
は、その低濃度不純物領域２７にリンが拡散してしまい
、その不純物濃度が高くなることになる。
は、その低濃度不純物領域２７にリンが拡散してしまい
、その不純物濃度が高くなることになる。
また、層間絶縁膜をＣＶＤ５ ｉ Ｏ□膜とＰ’Ｓ Ｇ
膜からなるように同−ＣＶＤ装置を以て構成すると、Ｃ
ＶＤ５ ｉ○２膜に少量のリンが含まれてしまい、同様
に低濃度不純物領域２７の不純物濃度が高くなる。
膜からなるように同−ＣＶＤ装置を以て構成すると、Ｃ
ＶＤ５ ｉ○２膜に少量のリンが含まれてしまい、同様
に低濃度不純物領域２７の不純物濃度が高くなる。
そこで、本発明は上述の技術的な課題に鑑み、層間絶縁
膜から低濃度不純物領域への不純物の拡散を防止するよ
うな薄膜トランジスタの形成方法の提供を目的とする。
膜から低濃度不純物領域への不純物の拡散を防止するよ
うな薄膜トランジスタの形成方法の提供を目的とする。
行う。その後、マスク層の除去や、ＰＳＧ膜等の層間絶
縁膜の全面への形成、不純物拡散領域のアニール等が行
われる。
縁膜の全面への形成、不純物拡散領域のアニール等が行
われる。
〔課題を解決するための手段］
上述の目的を達成するために、本発明の薄膜トランジス
タの形成方法は、絶縁基板上に半導体層を形成し、その
半導体層上に該半導体層を被覆するゲート絶縁膜を形成
する。半導体層としては、例えばポリシリコン層を形成
できる。そのゲート絶縁膜上にはゲート電極層が形成さ
れ、そのゲート電極層がパターニングされる。次に、低
濃度不純物領域を上記半導体層に形成するためのイオン
注入を上記ゲート電極層をマスクとしながら行う。
タの形成方法は、絶縁基板上に半導体層を形成し、その
半導体層上に該半導体層を被覆するゲート絶縁膜を形成
する。半導体層としては、例えばポリシリコン層を形成
できる。そのゲート絶縁膜上にはゲート電極層が形成さ
れ、そのゲート電極層がパターニングされる。次に、低
濃度不純物領域を上記半導体層に形成するためのイオン
注入を上記ゲート電極層をマスクとしながら行う。
次に、上記ゲート電極層の隣接領域を覆うマスク層を形
成する。このマスク層は、例えばレジスト層によって構
成され、このマスク層のパターンを反映させて、上記ゲ
ート絶縁膜をパターニングすることが好ましい。そのマ
スク層をマスクとして高濃度不純物領域を形成するため
のイオン注入を（作用〕 本発明の薄膜トランジスタの形成方法では、ゲト絶縁膜
は、ゲート電極層のパターニング時にパターニングされ
ず、少なくともゲート電極層の隣接領域で最後まで残存
する。このため最終的に層間絶縁膜と低濃度不純物領域
の間には、ゲート絶縁膜が残ることになり、不純物の拡
散の問題が解決されることになる。
成する。このマスク層は、例えばレジスト層によって構
成され、このマスク層のパターンを反映させて、上記ゲ
ート絶縁膜をパターニングすることが好ましい。そのマ
スク層をマスクとして高濃度不純物領域を形成するため
のイオン注入を（作用〕 本発明の薄膜トランジスタの形成方法では、ゲト絶縁膜
は、ゲート電極層のパターニング時にパターニングされ
ず、少なくともゲート電極層の隣接領域で最後まで残存
する。このため最終的に層間絶縁膜と低濃度不純物領域
の間には、ゲート絶縁膜が残ることになり、不純物の拡
散の問題が解決されることになる。
［実施例］
本発明の好適な実施例を図面を参照しながら説明する。
本実施例は、ＬＤＤ構造のｎチャンネル薄膜トランジス
タを形成する例である。以下、本実施例をその工程に従
って第１図ａ〜第１図ｅを参照しながら説明する。
タを形成する例である。以下、本実施例をその工程に従
って第１図ａ〜第１図ｅを参照しながら説明する。
まず、絶縁基板１上に薄膜のポリシリコン層２を形成し
、これを所定のサイズにパターニングして素子領域とす
る。次に、そのポリシリコン層２を被覆するように、ゲ
ート絶縁膜３を形成する。
、これを所定のサイズにパターニングして素子領域とす
る。次に、そのポリシリコン層２を被覆するように、ゲ
ート絶縁膜３を形成する。
ここで、ポリシリコン層２の膜厚はおよそ４００人であ
り、ゲート絶縁膜３の膜厚はおよそ５００人程皮表ある
。
り、ゲート絶縁膜３の膜厚はおよそ５００人程皮表ある
。
次に、第１図ａに示すように、全面にポリシリコン層か
らなるゲート電極層４を形成し、所要のゲート長、ゲー
ト幅となるサイズにパターニングする。このパターニン
グには、絶縁膜とシリコンとで選択性の有る異方性エツ
チングが用いられる。
らなるゲート電極層４を形成し、所要のゲート長、ゲー
ト幅となるサイズにパターニングする。このパターニン
グには、絶縁膜とシリコンとで選択性の有る異方性エツ
チングが用いられる。
従って、ゲート電極層４の下部のゲート絶縁膜３はパタ
ーニングされない。
ーニングされない。
このようなゲート電極層４のパターニングの後、パター
ニングされたゲート電極層４をマスクとして、全面に低
濃度不純物領域５を形成するためのイオン注入を行う。
ニングされたゲート電極層４をマスクとして、全面に低
濃度不純物領域５を形成するためのイオン注入を行う。
このイオン注入で、パターニングされたゲート電極層４
の下部以外のポリシリコン層２の領域に、低濃度に不純
物が打ち込まれる。このイオン注入の条件は、７０ｋｅ
Ｖ、１ｘ１０＋ｆｆｃｍ−２程度のものとされ、最終的
に低濃度不純物領域５の不純物濃度は１×１０１ｂ〜１
×１０Ｉ７１０ｌ７程度に設定される。
の下部以外のポリシリコン層２の領域に、低濃度に不純
物が打ち込まれる。このイオン注入の条件は、７０ｋｅ
Ｖ、１ｘ１０＋ｆｆｃｍ−２程度のものとされ、最終的
に低濃度不純物領域５の不純物濃度は１×１０１ｂ〜１
×１０Ｉ７１０ｌ７程度に設定される。
次に、第１図すに示すように、上記ゲート電極層４の隣
接領域７を覆うマスク層６を形成する。
接領域７を覆うマスク層６を形成する。
マスク層６ば例えばフォトレジストを材料とする。
ここで隣接領域とは、ソース・ドレイン領域の高濃度不
純物領域がチャンネル形成領域からオフセットされる領
域であり、ポリシリコン層２が低濃度不純物領域５のま
まにされる領域である。
純物領域がチャンネル形成領域からオフセットされる領
域であり、ポリシリコン層２が低濃度不純物領域５のま
まにされる領域である。
次に、第１図Ｃに示すように、そのマスク層５を用いて
ゲート絶縁膜３を異方性エツチングによりエツチングす
る。すると、ゲート絶縁膜３はゲート電極層４の直下及
びマスク層６の下部の隣接領域７以外で除去され、ポリ
シリコン層２が露出する。このように高濃度不純物領域
となる領域のゲート絶縁膜３を除去した方が、高濃度に
イオン注入する場合には好ましい。
ゲート絶縁膜３を異方性エツチングによりエツチングす
る。すると、ゲート絶縁膜３はゲート電極層４の直下及
びマスク層６の下部の隣接領域７以外で除去され、ポリ
シリコン層２が露出する。このように高濃度不純物領域
となる領域のゲート絶縁膜３を除去した方が、高濃度に
イオン注入する場合には好ましい。
次に、第１図ｄに示すように、上記マスク層６をマスク
として高濃度不純物領域８を形成するためのイオン注入
を行う。このイオン注入の条件は、例えば４０ｋｅＶ、
２Ｘ１０１５ｃ＋ｎ−２とされる。このイオン注入によ
り、ゲート電極層４の直下及び隣接領域７以外のポリシ
リコン層２に、ソース・ドレイン領域となる高濃度不純
物領域８が形成されることになる。
として高濃度不純物領域８を形成するためのイオン注入
を行う。このイオン注入の条件は、例えば４０ｋｅＶ、
２Ｘ１０１５ｃ＋ｎ−２とされる。このイオン注入によ
り、ゲート電極層４の直下及び隣接領域７以外のポリシ
リコン層２に、ソース・ドレイン領域となる高濃度不純
物領域８が形成されることになる。
次に、第１図ｅに示すように、上記マスク層６が除去さ
れ、全面に眉間絶縁膜であるＰＳＧ膜９が形成される。
れ、全面に眉間絶縁膜であるＰＳＧ膜９が形成される。
隣接領域７の低濃度不純物領域５上にはゲート絶縁膜３
が形成されているため、そのＰＳＧ膜９は低濃度不純物
領域５には、直接に接続しない。従って、リン等の拡散
は防止されることになる。以下、ソース・ドレイン領域
のアニルや、コンタクトボールの形成、配線層の形成等
を行って薄膜トランジスタを形成する。
が形成されているため、そのＰＳＧ膜９は低濃度不純物
領域５には、直接に接続しない。従って、リン等の拡散
は防止されることになる。以下、ソース・ドレイン領域
のアニルや、コンタクトボールの形成、配線層の形成等
を行って薄膜トランジスタを形成する。
このように本実施例の薄膜トランジスタの形成方法では
、ゲート電極層とセルファラインでゲート絶縁膜をパタ
ーニングするのではなく、マスク層６によりゲート電極
層の隣接領域７まで、ゲート絶縁膜３を延在させている
。このため、層間絶縁膜（ＰＳＧ膜９）から低濃度不純
物領域５へのリン等の不純物の拡散を防止することがで
き、素子の特性の変動を未然に防止することができる。
、ゲート電極層とセルファラインでゲート絶縁膜をパタ
ーニングするのではなく、マスク層６によりゲート電極
層の隣接領域７まで、ゲート絶縁膜３を延在させている
。このため、層間絶縁膜（ＰＳＧ膜９）から低濃度不純
物領域５へのリン等の不純物の拡散を防止することがで
き、素子の特性の変動を未然に防止することができる。
また、低濃度不純物領域５の表面は、ゲート絶縁膜３に
覆われるため、その界面特性は良好となる。
覆われるため、その界面特性は良好となる。
また、眉間絶縁膜をＣＶＤ５ｉ０２膜とｐｓｃ膜の組合
せとする場合でも、ゲート絶縁膜３が低濃度不純物領域
５まで延在されているため、多少リンがＣＶＤ５ ｉ
Ｏ□膜が含まれていても良くなり、同一のＣＶＤ装置で
の処理が可能となる。
せとする場合でも、ゲート絶縁膜３が低濃度不純物領域
５まで延在されているため、多少リンがＣＶＤ５ ｉ
Ｏ□膜が含まれていても良くなり、同一のＣＶＤ装置で
の処理が可能となる。
本発明の薄膜トランジスタの形成方法は、ゲート絶縁膜
は、ゲート電極層のパターニング時にパターニングされ
ず、少なくともゲート電極層の隣接領域で最後まで残存
する。従って、層間絶縁膜からソース・ドレインの低濃
度不純物領域への不純物の拡散を防止することができ、
界面特性を良好にさせることが可能となる。
は、ゲート電極層のパターニング時にパターニングされ
ず、少なくともゲート電極層の隣接領域で最後まで残存
する。従って、層間絶縁膜からソース・ドレインの低濃
度不純物領域への不純物の拡散を防止することができ、
界面特性を良好にさせることが可能となる。
第１図ａ〜第１図ｅは本発明の薄膜トランジスタの形成
方法の一例を説明するためのそれぞれ工程断面図、第２
図ａ及び第２図すは従来の薄膜トランジスタの形成方法
の一例を説明するためのそれぞれ工程断面図である。 １・・・絶縁基板 ２・・・ポリシリコン層 ３・・・ゲート絶縁膜 ４・・・ゲート電極層 ５・・・低濃度不純物領域 ６・・・マスク層 ７・・・隣接領域 ８・・・高濃度不純物領域 ９・・・ＰＳＧ膜
方法の一例を説明するためのそれぞれ工程断面図、第２
図ａ及び第２図すは従来の薄膜トランジスタの形成方法
の一例を説明するためのそれぞれ工程断面図である。 １・・・絶縁基板 ２・・・ポリシリコン層 ３・・・ゲート絶縁膜 ４・・・ゲート電極層 ５・・・低濃度不純物領域 ６・・・マスク層 ７・・・隣接領域 ８・・・高濃度不純物領域 ９・・・ＰＳＧ膜
Claims (1)
- 【特許請求の範囲】 絶縁基板上に半導体層を形成する工程と、 その半導体層上に該半導体層を被覆するゲート絶縁膜を
形成する工程と、 ゲート絶縁膜上にゲート電極層を形成する工程と、 そのゲート電極層をパターニングする工程と、低濃度不
純物領域を上記半導体層に形成するためのイオン注入を
上記ゲート電極層をマスクとしながら行う工程と、 上記ゲート電極層の隣接領域を覆うマスク層を形成する
工程と、 そのマスク層をマスクとして高濃度不純物領域を形成す
るためのイオン注入を行う工程と、全面に層間絶縁膜を
形成する工程とからなることを特徴とする薄膜トランジ
スタの形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63315654A JP2934445B2 (ja) | 1988-12-14 | 1988-12-14 | 薄膜トランジスタの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63315654A JP2934445B2 (ja) | 1988-12-14 | 1988-12-14 | 薄膜トランジスタの形成方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9280685A Division JPH1084118A (ja) | 1997-10-14 | 1997-10-14 | 薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02159730A true JPH02159730A (ja) | 1990-06-19 |
| JP2934445B2 JP2934445B2 (ja) | 1999-08-16 |
Family
ID=18067973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63315654A Expired - Lifetime JP2934445B2 (ja) | 1988-12-14 | 1988-12-14 | 薄膜トランジスタの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2934445B2 (ja) |
Cited By (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0555573A (ja) * | 1991-08-26 | 1993-03-05 | Sharp Corp | 薄膜トランジスタ及びその製造方法 |
| JPH05343430A (ja) * | 1991-08-23 | 1993-12-24 | Semiconductor Energy Lab Co Ltd | 半導体装置とその作製方法 |
| JPH07106594A (ja) * | 1993-10-01 | 1995-04-21 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JPH07153971A (ja) * | 1993-10-01 | 1995-06-16 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JPH07169975A (ja) * | 1993-09-20 | 1995-07-04 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JPH07169974A (ja) * | 1993-09-20 | 1995-07-04 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JPH07202213A (ja) * | 1994-01-08 | 1995-08-04 | Semiconductor Energy Lab Co Ltd | 半導体集積回路の作製方法 |
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