JP2676764B2 - 半導体装置 - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体装置特にLDD（Lightly Doped D
rain）構造を有するMOS型半導体装置の構造及びこれを
用いたマスクROM及びこのマスクROMを用いた集積回路に
関するものである。
rain）構造を有するMOS型半導体装置の構造及びこれを
用いたマスクROM及びこのマスクROMを用いた集積回路に
関するものである。
従来のMOS型半導体装置の構造及び構造工程を図を用
いて説明する。
いて説明する。
第６図及び第７図に、従来の構造及び接続部を示す。
図において、１は第一導電型の基板、２は第二導電型の
拡散層、2aは該拡散層の濃度の低い領域、2bは該拡散層
の濃度の高い領域、３はゲート電源（第１の配線層）、
４はゲート絶縁膜、10は層間絶縁膜、６はサイドウォー
ル、８は第二の配線層、９は接続部（コンタクト部）で
ある。
図において、１は第一導電型の基板、２は第二導電型の
拡散層、2aは該拡散層の濃度の低い領域、2bは該拡散層
の濃度の高い領域、３はゲート電源（第１の配線層）、
４はゲート絶縁膜、10は層間絶縁膜、６はサイドウォー
ル、８は第二の配線層、９は接続部（コンタクト部）で
ある。
LDD構造とは、第４図に示すごとく、第二導電型から
なる拡散層２が濃度の低い領域2aと、濃度の高い領域2b
からなり、領域2aの濃度が低いためチャンネル領域すな
わちゲート絶縁膜４の下へ拡散が広がらずチャンネル長
が確保でき、またこの領域2aによりこの部分の抵抗が領
域2bより高くなるためドレイン近傍で生ずる電界を緩和
し、この電界によってドレイン近傍上のゲート絶縁膜中
にキャリアが注入し捕獲されることにより生ずる閾値等
のトランジスタ特性の劣化いわゆるホットキャリア現象
を抑制できるため微細化に適するものである。
なる拡散層２が濃度の低い領域2aと、濃度の高い領域2b
からなり、領域2aの濃度が低いためチャンネル領域すな
わちゲート絶縁膜４の下へ拡散が広がらずチャンネル長
が確保でき、またこの領域2aによりこの部分の抵抗が領
域2bより高くなるためドレイン近傍で生ずる電界を緩和
し、この電界によってドレイン近傍上のゲート絶縁膜中
にキャリアが注入し捕獲されることにより生ずる閾値等
のトランジスタ特性の劣化いわゆるホットキャリア現象
を抑制できるため微細化に適するものである。
また製造方法を、第８図（ａ）図から第８（ｅ）図に
示す。第８（ａ）図は、従来の方法によりゲート電極３
をゲート絶縁膜４上に形成し、次に第８（ｂ）図のよう
に濃度の低い拡散領域2aを形成し、さらに第８（ｃ）図
のようにサイドウォールを形成するための層間絶縁膜6a
を形成し、次いで異方性エッチングにより第８（ｄ）図
のようにサイドウォール６を形成し、次に第８（ｅ）図
のように濃度の高い拡散領域2bを形成するものであり、
以上がLDD構造の形成方法である。
示す。第８（ａ）図は、従来の方法によりゲート電極３
をゲート絶縁膜４上に形成し、次に第８（ｂ）図のよう
に濃度の低い拡散領域2aを形成し、さらに第８（ｃ）図
のようにサイドウォールを形成するための層間絶縁膜6a
を形成し、次いで異方性エッチングにより第８（ｄ）図
のようにサイドウォール６を形成し、次に第８（ｅ）図
のように濃度の高い拡散領域2bを形成するものであり、
以上がLDD構造の形成方法である。
以上の如き従来のMOS型半導体装置の問題点として、
次の点が挙げられる。
次の点が挙げられる。
（１）第７図に示す如く、２層間の接続部９は従来穴状
の開口部を形成していたが、そのため開口部９と１層目
配線層３の金属が短絡しないようにフォトリソグラフィ
ーの組み合わせ余裕ａが必要であった。このことは高集
積化する上で、余裕ａが露光装置の能力ので決定される
ため単純に小さく出来ず、ネックとなっていた。
の開口部を形成していたが、そのため開口部９と１層目
配線層３の金属が短絡しないようにフォトリソグラフィ
ーの組み合わせ余裕ａが必要であった。このことは高集
積化する上で、余裕ａが露光装置の能力ので決定される
ため単純に小さく出来ず、ネックとなっていた。
（２）前項と同様の理由で、組合わせ余裕ａのために、
２層目配線層８の長さが縮小出来ず、この抵抗による伝
搬遅延のため高速化が出来ない。
２層目配線層８の長さが縮小出来ず、この抵抗による伝
搬遅延のため高速化が出来ない。
（３）前記（１）項と同様の理由で、組合わせ余裕ａに
より寄生拡散容量が小さくならず高速化が出来ない。
より寄生拡散容量が小さくならず高速化が出来ない。
これらは、特に工程中でデーターが書き込まれる読み
出し専用メモリーいわゆるマスクROMやこれを内蔵する
集積回路に顕著で大容量化に伴ない集積化できない大き
な原因となっていた。
出し専用メモリーいわゆるマスクROMやこれを内蔵する
集積回路に顕著で大容量化に伴ない集積化できない大き
な原因となっていた。
本発明はかかる課題を解決した半導体装置、マスクRO
M、およびマスクROMを内蔵する集積回路を提供すること
を目的とするものである。
M、およびマスクROMを内蔵する集積回路を提供すること
を目的とするものである。
本発明の半導体装置は、第１導電型の半導体基板と、
前記半導体基板表面に設置された第２導電型の拡散層
と、前記半導体基板上に設置された多結晶シリコン、高
融点金属、シリサイド、及び多結晶シリコンと高融点金
属であるいはシリサイドとの組み合わせからなるポリサ
イドのいずれかから構成される第１の配線層と、前記第
１の配線層上に設置された絶縁膜と、前記第１の配線層
と前記絶縁膜との側壁に設置された側壁絶縁膜と、前記
第１の配線層と交差し、前記側壁絶縁膜に隣接して前記
拡散層と接続する第２の配線層と、少なくとも前記絶縁
膜上に設置され、前記第２の配線層と前記拡散層とが接
続するための開口部を有する層間絶縁膜と、とを有する
半導体装置であって、前記開口部の開口幅が、前記拡散
層と前記側壁絶縁膜との境界よりも大きく設置され、前
記拡散層上には、高融点金属、高融点金属シリサイド及
び高融点金属の窒化膜のうちいずれかあるいはこれらの
うちの２種類以上の組み合わせから構成される導体層が
設置され、前記第２の配線層は前記導体層を介して前記
拡散層に接続されることを特徴とする。
前記半導体基板表面に設置された第２導電型の拡散層
と、前記半導体基板上に設置された多結晶シリコン、高
融点金属、シリサイド、及び多結晶シリコンと高融点金
属であるいはシリサイドとの組み合わせからなるポリサ
イドのいずれかから構成される第１の配線層と、前記第
１の配線層上に設置された絶縁膜と、前記第１の配線層
と前記絶縁膜との側壁に設置された側壁絶縁膜と、前記
第１の配線層と交差し、前記側壁絶縁膜に隣接して前記
拡散層と接続する第２の配線層と、少なくとも前記絶縁
膜上に設置され、前記第２の配線層と前記拡散層とが接
続するための開口部を有する層間絶縁膜と、とを有する
半導体装置であって、前記開口部の開口幅が、前記拡散
層と前記側壁絶縁膜との境界よりも大きく設置され、前
記拡散層上には、高融点金属、高融点金属シリサイド及
び高融点金属の窒化膜のうちいずれかあるいはこれらの
うちの２種類以上の組み合わせから構成される導体層が
設置され、前記第２の配線層は前記導体層を介して前記
拡散層に接続されることを特徴とする。
また、前記拡散層と前記第２の配線層が接続される箇
所において、前記拡散層の表面が、前記第２の配線層の
幅よりも大きいことを特徴とする。
所において、前記拡散層の表面が、前記第２の配線層の
幅よりも大きいことを特徴とする。
従来方法では、１層目配線間隔は第７図に示す如く、
ｌ＋2aとなる。ここで、 l:一層目配線層間の開口部の大きさ a:合わせ余裕 しかしながら、本発明方法では、合わせ余裕を取る必要
がなく、第２図に示す如く加工制限される最小の配線間
隔でよい。
ｌ＋2aとなる。ここで、 l:一層目配線層間の開口部の大きさ a:合わせ余裕 しかしながら、本発明方法では、合わせ余裕を取る必要
がなく、第２図に示す如く加工制限される最小の配線間
隔でよい。
例えば、１層目の線幅及び間隔を夫々1.2μｍ、1.2μ
ｍ、合わせ余裕ａを1.0μｍ、ｌを1.2μｍとすると、 従来方法:l＋2a＝（1.2＋1.0×２）μｍ＝3.2μｍ 本発明方法： 1.2μｍ となり、本発明の場合、従来法の約半分以下となる。
ｍ、合わせ余裕ａを1.0μｍ、ｌを1.2μｍとすると、 従来方法:l＋2a＝（1.2＋1.0×２）μｍ＝3.2μｍ 本発明方法： 1.2μｍ となり、本発明の場合、従来法の約半分以下となる。
本発明の半導体装置は以上の如く構成したので、チッ
プ面積が縮小出来、この分だけソース又はドレインの拡
散層の拡散面積が縮小され寄生容量が減少する。又同様
にこの分だけ２層目の配線長が短くなり、配線抵抗が小
さくなって、伝搬遅延が減少出来、高速化低コスト化に
対応出来る。
プ面積が縮小出来、この分だけソース又はドレインの拡
散層の拡散面積が縮小され寄生容量が減少する。又同様
にこの分だけ２層目の配線長が短くなり、配線抵抗が小
さくなって、伝搬遅延が減少出来、高速化低コスト化に
対応出来る。
本発明の実施例をＮチャンネル型MOSFETに適用した例
について説明する。
について説明する。
第１図および第２図はそれぞれ本発明の半導体装置お
よびその接続部分の説明図である。
よびその接続部分の説明図である。
尚図に於いて、第６図〜第８図中の符号と同符号は同
一又は相当部分を示すので繰返しの説明を省略する。図
に於いて、５は第２の配線層３上に選択的に形成された
層間絶縁膜、11は開口部９内のゲート電極３の側壁絶縁
膜である。13は拡散層上及び第１と第２の配線層間に配
置された導体層である。
一又は相当部分を示すので繰返しの説明を省略する。図
に於いて、５は第２の配線層３上に選択的に形成された
層間絶縁膜、11は開口部９内のゲート電極３の側壁絶縁
膜である。13は拡散層上及び第１と第２の配線層間に配
置された導体層である。
第１図に於いて１はシリコン単結晶からなるＰ型半導
体基板又はN-型半導体基板上に形成されたP-領域であ
り、２はN+型の拡散層で2aは濃度の低い拡散層で、2bは
濃度の高い拡散層である。３及び第２図の７は、第１の
配線層（ゲート電極）で、多結晶シリコン、Mo、Ｗ等の
高融点金属、モリブデンシリサイド、タングステンシリ
サイド、チタンシリサイド等のシリサイドが用いられ
る。４は主としてゲート絶縁膜として用いられる基板１
上に形成されるSiO2などの絶縁膜、５は第１の配線３上
に選択的の設けられたSiO2、Si3N4等の層間絶縁膜であ
り、これにより第１と第２の配線の分離しており、単に
従来技術のみで第２図に示す様な開口部を形成すれば２
つの配線層はゲート電極３上で短絡してしまう。ゆえに
この層間絶縁膜５の形成が本発明のポイントであり、こ
の点は後述する製造方法の実施例の中で説明する。また
この膜５は熱酸化やCVD法により形成されたSiO2又はCVD
法で形成されたSi3N4等の絶縁膜が用いられる。６は主
として第１の配線層３の両側面部に異方性エッチングに
より設けられたサイドウォールであり、ゲート電極部に
於いてはソースおよびドレインとして用いられる一対の
半導体領域をより隔離し実効チャネル長を十分確保する
ために用いられる。
体基板又はN-型半導体基板上に形成されたP-領域であ
り、２はN+型の拡散層で2aは濃度の低い拡散層で、2bは
濃度の高い拡散層である。３及び第２図の７は、第１の
配線層（ゲート電極）で、多結晶シリコン、Mo、Ｗ等の
高融点金属、モリブデンシリサイド、タングステンシリ
サイド、チタンシリサイド等のシリサイドが用いられ
る。４は主としてゲート絶縁膜として用いられる基板１
上に形成されるSiO2などの絶縁膜、５は第１の配線３上
に選択的の設けられたSiO2、Si3N4等の層間絶縁膜であ
り、これにより第１と第２の配線の分離しており、単に
従来技術のみで第２図に示す様な開口部を形成すれば２
つの配線層はゲート電極３上で短絡してしまう。ゆえに
この層間絶縁膜５の形成が本発明のポイントであり、こ
の点は後述する製造方法の実施例の中で説明する。また
この膜５は熱酸化やCVD法により形成されたSiO2又はCVD
法で形成されたSi3N4等の絶縁膜が用いられる。６は主
として第１の配線層３の両側面部に異方性エッチングに
より設けられたサイドウォールであり、ゲート電極部に
於いてはソースおよびドレインとして用いられる一対の
半導体領域をより隔離し実効チャネル長を十分確保する
ために用いられる。
また10は第一の配線層と第２の配線層との層間絶縁膜
であり、11は第１の配線層と第２の配線層８との接触を
とる開口部内にあるゲート電極３の側壁の絶縁膜でゲー
ト絶縁膜４の上部に異方性エッチングにより形成された
側壁絶縁膜であり、この側壁絶縁膜は第１としてLDD構
造のサイドウォール、第２としてこの再度フォールと層
間絶縁膜10を異方性エッチングで開口部（第２図に於い
ては９）を形成する際にサイドウォールと同様のメカニ
ズムにて形成される側壁絶縁膜との組み合わせによって
できる側壁絶縁膜であり、これらの違いが該開口部エッ
チングの際のオーバエッチングにより説明される。つま
りオーバエッチングが長いと層間絶縁膜10がゲート電極
３の側壁に於いても全てエッチングされ側壁絶縁膜11は
サイドウォールのみとなり逆にエッチングの量をへらす
と第２の状態となる。
であり、11は第１の配線層と第２の配線層８との接触を
とる開口部内にあるゲート電極３の側壁の絶縁膜でゲー
ト絶縁膜４の上部に異方性エッチングにより形成された
側壁絶縁膜であり、この側壁絶縁膜は第１としてLDD構
造のサイドウォール、第２としてこの再度フォールと層
間絶縁膜10を異方性エッチングで開口部（第２図に於い
ては９）を形成する際にサイドウォールと同様のメカニ
ズムにて形成される側壁絶縁膜との組み合わせによって
できる側壁絶縁膜であり、これらの違いが該開口部エッ
チングの際のオーバエッチングにより説明される。つま
りオーバエッチングが長いと層間絶縁膜10がゲート電極
３の側壁に於いても全てエッチングされ側壁絶縁膜11は
サイドウォールのみとなり逆にエッチングの量をへらす
と第２の状態となる。
また13は第一の配線と第２の配線との間に形成された
高融点金属またはそのシリサイド又はその窒化物のうち
１ないし２つの組み合わせからなる導体層で、これがな
いと、たとえば第４図の様に第２の配線層がAL等のSiと
低温で反応しやすい金属の場合、側壁絶縁膜11とSi表面
との境界近傍（図中矢印部）でAL等の金属が第２層目配
線層の熱処理により拡散層2a又は2aと2bとの境界部をつ
き抜けてしまう。ゆえに、これを防止するため導体層13
を形成する。この導体層はTi、Ｗ、Mo等の高融点金属又
はそのシリサイド、又は、窒化物が適し、これらのうち
一層でも良いし、２種以上の組み合わせでも良い。また
この導体層は第２の配線層化全体に形成しても良いし、
第１および第２の配線層間の接続部分のSi表面上のみに
形成しても良い。一方これにより、前記第一と第２の配
線層の接続部分の接続抵抗も下げることができる。
高融点金属またはそのシリサイド又はその窒化物のうち
１ないし２つの組み合わせからなる導体層で、これがな
いと、たとえば第４図の様に第２の配線層がAL等のSiと
低温で反応しやすい金属の場合、側壁絶縁膜11とSi表面
との境界近傍（図中矢印部）でAL等の金属が第２層目配
線層の熱処理により拡散層2a又は2aと2bとの境界部をつ
き抜けてしまう。ゆえに、これを防止するため導体層13
を形成する。この導体層はTi、Ｗ、Mo等の高融点金属又
はそのシリサイド、又は、窒化物が適し、これらのうち
一層でも良いし、２種以上の組み合わせでも良い。また
この導体層は第２の配線層化全体に形成しても良いし、
第１および第２の配線層間の接続部分のSi表面上のみに
形成しても良い。一方これにより、前記第一と第２の配
線層の接続部分の接続抵抗も下げることができる。
さらに導体層13は、第２の配線層とのエッチングの際
の選択比が大きいものを用いれば（たとえば第２配線層
がPoly−Siで導体層がMoSiなど）第５図（ａ）（ｂ）の
様に第２の配線層８が開口部９に於いてそのSi表面よ
り、配線幅が小さいとき、第２配線層のエッチングの
際、Si表面がエッチングされて溝がでてきたり、これに
よりALが断線するなどの不具合が生じない。
の選択比が大きいものを用いれば（たとえば第２配線層
がPoly−Siで導体層がMoSiなど）第５図（ａ）（ｂ）の
様に第２の配線層８が開口部９に於いてそのSi表面よ
り、配線幅が小さいとき、第２配線層のエッチングの
際、Si表面がエッチングされて溝がでてきたり、これに
よりALが断線するなどの不具合が生じない。
（尚、14は素子分離絶縁膜である。） 本発明の半導体装置は第一図に示すが如く、 （１）開口部９は第１図に示す様に、基板表面に於いて
拡散層領域とサイドウォール又は側壁絶縁膜11の境界よ
り大きく形成され、これによってデザインルール上の合
わせ余裕を全くとっていない。
拡散層領域とサイドウォール又は側壁絶縁膜11の境界よ
り大きく形成され、これによってデザインルール上の合
わせ余裕を全くとっていない。
しかし、パターン上では、合わせ余裕ａはなくすこと
ができるが、フォトリソグラフィーの第一の配線層７と
開口部９との合わせズレはまだ存在し、それにより第一
と第２の配線層の間の開口部９内の実質的な接触面積が
小さくなってしまい、接触抵抗が大きくなってしまう。
このため開口部９の１層目配線層７の上部まで至るよう
にすることによりこの合わせズレを回避できた。
ができるが、フォトリソグラフィーの第一の配線層７と
開口部９との合わせズレはまだ存在し、それにより第一
と第２の配線層の間の開口部９内の実質的な接触面積が
小さくなってしまい、接触抵抗が大きくなってしまう。
このため開口部９の１層目配線層７の上部まで至るよう
にすることによりこの合わせズレを回避できた。
（２）上記（１）の様な構造を従来の工程に於いて導入
すると第一と第２の配線層が短絡してしまう。
すると第一と第２の配線層が短絡してしまう。
ゆえに第１の配線層上にのみ選択的に絶縁膜５を形成
することにより分離している。
することにより分離している。
（３）また第１の配線層の側面に於いては、サイドウォ
ールまたは側壁絶縁膜である11によって、第２の配線層
と自己整合的に分離している。
ールまたは側壁絶縁膜である11によって、第２の配線層
と自己整合的に分離している。
（４）また第二の配線層と拡散層との接続部で両者の間
に高融点金属、またはこれのシリサイド又はこれの窒化
物のうち１層ないし２層の組み合わせによる導体層を有
する。
に高融点金属、またはこれのシリサイド又はこれの窒化
物のうち１層ないし２層の組み合わせによる導体層を有
する。
等、従来の装置と異なるものである。
次に第３図（ａ）〜第３図（ｌ）に基づいて、本発明
の半導体装置の製造方法の一実施例について述べる。
の半導体装置の製造方法の一実施例について述べる。
図において12はフォトレジストパターンである。
本発明の半導体装置の製造方法は、 （１）先ず、第３図（ａ）に示す如く、ｐ型の半導体基
板１の表面にゲート絶縁膜４を形成した後、多結晶シリ
コン層又は高融点金属層又はこの２つの組合せからなる
ポリサイド層のゲート電極層（１層目配線層７）を形成
する。
板１の表面にゲート絶縁膜４を形成した後、多結晶シリ
コン層又は高融点金属層又はこの２つの組合せからなる
ポリサイド層のゲート電極層（１層目配線層７）を形成
する。
（２）次に第３図（ｂ）に示す如く、ゲート電極層７上
にCVDにより絶縁膜５を形成する。（この場合、又はゲ
ート電極７層の酸化熱処理等によってもよく、膜として
はSiO2、Si3N4を用いる。） （３）第３図（ｃ）に示す如く、絶縁膜５上にフォトレ
ジストパターン12を形成する。
にCVDにより絶縁膜５を形成する。（この場合、又はゲ
ート電極７層の酸化熱処理等によってもよく、膜として
はSiO2、Si3N4を用いる。） （３）第３図（ｃ）に示す如く、絶縁膜５上にフォトレ
ジストパターン12を形成する。
（４）第３図（ｄ）に示す如く、反応性エッチング（RI
E）により、絶縁膜５をエッチング除去する。次に、第
３図（ｅ）に示す如く、同じく反応性エッチングにより
ゲート電極３を形成せしめ、フォトレジストパターン12
を除去する。
E）により、絶縁膜５をエッチング除去する。次に、第
３図（ｅ）に示す如く、同じく反応性エッチングにより
ゲート電極３を形成せしめ、フォトレジストパターン12
を除去する。
（５）第３図（ｆ）に示す如く、ゲート電極３をマスク
として基板１に31P+又は75As+のイオン打込みにより、n
-層（濃度の低い拡散層2a）を形成する。
として基板１に31P+又は75As+のイオン打込みにより、n
-層（濃度の低い拡散層2a）を形成する。
（６）第３図（ｇ）に示す如く、CVDにより層間絶縁膜6
aをゲート電極３上全面に形成する。この絶縁膜はSiO2
又はSi3N4を用いる。
aをゲート電極３上全面に形成する。この絶縁膜はSiO2
又はSi3N4を用いる。
（７）第３図（ｈ）に示す如く、全面を反応性エッチン
グにより全面エッチング除去し、サイドウォール６をゲ
ート電極３の側壁に形成する。
グにより全面エッチング除去し、サイドウォール６をゲ
ート電極３の側壁に形成する。
（８）次に、第３図（ｉ）に示す如く、基板１に31P+又
は75As+のイオン打込みを用いてn+層（濃い拡散層2b）
を形成する。
は75As+のイオン打込みを用いてn+層（濃い拡散層2b）
を形成する。
（９）第３図（ｊ）に示す如く、CVDにより層間絶縁膜1
0を形成する。この膜はSiO2、又はSi3N4を用いる。
0を形成する。この膜はSiO2、又はSi3N4を用いる。
（10）第３図（ｋ）に示す如く、前記層間絶縁膜10の所
定部分の下の層間絶縁膜５及びサイドウォール６一部を
エッチングにより除去し、サイドウォール11及び接続部
の開口部９を形成する。
定部分の下の層間絶縁膜５及びサイドウォール６一部を
エッチングにより除去し、サイドウォール11及び接続部
の開口部９を形成する。
尚、このとき層間絶縁膜５、サイドウォール６形成時
のオーバエッチング層、層間絶縁膜10と接続部の開口部
９とエッチング条件を最適化することにより１層目配線
層７と２層目配線層８間の絶縁膜５又は11が膜の最小で
500Å以上に調節することにより両者間のリークを防止
し、耐圧の確保をする。
のオーバエッチング層、層間絶縁膜10と接続部の開口部
９とエッチング条件を最適化することにより１層目配線
層７と２層目配線層８間の絶縁膜５又は11が膜の最小で
500Å以上に調節することにより両者間のリークを防止
し、耐圧の確保をする。
（11）最後に、第３図（ｌ）に示す如く、Mo、Ｗ、Ti等
の高融点金属、またはこれらのシリサイド、またはこれ
らの窒化物からなる導体層の一層または二層以上の組み
合わせからなる多層の導体層をスパッタリング、または
CVD法により形成し、さらにその上に第２の配線層を形
成する。この際、第二の配線層下全面にこの導体層を形
成するときには前記導体層の形成と第二の配線層の形成
を連続的に行い、レジストパターン形成後、第二の配線
層のエッチングと導体層のエッチングを一度に行うか、
又は２段階でエッチングしてこの構造が形成できる。こ
のとき同時にエレクトロマイグレーションの耐性の向上
も実現できる。
の高融点金属、またはこれらのシリサイド、またはこれ
らの窒化物からなる導体層の一層または二層以上の組み
合わせからなる多層の導体層をスパッタリング、または
CVD法により形成し、さらにその上に第２の配線層を形
成する。この際、第二の配線層下全面にこの導体層を形
成するときには前記導体層の形成と第二の配線層の形成
を連続的に行い、レジストパターン形成後、第二の配線
層のエッチングと導体層のエッチングを一度に行うか、
又は２段階でエッチングしてこの構造が形成できる。こ
のとき同時にエレクトロマイグレーションの耐性の向上
も実現できる。
一方第二の配線層と拡散層のSi表面の間又はこの近傍
のみに導体層を形成をするときは第３図（ｋ）状態で全
面に導体層を形成し、前者は熱処理によってSi表面のも
シリサイド化し、そののち選択エッチングにてSi表面上
にのみシリサイド膜を形成する方法であり、Tiなどを用
いると形成できる。また、後者は同様に導体層形成後必
要部分にのみレジストパターンを形成後その部分のエッ
チングをした後、従来方法により２層目配線８を形成す
ることにより、本発明の構造が実現でき、さらにこれを
用いたMASKROM、またこのMASKROMを内蔵する集積回路が
実現できた。
のみに導体層を形成をするときは第３図（ｋ）状態で全
面に導体層を形成し、前者は熱処理によってSi表面のも
シリサイド化し、そののち選択エッチングにてSi表面上
にのみシリサイド膜を形成する方法であり、Tiなどを用
いると形成できる。また、後者は同様に導体層形成後必
要部分にのみレジストパターンを形成後その部分のエッ
チングをした後、従来方法により２層目配線８を形成す
ることにより、本発明の構造が実現でき、さらにこれを
用いたMASKROM、またこのMASKROMを内蔵する集積回路が
実現できた。
尚、本発明の実施例においては、Ｐ型基板又はＮ基板
上のP-領域に形成されるＮチャンネルトランジスタの例
について述べたが当然Ｎ型基板又はＰ基板上に形成され
たN-領域上に形成されるＰチャンネルトランジスタにも
適用できることはいうまでもない。
上のP-領域に形成されるＮチャンネルトランジスタの例
について述べたが当然Ｎ型基板又はＰ基板上に形成され
たN-領域上に形成されるＰチャンネルトランジスタにも
適用できることはいうまでもない。
本発明の半導体装置の構造を用いることにより、 （１）アライメント余裕を除くことができるため第１の
配線間の間隔が小さくなるため高密度化が実現できる。
配線間の間隔が小さくなるため高密度化が実現できる。
（２）２層目配線長を短く出来るため配線抵抗が低減で
き配線遅延が減少できた。
き配線遅延が減少できた。
（３）拡散層面積が減少できたため、これにより拡散層
容量の低減とこれによる２層目配線の寄生容量が低減出
来高速化が実現できた。
容量の低減とこれによる２層目配線の寄生容量が低減出
来高速化が実現できた。
（４）全体的にチップ面積が小さくなり同一ウェハー内
の有効チップ数が増加しコストが低減できた。
の有効チップ数が増加しコストが低減できた。
（５）前記拡散層上には、高融点金属、高融点金属シリ
サイド及び高融点金属の窒化膜のうちのいずれかあるい
はこれらのうちの２種以上の組み合わせから構成される
導体層が設置され、前記第２の配線層は前記導体層を介
して前記拡散層に接続されるため、接触部分の接続抵抗
を下げることができる。
サイド及び高融点金属の窒化膜のうちのいずれかあるい
はこれらのうちの２種以上の組み合わせから構成される
導体層が設置され、前記第２の配線層は前記導体層を介
して前記拡散層に接続されるため、接触部分の接続抵抗
を下げることができる。
等、以上の様な特に高速化、低コスト化が金属のつき
抜けや加工上の不具合なしに可能となり、大きな効果が
あった。
抜けや加工上の不具合なしに可能となり、大きな効果が
あった。
特にチップ面積に関しては、〔作 用〕で述べた例を
用いると、1M bit MASK ROMにおいて、CELL部分で一
片方向が2.0μ×1000＝2000μが縮小できた。
用いると、1M bit MASK ROMにおいて、CELL部分で一
片方向が2.0μ×1000＝2000μが縮小できた。
また、この効果は同様にROMを内蔵する集積回路につ
いてもROM部分の面積の縮小を可能にした。
いてもROM部分の面積の縮小を可能にした。
第１図および第２図は、本発明の半導体装置およびその
接続部の説明図、第３図（ａ）〜（ｌ）は本発明の実施
例の説明図、第４図および第５図（ａ）（ｂ）は本発明
の構造の必要性の説明図、第６図および第７図は従来の
半導体装置の構造および接続部の説明図、第８図（ａ）
〜（ｅ）は、LDD構造の説明図である。 １……Si基板 ２……拡散層 2a……濃度の低い拡散層 2b……濃度の高い拡散層 ３……第１の配線層のゲート電極部 ４……ゲート絶縁膜 ５……第１の配線層上にのみ形成された絶縁膜 ６……サイドウォール 6a……サイドウォールを形成するための絶縁膜 ７……第１の配線層 ８……第２の配線層 ９……接続部 10……第１および第２の配線間の層間絶縁膜 11……側壁絶縁膜 12……フォトレジスト 13……導体層 14……素子分離絶縁膜 尚、図中同符号は同一又は相当部分を示す。
接続部の説明図、第３図（ａ）〜（ｌ）は本発明の実施
例の説明図、第４図および第５図（ａ）（ｂ）は本発明
の構造の必要性の説明図、第６図および第７図は従来の
半導体装置の構造および接続部の説明図、第８図（ａ）
〜（ｅ）は、LDD構造の説明図である。 １……Si基板 ２……拡散層 2a……濃度の低い拡散層 2b……濃度の高い拡散層 ３……第１の配線層のゲート電極部 ４……ゲート絶縁膜 ５……第１の配線層上にのみ形成された絶縁膜 ６……サイドウォール 6a……サイドウォールを形成するための絶縁膜 ７……第１の配線層 ８……第２の配線層 ９……接続部 10……第１および第２の配線間の層間絶縁膜 11……側壁絶縁膜 12……フォトレジスト 13……導体層 14……素子分離絶縁膜 尚、図中同符号は同一又は相当部分を示す。
Claims (2)
- 【請求項１】第１導電型の半導体基板と、 前記半導体基板表面に設置された第２導電型の拡散層
と、 前記半導体基板上に設置された多結晶シリコン、高融点
金属、シリサイド、及び多結晶シリコンと高融点金属あ
るいはシリサイドとの組み合わせからなるポリサイドの
いずれかから構成される第１の配線層と、 前記第１の配線層上に設置された絶縁膜と、 前記第１の配線層と前記絶縁膜との側壁に設置された側
壁絶縁膜と、 前記第１の配線層と交差し、前記側壁絶縁膜に隣接して
前記拡散層と接続する第２の配線層と、 少なくとも前記絶縁膜上に設置され、前記第２の配線層
と前記拡散層とが接続するための開口部を有する層間絶
縁膜と、とを有する半導体装置であって、 前記開口部の開口幅が、前記拡散層と前記側壁絶縁膜と
の境界よりも大きく設置され、 前記拡散層上には、高融点金属、高融点金属シリサイド
及び高融点金属の窒化膜のうちのいずれかあるいはこれ
らのうちの２種以上の組み合わせから構成される導体層
が設置され、前記第２の配線層は前記導体層を介して前
記拡散層に接続されることを特徴とする半導体装置。 - 【請求項２】前記拡散層と前記第２の配線層が接続され
る箇所において、前記拡散層の表面が、前記第２の配線
層の幅よりも大きいことを特徴とする請求項１記載の半
導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63041253A JP2676764B2 (ja) | 1988-02-24 | 1988-02-24 | 半導体装置 |
| KR1019880004752A KR920007787B1 (ko) | 1987-06-09 | 1988-04-27 | 반도체 장치 및 그 제조방법 |
| US07/202,649 US5075762A (en) | 1987-06-09 | 1988-06-07 | Semiconductor device having an inter-layer insulating film disposed between two wiring layers and method of manufacturing the same |
| US07/531,672 US5191402A (en) | 1986-10-27 | 1990-06-01 | Semiconductor device having an inter-layer insulating film disposed between two wiring layers |
| US08/487,352 US5612557A (en) | 1986-10-27 | 1995-06-07 | Semiconductor device having an inter-layer insulating film disposed between two wiring layers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63041253A JP2676764B2 (ja) | 1988-02-24 | 1988-02-24 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01215066A JPH01215066A (ja) | 1989-08-29 |
| JP2676764B2 true JP2676764B2 (ja) | 1997-11-17 |
Family
ID=12603277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63041253A Expired - Lifetime JP2676764B2 (ja) | 1986-10-27 | 1988-02-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2676764B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6376298B1 (en) * | 2000-01-31 | 2002-04-23 | Chartered Semiconductor Manufacturing Ltd. | Layout method for scalable design of the aggressive RAM cells using a poly-cap mask |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01243452A (ja) * | 1988-03-25 | 1989-09-28 | Hitachi Ltd | 半導体集積回路装置 |
-
1988
- 1988-02-24 JP JP63041253A patent/JP2676764B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01215066A (ja) | 1989-08-29 |
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