KR0133973B1

KR0133973B1 - 반도체 기억장치

Info

Publication number: KR0133973B1
Application number: KR1019940002709A
Authority: KR
Inventors: 쯔카사 오오이시
Original assignee: 기다오까 다까시; 미쓰비시 뎅끼 가부시끼가이샤
Priority date: 1993-02-25
Filing date: 1994-02-16
Publication date: 1998-04-20
Also published as: US6157586A; KR940020579A; US20010015930A1; US6256246B1; US5477498A; US5412605A; US6407956B2; DE4406035A1; DE4406035C2

Abstract

전원전위가 저전위화된 경우에도 고속으로 안정한 동작을 행하는 것을 가능으로한다.

비트선쌍 BL, /BL의 사이에 직렬로 접속된 한쌍의 NMOS트랜지스터 4, 5를 포함한 제1의 센스앰프는 통상 NMOS트랜지스터 4, 5의 소스의 전위를 접지전위 GND에 감소시키는 것에 의해 비트선쌍 BL, /BL간의 전위차를 차동증폭한다.

NMOS트랜지스터 17는 제 1의 센스앰프에 의한 차동증폭의 개시후 소정기간 활성화되어 이것에 의해 NMOS트랜지스터 4, 5의 소스전위는 그의 소정기간중 접지전위 GND보다 낮은 전위 V1에 제어된다.

그 결과 그 기간중에는 NMOS트랜지스터 4, 5의 동작마진이 크게된다.

Description

반도체 기억장치

제1도는 제1실시예에 의한 반도체기억장치의 구성을 표시하는 회로도.

제2도는 제1실시예에 의한 반도체기억장치에 있어 데이타의 판독동작시의 회로내의 각부의 신호파형도.

제3도는 반도체기억장치가 형성된 반도체기판의 전체 구성을 표시한 모식적 평면도.

제4도는 제1의 센스앰프의 부분의 레이아웃의 일예를 표시한 모시적 평면도.

제5도는 제4도의 각부의 단면도.

제6도는 제2실시예에 의한 반도체기억장치의 구성을 표시하는 회로도.

제7도는 제3실시예에 의한 반도체기억장치의 구성을 표시하는 회로도.

제8도는 제3실시예에 의한 반도체기억장치에 있어 프리차지 동작시 회로내의 각부의 신호파형도.

제9도는 제4실시예에 의한 반도체기억장치의 구성을 표시하는 회로도.

제10도는 제4실시예에 의한 반도체기억장치에 있어 데이터의 판독동작시 회로내의 각부의 신호파형도.

제11도는 종래의 반도체기억장치의 구성을 표시하는 회로도.

제12도는 종래의 반도체기억장치에 의한 판독동작시의 회로내의 각부의 신호의 파형도.

제13도는 트랜지스터에 있어 기판전위와 한계치전압과의 관계를 표시하는 그래프.

제14도는 트랜지스터의 게이트·소스간전압과 전류과의 관계를 표시하는 그래프.

＊ 도면 주요부분에 대한 부호의 설명

1 : 메모리 셀

4, 5, 8, 9, 10, 12, 15, 16, 17, 21, 31 : NMOS트랜지스터

6, 7, 14, 18, 22, 32 : PMOS트래지스터 23 : NAND회로

24, 34 : 지연회로 33 : NOR회로

100 : 반도체기판 BL, /BL : 비트선

Y : 공급선노드 Z : 인발선노드

이 발명은 반도체기억장치에 관하여 특히 그 장치의 차동증폭동작에 관계하는 부분에 관한 것이다. 반도체기억장치, 특히 다이내믹랜덤액세스메모리(이하 DRAM라 부름)에 있어서는 메모리 셀에서 비트선쌍에 판독된 전하에 의해 발생되는 비트선쌍간의 전위차를 차동증폭하는 회로가 설치된다. 제11도는 종래의 반도체기억장치 특히 DRAM의 구성을 표시한 회로도이다. 이 반도체기억장치는 반도체기판상에 형성된다. 1조의 비트선쌍 BL, /BL의 한편, 예컨대 비트선 BL에 메모리 셀 1이 접속된다. 메몰리 셀 1은 데이터를 기억하는 커패시터 1C 및 N채널 MOS트랜지스터(이하 NMOS트랜지스터라 부름) 1T를 포함한다. NMOS트랜지스터 1T는 커패시터 1C와 비트선 BL과의 사이에 접속되어 그의 게이트는 워드선 WL에 접속된다.

비트선쌍 BL, /BL의 사이에는 제1의 차동증폭수단인 제1인 센스앰프와 제2의 차동증폭수단인 제2의 센스앰프와 프리차지수단인 이퀄라이저가 접속된다. 상기 제1의 센스앰프는 NMOS트랜지스터 4, 5, 12를 포함한다. NMOS트랜지스터 4, 5는 비트선 BL, /BL의 사이에 직렬로 접속된다. 이들의 NMOS트랜지스터 4, 5는 소스끼리가 접속됨과 동시에 NMOS트랜지스터 4의 드레인이 비트선 BL에 접속되어, NMOS트랜지스터 5가 드레인이 비트선 /BL에 접속된다.

NMOS트랜지스터 5의 게이트는 비트선 BL에 접속된다. 이와같은 접속에 의해 NMOS트랜지스터 4, 5는 클로스 커플형을 이룬다. NMOS트랜지스터 12는 NMOS트랜지스터 4, 5의 사이의 노드인 뽑아낸 선 노드 Z와 접지전위 GND를 받는 접지노드 11과의 사이에 접속된다.

NMOS트랜지스터의 게이트에는 센스동작활성화신호 SON가 주어진다. 상기 제2의 센스앰프는 P채널 MOS트랜지스터(이하, PMOS트랜지스터라 부름) 6, 7, 14를 포함한다. PMOS트랜지스터 6, 7은 비트선쌍 BL, /BL의 사이에 직렬로 접속된다. 이들의 PMOS트랜지스터 6, 7은 소스끼리가 접속됨과 동시에 PMOS트랜지스터 6의 드레인이 비트선 BL에 접속되어 PMOS트랜지스터 7의 드레인이 비트선 /BL에 접속된다.

PMOS트랜지스터 6의 게이트는 비트선 /BL에 접속되어 PMOS트랜지스터 7의 게이트는 비트선 BL에 접속된다. 이와같은 접선에 의해 PMOS트랜지스터 6, 7는 클로스 커플형을 이룬다. PMOS트랜지스터 6, 7의 사이의 노드인 공급선노드 Y와 전원전위 VCC를 받는 전원노드 13과의 사이에 PMOS트랜지스터 14가 접속된다. PMOS트랜지스터 14의 게이트에는 센스동작활성화신호 SOP가 주어진다. 상기 이퀄라이저는 NMOS트랜지스터 8, 9, 10을 포함한다.

NMOS트랜지스터 8는 비트선쌍 BL, /BL의 사이에 접속된다. NMOS트랜지스터 9는 비트선 B과 전원전위 VCC의 ½의 전위를 받는 전위노드 Vpr과의 사이에 접속된다. 이들의 NMOS트랜지스터 8, 9, 10의 각각의 게이트에는 프리차지활성화신호 BLEQ가 주어진다. 또 뽑아낸 선 노드 Z와 전위노드 Vpr과의 사이에 NMOS트랜지스터 15가 접속된다.

공급선노드 Y가 전위노드 Vpr트랜지스터 15가 접속된다. 공급선노드 Y가 전위노드 Vpr과의 사이에 NMOS트랜지스터 16가 접속된다. 이들의 NMOS트랜지스터 15, 16의 각각의 게이트에는 프리차지활성화신호 BLEQ가 주어진다. 비트선쌍 BL, /BL에 있어서는 메모리 셀 1과 제1의 센스앰프, 제2의 센스앰프 및 이퀄라이저과의 사이에 이들의 센스앰프 및 이퀄라이저와 메모리 셀 1과를 접속하기 위한 NMOS트랜지스터 2, 3가 접속된다.

NMOS트랜지스터 2는 비트선 BL에 설치되어 NMOS트랜지스터 3은 비트선 /BL에 설치된다.

NMOS트랜지스터 2, 3는 활성화신호 BLI에 의하여 활성화 된다. 다음에 이와같은 구성의 반도체기억장치의 동작에 관하여 설명한다. 이 장치의 대기시(프리차지상태)에 있어서는 비트선쌍 BL, /BL 뽑아낸 선 노드 Z 및 공급선노드 Y가 ½ VCC의 전위(이하 프리차지전위라 부름)에 프리차지 된다.

이 프리차지는 프리차지활성화신호 BLEQ가 하이레벨로 되는 것에 의해 NMOS트랜지스터 8, 9, 10, 15, 16가 활성화되는 것에 의하여 이루어진다.

즉 프리차지는 비트선쌍 BL, /BL과 전위노드 Vpr과의 사이, 뽑아낸 선 노드 Z과 전위노드 Vpr과의 사이 및 공급선노드 Y과 전위노드 Vpr과의 사이가 각각 단락되는 것에 의해 이루어진다.

계속하여 메모리 셀 1에서의 데이터의 판독동작에 관하여 설명한다. 이 판독동작에 있어서는 우선 메모리 셀 1에서 비트선 BL에의 데이터의 전달동작이 이루어져 그후 제1의 센스앰프 및 제2의 센스앰프에 의한 증폭동작이 이루어진다. 제12도는 판독동작시의 회로내의 각부의 신호파형도이다. 제12도를 참조하여 판독동작에 관하여 설명한다. 상술함과 같이 프리차지상태가 안정화되면 프리차지활성화신호 BLEQ가 로레벨로 되어 NOOS트랜지스터 8, 9, 10, 11가 각각 불활성화된다. 이것에 의해 비트선쌍 BL, /BL은 프리차지전위에서의 플로팅상태로 된다. 이와같은 상태에서 워드선 WL가 활성화되어 그의 전위 VWL가 상승하면 메모리 셀 1에 축적되어있는 기억데이터를 표현하는 전하가 비트선 BL상에 전달된다. 이것이 데이타의 전달동작이다.

이 경우에 예컨대 메모리 셀 1이「1」의 데이터를 기억하여 있으면 비트선 BL의 전위 VBL는 프리차지전위보다도 약간 상승한다. 한편, 이 경우 비트선 /BL은 프리차지전위의 대로이다. 이 때문에 비트선쌍 BL, /BL간에는 약간의 전위차가 발생시켜진다.

이와같이 전위차가 발생시킨 후 그의 전위차는 제1의 센스앰프 및 제2의 센스앰프의 증폭동작에 의하여 증폭된다.

증폭동작에 있어서는 최초에 제1의 센스앰프에 의한 증폭이 행하여진다.

우선 센스동작활성화신호 SON가 활성화되어 하이레벨로 되어 이것에 의하여 NMOS트랜지스터 12가 활성화된다. NMOS트랜지스터 12가 활성화된 것에 의해 뽑아낸 선 노드 Z가 접지노드 11과의 사이가 단락되어 뽑아낸 선 노드 Z의 전위 VZ가 접지전위 GND에 향하여 감소되게 된다. 이것에 의해 NMOS트랜지스터 4, 5는 각각 게이트 소스간 전압이 높게되어 활성화된다. 이들의 NMOS트랜지스터 4, 5가 할성화된 경우 비트선 BL의 전위 VBL가 비트선 / BL의 전위 V/BL보다 높기 때문에 NMOS트랜지스터 5의 온저항이 NMOS트랜지스터 4의 온저항보다도 작게되어 비트선 /BL의 전위 V/BL가 감소되게 된다.

계속하여 제2의 센스앰프에 의한 증폭이 행하여진다. 센스동작할성화신호 SOP가 활성화되어 로레벨로 되어 이것에 의해 PMOS트랜지스터 14가 활성화 된다. PMOS트랜지스터 14가 할성화된 것에 공급노드 Y와 전원노드 13과의 사이가 단락되어 공급선노드 Y의 전위 VY가 전원전위 VCC에 향하여 증가시키게 된다. 이것에 의해 PMOS트랜지스터 6, 7은 각각 게이트·소스간 전압이 크게되어 활성화 된다.

이들의 PMOS트랜지스터 6, 7가 활성화된 경우 비트선 /BL의 전위 V/BL의 전위 VBL보다 낮기 때문에 PMOS트랜지스터 6의 온저항이 PMOS트랜지스터 7의 온저항보다 작게되어 비트선 BL의 전위 VBL가 증가시키게 된다.

그후 비트선 /BL의 전위 V/BL은 접지전위 GND까지 감소하게 되어 한편 비트선 BL의 전위 VBL은 전원전위 VCC까지 증가하게 된다.

이와같은 증폭동작에 의해 비트선쌍 BL, /BL간의 약간의 전위차가 크게 증폭된다. 이와같은 증폭동작의 개시시에 있어서는 상술한 바와같이 NMOS트랜지스터 4, 6의 소스전위는 프리차지전위로 되어 있지만 그때의 기판전위는 통상 접지전위 GND 또는 접지전위 GND보다 낮은 전위, 즉 소스전위보다 낮은 전위로 되어 있다.

이 때문에 NMOS트랜지스터 4, 6는 증폭동작의 개시시에 기판전위효과를 받아 각각의 한계치전압이 예컨대 기판전위와 소스전위과가 같은 조건의 트랜지스터의 한계치보다 높게 되어있다.

다음에 그 이유에 관하여 설명한다.

제13도는 기판전위와 한계치전압과의 관계를 표시하는 그래프이다.

제13도에 있어서는 종축에 한계치전압, 횡축에 기판전위(전위전하의 방향을 우방향으로하는)를 각각 취하여 이들의 관계를 실선으로 표시한다.

제13도에서 명백함과같이 한계치전압은 기판전위가 소스전위에 대하여 낮게됨에 따라 증가한다.

예컨대 제13도중에 표시됨과 같이 소스전위의 기판전위과가 같은 조건에서의 전위인 기판전위 VN의 경우의 한계치전압보자 도면중 파선에서 표시됨과같은 기판전위가 소스전위보다 낮은 조건에서의 전위인 기판전위 VL의 경우의 한계치전압의 쪽이 높게된다. 역시 도면의 예는 NMOS트랜지스터에 관한 것이지만 PMOS트랜지스터에 관하여도 소스전위와 기판전위과의 사이의 전위의 극성이 다른것만으로 이예와 동일한 특성이 있다. 이와같이 기판전위 효과의 작용에 의해 NMOS트랜지스터의 한계치전압의 절대치가 크게되면 이하에 설명함과 같은 문제가 생긴다. 근년 반도체기억장치의 소형화등의 요구에 의해 장치의 전원전위는 종래보다 저전위화되는 경향이 있다.

이와같이 전원전위가 저전위화되면 이것에 따라 전원전위의 1/2의 전위인 프리차지전위도 전전위화된다. 이와같이 프리차지전위가 저전위화된 경우에 기판전위 효과에 의하여 센스앰프의 MOS트랜지스터의 한계치전압의 절대치가 크게되면 프리차지전위와 한계치전압과의 차가 작게된다. 이와같이 프리차지전위와 한계치전압과의 차가 작게되면 센스앰프에 의한 센스동작의 속도가 저하되든지 또는 센스앰프가 동작하지 않게되는 등의 동작불량이 생긴다.

또 반도체기억장치에 있어서는 센스앰프의 타에 이퀄라이저에도 MOS트랜지스터가 사용되고 있음으로 전원전위가 저전위화된 경우에는 센스앰프의 경우와 동일한 이유에 의해 이퀄라이저에도 동작불량이 생길 염려가 있다.

이와같이 이퀄라이저에 동작불량이 생기면 소정의 프리차지전위의 상태가 실현되지 않고 센스앰프에 의한 센스동작의 마진이 저하하고 이 마진의 저하에 의해 센스동작의 속도가 저하하든지 또는 센스앰프가 동작안하게 된다는 좋지않은 형편을 초래한다.

전원전위의 저전위하는 상술과같은 기판효과의 작용에 기인하는 문제의 타에도 다음에 표시함과 같은 문제도 발생시킨다.

제14도(a), (b)는 일반적인 MOS트랜지스터의 게이트·소스간 전압과 그의 트랜지스터에 흐르게 되는 전류과의 관계를 표시하는 그래프이다.

제14도(a), (b)에 있어서는 종축에 전류의 대수치, 횡축에 게이트·소스간전압을 취해, 이들의 관계를 표시한다.

역시 이 그래프에는 MOS트랜지스터에 소정치(이예에는 10-6A)의 전류를 흐르는 게이트·소스간전압이 한계치전압을 표현한다.

일반으로 MOS트랜지스터에 있어 게이트·소스간전압과 상기 전류과의 사이의 관계에는 제14도(a)에 표시됨과 같은 특성이었다.

즉 한계치전압 이하의 게이트·소스간 전압의 영역(이하 서브스레숄드영역이라하는)에 있어서는 게이트·소스간 전압의 증가에 따라 전류가 증가한다.

게이트·소스간 전압이 한계치전압을 넘으면 전류는 소정치에서 포화한다.

역시 상술과 같은 기판전위 효과가 크게 작용하면 전류가 MOS트랜지스터에 흐르기 어렵게 되어 상기 특성은 도면중의 화살부호로 표시되는 방향에 변화하고 이것에 의해 한계치전압에 상당하는 전류치에 있어 게이트·소스간 전압이 증가하여 한계치전압이 증가한다.

제14도(a)에 표시되는 특성을 소유한 MOS트랜지스터에 있어서는 한계치전압이 낮게 될수록 제14도(b)에 표시됨과 같이 서브스레숄드 영역에 있어 특성곡선의 기울기가 작게 된다. 이와같이 특성곡선의 경사가 작게되면 게이트·소스간 전압이 OV인 경우의 전류치가 크게 된다. 그 전류치가 크게된다는 것은 즉 MOS트랜지스터의 리크전류가 크게된다는 것이다.

이와같이 MOS트랜지스터에 있어서는 한계치전압이 낮게될수록 리크전압이 증가함으로 상술과같이 전원전위가 저전위화되면 그것에 따라 반도체기억장치에 있어서는 센스앰프와 MOS트랜지스터에 있어 리크전류가 증가한다.

이 리크전류가 증가하면 반도체기억장치에는 센스앰프에 의한 증폭후의 비트선의 전위가 소정의 안정치에서 변동한다는 문제가 있다. 이상과 같이 종래의 반도체기억장치에 있어서는 전원전위의 저전압화에 의해 동작의 안정화가 도모되지 않는다는 문제가 있다.

이와같은 문제를 해소하는 반도체기억장치라하면 특개평 2-231760호 공보에 개시됨과같은 장치가 있다. 그의 반도체기억장치는 센스앰프를 구성하는 MOS트랜지스터의 웰전위를 그의 MOS트랜지스터의 소스전위의 변화에 따라 변화시키는 것이다. 이와같이 MOS트랜지스터의 웰전위를 소스전위의 변화에 따라 변화시키면 기판전위 효과가 억제됨으로 센스앰프의 동작이 안정화된다는 것이 된다.

그렇지만 특개평 2-231760호 공보에 개시된 반도체기억장치에는 이하에 표시함과같은 문제가 있다.

그의 반도체기억장치는 센스앰프를 구성하는 MOS트랜지스터의 기판전위 효과를 억제하는 것이 되지만 반도체기억장치의 전원전위가 극히 저전위화되어 프리차지전위와 MOS트랜지스터의 한계치전압과의 차가 극히 작게된 경우의 센스동작의 동작속도의 저하를 보상하는 것이 안된다.

또, 그의 반도체기억장치는 센스엠프의 동작의 안정화를 도모하지만 상술과 같은 전원전위의 저전위화에 따른 이퀄라이저의 동작의 불안정화를 해소하는 것이 안된다.

더욱더 그의 반도체기억장치는 센스동작개시시의 센스앰프의 동작의 안정화는 도모되지만 상술과 같은 센스앰프에 의한 증폭후에 있어 비트선쌍의 전위의 불안정화를 해소하는 것이 안된다.

이와같이 특개평 2-231760호 공보에 개시된 반도체기억장치에 있어서도 많은 문제가 있음으로 그의 반도체기억장치를 포함한 종래의 반도체기억장치에 있어서는 전원전위의 저전위화에 따른 동작의 불안정화를 충분히 방지하는 것 되지않는다는 문제가 있다.

본 발명은 이와같은 문제를 해결하기 위하여 이루어진 것으로 전원전위가 저전위화된 경우에도 충분히 안정한 동작을 행하는 것을 가능으로하는 반도체기억장치를 제공하는 것을 목적으로 한다.

청구항 1에 기재한 본 발명은 메모리셀, 비트선쌍, 차동증폭수단 및 전위제어수단을 포함한다. 메모리 셀은 기억데이터를 표현한 전하가 축적된다. 비트선쌍은 상기 메모리 셀에 접속되어 상기 전하에 의하여 그의 사이에 전위차가 발생된다.

차동증폭수단은 상기 비트선쌍의 사이에 직렬로 접속된 한쌍의 MOS트랜지스터를 포함하고 그들의 MOS트랜지스터의 소스의 전위를 사전에 정하여진 전위에 감소시키는 것에 의하여 상기 비트선쌍간의 전위차를 차동 증폭한다. 전위제어수단은 상기 차동증폭수단에 의한 차동 증폭개시시에 상기 MOS트랜지스터의 소스의 전위를 상기 사전에 정하여진 전위보다 낮은 전위에 소정기간 제어한다. 청구항 2에 기재의 본 발명은 메모리 셀, 비트선쌍, 차동증폭수단 및 전위제어수단을 포함한다.

메모리 셀은 기억데이터를 표현하는 전하가 축적된다. 비트선쌍은 상기 메모리 셀에 접속되어 상기 전하에 의하여 그의 사이에 전위차가 발생된다. 차동증폭수단은 상기 비트선쌍간의 사이에 직렬로 접속된 한쌍의 MOS트랜지스터를 포함하고 그들의 MOS트랜지스터의 소스의 전위를 사전에 정하여진 전위에 증가시키는 것에 의해 상기 비트선쌍간의 전위차를 차동증폭한다.

전위제어수단은 상기 차동증폭수단에 의한 차종증폭 개시시에 상기 MOS트랜지스터의 소스의 전위를 상기 사전에 정하여진 전위보다 높은 전위에 소정기간 제어한다. 청구항 3에 기재의 본 발명은 반도체 기판상에 형성되는 반도체 기억장치로서 메모리 셀, 비트선쌍, 프리차지수단, 차동증폭수단 및 전위제어수단을 포함한다.

메모리 셀은 기억데이터를 표현한 전하가 축적된다.

비트선쌍은 상기 메모리 셀에 접속되어 상기 전하에 의하여 그의 사이에 전위차가 발생된다.

프리차지수단은 상기 비트선쌍의 사이에 접속된 MOS트랜지스터를 포함하여 그의 MOS트랜지스터의 동작에 의해 상기 전하에 의한 전위차가 발생되기전에 상기 비트선쌍을 소정의 프리차지전위에 프리차지한다.

차동증폭수단은 상기 비트선쌍의 사이에 직렬로 접속된 한쌍의 MOS트랜지스터를 포함하고 그들의 MOS트랜지스터의 소스의 전위는 상기 프리차지인때에 상기 프리차지 전위로되어 그후 프리차지전위에서 변화하게 되는 것에 의해 변화하게되는 것에 의해 상기 비트선쌍간의 전위차를 차동증폭한다.

전위제어수단은 상기 차종증폭수단의 MOS트랜지스터의 전위의 변화에 따르도록 상기 프리차지 수단의 MOS트랜지스터의 기판전위를 제어한다.

청구항 4에 기재의 본 발명은 반도체 기판상에 형성되는 반도체 기억장치로서 메모리 셀, 비트선쌍, 제1의 차동증폭수단, 제2의 차동증폭수단, 제1의 전위제어수단 및 제2의 전위제어수단을 포함한다.

메모리 셀은 기억데이터를 표현하는 전하가 축적된다.

제1의 차동증폭수단은 상기 비트선쌍의 사이에 직렬로 접속된 한쌍의 MOS트랜지스터를 포함하고, 그들의 MOS트랜지스터의 소스의 전위를 감소시키는 것에 의해 상기 비트선쌍간의 전위차를 차동증폭하고 상기 비트선쌍 중 전위가 낮은쪽의 비트선의 전위를 제1의 전위에까지 감소시킨다.

제2의 차동증폭수단은 상기 비트선쌍의 사이에 직렬로 접속된 한쌍의 MOS트랜지스터를 포함하고 그들의 MOS트랜지스터의 소스의 전위를 증가시키는 것에 의해 상기 비트선쌍간의 전위차를 차동증폭하고 상기 비트선쌍 중 전위가 높은쪽의 비트선의 전위를 제2의 전위에까지 증가시킨다.

제1의 전위제어수단은 상기 제1의 차종증폭수단에 의해 상기 비트선쌍 중의 전위가 낮은쪽의 비트선의 전위가 상기 제1의 전위에 된후에 상기 제1의 차동증폭수단의 MOS트랜지스터의 기판전위를 상기 제1의 전위보다 낮은 전위에 제어한다.

제2의 전위제어수단은 상기 제2의 차동증폭수단에 의해 상기 비트선쌍중의 전위가 높은쪽의 비트선의 전위가 상기 제2의 전위에 된후에 상기 제2의 차동증폭수단의 MOS트랜지스터의 기판전위를 상기 제2의 상기 제2의 전위보다 높은 전위에 제어한다.

청구항 1에 기재의 본 발명에 의하면 차동증폭을 행함에 있어 MOS트랜지스터의 게이트·소스간 전압을 크게하여 그의 MOS트랜지스터를 동작시키기 위하여 MOS트랜지스터의 소스의 전위를 사전에 정하여진 전위에 최종적으로 감소시킨다.

그의 소스의 전위는 전위제어수단에 의해 차동증폭개시시에 사전에 정하여진 전위보다 낮은 전위에 소정기간 제어된다.

따라서 차동증폭개시시에 있어서 MOS트랜지스터의 게이트·소스간 전압은 최종적으로 얻어진 게이트·소스간 전압보다 크게된다.

이 때문에 MOS트랜지스터에 기판전위 효과가 작용하여 그의 한계치전압이 크게된 경우에도 MOS트랜지스터는 차동증폭 개시시에 확실하게 동작하게 되어 고속으로 차동증폭을 행한다.

청구항 2에 기재의 본 발명에 의하면 차동증폭수단은 차동증폭을 행함에 있어 MOS트랜지스터의 게이트·소스간 전압을 크게하여 그의 MOS트랜지스터를 동작시키기 위하여 MOS트랜지스터의 소스의 전위를 사전에 정하여진 전위에 최종적으로 증가시킨다.

그의 소스의 전위는 전위제어수단에 의해 차동증폭개시시에 사전에 정하여진 전위보다 높은 전위에 소정기간 제어된다.

따라서 차동증폭개시시에 있어서 MOS트랜지스터의 게이트·소스간 전압은 최종적으로 얻게된 게이트·소스간 전압보다 크게된다.

이 때문에 MOS트랜지스터에 기판전위 효과가 작용하여 그의 한계치 전압이 크게된 경우에도 MOS트랜지스터는 차동증폭 개시시에 확실하게 동작하게 되어 고속으로 차동증폭을 행한다.

청구항 3에 기재의 본 발명에 의하면 차동증폭수단의 MOS트랜지스터의 소스의 전위는 프리차지 수단에 의해 프리차지가 행할때에 프리차지 전위로 된다.

전이제어수단은 프리차지 수단의 MOS트랜지스터의 기판전위를 차동증폭수단의 MOS트랜지스터의 소스의 전위의 변화에 따르도록 변화시킨다.

프리차지수단의 MOS트랜지스터는 프리차지를 행할때에 동작하게 되지만 그의 MOS트랜지스터의 기판전위는 전위제어수단에 의해 차동증폭수단의 MOS트랜지스터의 소스의 전위에 따라 변화하게됨으로 프리차지가 행하여질때에 예컨대 프리차지전위에 제거된다.

이 때문에 프리차지가 행하여질때의 프리차지수단에 있어서는 MOS트랜지스터의 소스전위와 기판전위와의 차가 작게됨으로 프리차지 수단의 MOS트랜지스터에는 기판전위 효과가 작용하기 힘들게 된다.

그 결과 전원전위가 저전위화되어 프리차지 수단의 MOS트랜지스터의 한계치전압이 낮게된 경우에 있어서도 프리차지 수단의 MOS트랜지스터는 확실히 동작하여 고속에서 프리차지를 행한다.

청구항 4 기재의 본 발명에 의하면 전위차가 발생된 비트선쌍 중 전위가 낮은쪽의 비트선의 전위를 제1의 차동증폭수단이 제1의 전위에까지 감소시켜 한편 전위가 낮은쪽의 비트선의 전위를 제2의 차동증폭수단이 제2의 전위에까지 증가시킨다.

이들의 동작은 제1의 차동증폭수단이 MOS트랜지스터의 소스의 전위가 제1의 전위에 감소하게 되어 제2의 차동증폭수단의 MOS트랜지스터의 소스의 전위가 제2의 전위에 증가시키게 되는 것에 의해 행하여진다.

비트선쌍의 각각의 전위가 제1의 전위와 제2의 전위과에된 상태는 제1의 차동증폭수단 및 제2의 차동증폭 수단에 의해 차동증폭이 완료한 상태이다.

이와같은 상태로된후 제1의 전위제어수단에 의해 제2의 차동증폭수단의 MOS트랜지스터의 기판전위가 제1의 전위보다 낮은 전위, 즉 그의 소스의 전위보다 낮은 전위에 됨으로 그의 MOS트랜지스터에 기판효과가 작용하여 그의 MOS트랜지스터의 한계치전압이 크게된다.

또 동일하게 제2의 전위제어수단에 의해 제2의 차동증폭수단의 MOS트랜지스터의 기판전위가 제2의 전위보다 높은 전위, 즉 그의 소스의 전위보다 높은 전위에 제어됨으로 그의 MOS트랜지스터에 기판효과가 작용하여 그의 MOS트랜지스터의 한계치전압이 크게된다.

이와같이 차동증폭이 완료한 상태에 있어서 각각의 차동증폭수단의 MOS트랜지스터의 한계치전압이 차동증폭중의 한계치전압보다 크게되면 전원전위가 저전위화되어 각각의 MOS트랜지스터의 한계치전압이 작게된 경우에도 각각의 MOS트랜지스터에 있어서는 리크전류가 억제됨으로 차동증폭완료후의 비트선쌍의 각각의 전위의 변동을 억제하는 것이 된다.

실시예

다음에 본 발명의 실시예를 도면에 의거하여 상세하게 설명한다.

제 1 실시예

제1도는 제1의 실시예에 의한 반도체기억장치의 구성을 표시하는 회로도이다.

제1도의 반도체기억장치의 기본적인 구성은 제11도의 반도체기억장치의 동일하기 때문에 제1도에 있어 제11도와 일치하는 부분에는 동부호를 붙여 그의 설명을 생략한다. 제1도의 반도체 기억장치에 있어서는 접지전위 GND 보다 낮은 전위 V1을 받는 전위노드 31과 뽑아낸 선노드 Z과의 사이에 NMOS트랜지스터 17가 접속된다. 그 NMOS트랜지스터 17의 게이트에는 제어신호 SoV1가 주어진다. 이 NMOS트랜지스터 11는 NMOS트랜지스터 4, 5의 소스전위를 접지전위 GND보다 낮게 변화시키기 위한 것이다.

제1도의 반도체기억장치에 있어서 이 NMOS트랜지스터 17가 설치된 부분이외의 부분의 구성은 제11도의 반도체기억장치와 동일하다.

역시 제어신호 SoV1 및 센스동작활성화신호 SoN의 진폭은 불필요한 리크전류를 방지하기 때문에 전원전위 VCC와 전위 V1과의 사이에서의 진폭으로 하고 있다.

다음에 제1도의 반도체기억장치의 동작에 관하여 설명한다.

제2도는 제1실시예에 의한 반도체기억장치에 있어 데이터의 판독동작시의 회로내의 각부의 신호 파형도이다. 우선 시각 a에 있어서 워드선 WL이 활성화된다.

그 결과 메모리 셀 1에서 비트선 BL에의 전하의 전달이 생겨 이것에 의해 시각 b에 있어서 비트선쌍 BL, /BL간에 전위차가 생긴다. 계속하여 시간 c에 있어서 제어신호 SoV1가 활성화되어 하이레벨로 되고 이것에 의해 NMOS트랜지스터 17가 활성화 된다. NMOS트랜지스터 17가 활성화되는 것에 의해 뽑아낸 선노드 Z과 전위노드 31과의 사이가 단락되어 뽑아낸 선노드 ZVZ가 제1의 전위 V1에 향하여 감소하게 된다.

이것에 의해 NMOS트랜지스터 4, 5는 각각 게이트·소스간 전압이 크게되어 활성화된다. 이들의 NMOS트랜지스터 4, 5의 각각이 활성화된 경우 비트선 BL의 전위 VBL가 비트선 /BL의 전위 V/BL의 보다 높기 때문에 NMOS트랜지스터 5의 온저항은 NMOS트랜지스터 4의 온 저항보다 작게되어 비트선 /BL의 전위 V/BL가 감소하게 된다. 이때의 NMOS트랜지스터 4, 5의 게이트·소스간 전압은 대단히 크기때문에 비트선 /BL의 전위 V/PL은 고속에서 감소하게 된다.

그후 시간 d에 있어서 센스동작활성화신호 SoP가 활성화 되어 로레벨로 되어 이것에 의하여 PMOS트랜지스터 6, 7가 각각 활성화된다.

뽑아낸 선노드 Z의 전위 VZ는 제1의 전위 V1로된후 일정기간 유지된다.

PMOS트랜지스터 6, 7가 활성화된 경우 비트선 /BL의 전위 V/BL가 비트선 BL의 전위 VBL보다 낮기 때문에 PMOS트랜지스터 6의 온저항은 PMOS트랜지스터 7의 온저항보다 작게되어 비트선 BL의 전위 VBL가 증가하게 된다.

그후 비트선쌍 BL, /BL간의 전위차가 충분히 크게되면 감히 뽑아낸 선노드 Z의 전위를 전위 V1으로 하여 차동증폭동작의 고속화를 도모할 필요가 없음으로 제어신호 SoV1가 불활성화된다.

그리고 시각 e에 있어 센스동작활성화신호 SoN가 활성화 되어 하이레벨로되어 이것에 의하여 NMOS트랜지스터 12가 활성화된다.

NMOS트랜지스터 12가 활성화되면 뽑아낸 선노드 Z와 접지노드 11과의 사이가 단락되어 뽑아낸 선노드 Z의 전위 VZ가 접지전위 GND에 제어된다.

이와같은 동작을 행하는 제1실시예에 의한 반도체기억장치에 있어서는 제1의 센스앰프의 증폭동작개시후의 당초의 소정기간만 뽑아낸 선노드 Z의 전위 VZ가 접지전위 GND보다 낮은 전위 V1 제어되기 때문에 증폭동작개시후의 당초에 있어서 NMOS트랜지스터 4, 5의 각각의 게이트·소스간 전압이 크게되어 NMOS트랜지스터 4, 5의 각각의 동작마진이 크게된다.

그 결과 전원전위가 저전위화되어 프리차지전위가 낮게된 경우 및 NMOS트랜지스터 4, 5가 기판효과를 받어 한계치전압이 크게된 경우에도 NMOS트랜지스터 4, 5의 각각은 본래의 동작마진이 극히 크기때문에 확실히 동작하고 고속으로 차동증폭을 행하는 것이 가능하다.

이상과같은 반도체기억장치 반도체 기판상에 형성된다.

제3도는 상술과 같은 반도체기억장치가 형성된 반도체 기판의 전체구성을 표시하는 모식적 평면도이다.

반도체기억장치가 형성된 반도체기판 100의 어레이 부부의 웰은 메모리영역 101, 101, ……과, 제1센스앰프, 이퀄라이저영역 102, 102,……과 제2센스앰프영역 103, 103,……과에 의해 구성된다.

메모리 셀영역 101은 메모리 셀 1이 형성되어 주변의 회로영역 104 등의 각 영역과는 분리독립한 P형의 웰 영역이다. 제1센스앰프, 이퀄라이저영역 102은 제1센스앰프 및 이퀄라이저가 형성되어 메모리 셀 영역 101과 동일하게 타의 영역과 분리독립한 P형의 웰 영역이다. 제2센스앰프영역 103은 제2의 센스앰프가 형성되어 메모리 셀 영역 101 및 제1센스앰프, 이퀄라이저영역 102과 동일하게 타의 영역과는 분리 독립한 N형의 웰 영역이다.

이와같은 구성에 의해 메모리 셀 영역 101, 제1센스앰프, 이퀄라이저영역 102 및 제2센스앰프영역 103의 각각의 영역의 웰은 각각의 영역에 인접한 타의 영역의 웰과 분리독립되기 때문에 각 영역의 웰 전위의 변동이 타의 영역의 웰에 설치된 MOS트랜지스터의 동작이 영향을 미치지않도록 되어있다,

제4도는 예건대 NMOS트랜지스터 4, 5등의 NMOS트랜지스터로 구성되는 제1의 센스앰프의 부분의 레이아웃의 일예를 표시하는 모식적 평면도이다.

게이트 전극 50, 51, 52, 53은 각각 제1의 배선층에서 구성되어 이들은 비트선쌍 BL, /BL에 접속된다.

특히 게이트전극 51은 비트선 /BL에 콘택트 86를 통하여 접속되어 게이트전극 52은 비트선 BL에 코택트 85를 통하여 계속된다. 비트선쌍 BL, /BL는 제2의 배선층에서 구성된다. 비트선 BL은 콘택트 69, 70을 통하여 NMOS트랜지스터의 드레인으로되는 N형 고농도층 75에 접속된다. 비트선 /BL는 콘택트 71, 72를통하여 NMOS트랜지스터의 드레인으로되는 N형 고농도층 88에 접속된다.

NMOS트랜지스터의 소스로되는 N형 고농도층 76, 78은 콘택트 59, 60, 62, 63를 통하여 제3의 배선층 87에 접속된다. 또 P형 웰에 전위의 공급을 행하기 위한 P형 고농도층 77도 콘택트 61를 통하여 제3의 배선층 87에 접속된다. 이와같은 NMOS트랜지스터를 구성하는 부분은 N형층 84에서 둘러쌓이게 된다. 역시 이와같은 레이아웃에 있어서 N형 고농도층 76, 78과 P형 고농도층 77과는 접하도록한 구성으로 되어있지만 이것에 한하지 않고 이들은 떨어져 배치하여도 좋다.

또 이예에는 NMOS트랜지스터의 구성에 관하여 규정하는 것은 아니다.

더욱 이와같은 레이아웃은 일예를 표시하는 것이고 그 레이아웃은 제4도에 표시되는 구성과 전기적으로 동일의 구성이라면 기타의 배치형석을 사용하여도 좋다.

제5도(a), (b), (c), (d)는 제4도의 단면도이다.

제5도(a)는 제4도의 A-A선에 의한 단면도, 제5도(b)는 제4도의 B-B선에 의한 단면도, 제5도(c)는 제4도의 C-C선에 의한 단면도, 제5도(d)는 제4도의 D-D선에 의한 단면도이다.

제5도(c)에 표시됨과 같이 P형 기판 31에는 N형층 84이 형성되어 N형층 84내에 P형 웰 32이 형성된다. 이 때문에 P형 웰 32과 P형 기판 31과의 사이가 N형층 84에 의해 전기적으로 분리된다. P형 웰 32의 주표면에는 제5도(a), (b)에 표시됨과 같이 N형 고농도층 33, 33,…… 및 P형 고농도층 34, 34, ……가 적당한 간격으로 형성된다. P형 웰 32, N형 고농도층 33 및 P형 고농도층 34의 위에는 층간절연막을 통하여 뽑아낸 선노드 Z가 형성된다. 이 뽑아낸 선노드 Z는 N형 고농도층 33 및 P형 고농도층 34에 접속된다.

뽑아낸 선노드 Z와 P형 웰 32, N형 고농도층 33 및 P형 고농도층 34과의 사이에는 제5도(a), (b), (c), (d)에 표시됨과같이 비트선쌍 BL, /BL 및 게이트전극 50, 51, 52, 53이 형성된다.

비트선쌍 BL, /BL은 N형 고농도층 34에 접속된다.

또 게이트전극 52에 전위가 인가된 경우에는 제5도(d)에 표시됨과 같이 P형 웰 32의 주표면에 채널 35이 형성된다.

이와같은 구성에 의해 제1의 센스앰프의 NMOS트랜지스터 4, 5가 존재하는 부분의 P형 웰 32의 영역은 그의 주변에 존재하는 타의 웰과 분리독립된다.

또 제2의 센스앰프에 관하여는 제1의 샌스앰프와 극성이 다른 것뿐으로 이와같은 제1의 센스앰프와 동일하게 NMOS트랜지스터 6, 7가 위치하는 부분의 웰의 영역은 그의 주변에 준재하는 타의 웰과 분리독립된다.

제 2 실시예

다음에 제2의 실시예에 관하여 설명한다.

제6도는 제2실시예에 의한 반도체기억장치의 구성을 표시하는 회로도이다.

제6도의 반도체기억장치의 기본적인 구성은 제11도의 반도체기억장치와 동일함으로 제6도에 있어서 제11도와 일치하는 부분에는 동부호를 붙여 그의 설명을 생략한다. 제6도의 반도체기억장치에 있어서는 전원전위 VCC보다 높은 전위 V2를 받는 전위노드 42와 공급선노드 Y과의 사이에 PMOS트랜지스터 18가 접속된다. 그의 PMOS트랜지스터 18의 게이트에는 제어신호 SoV2가 주어진다. 이 PMOS트랜지스터 18는 PMOS트랜지스터 6, 7의 소스전위를 전원전위 VCC보다 높은 전위에 변화시키기 위한 것이다.

제6도의 반도체기억장치는 PMOS트랜지스터 18가 설치된 부분이외의 부분의 구성은 제11도의 반도체기억장치와 동일하다.

이 제6도의 반도체기억장치는 제1실시예에 의해 반도체기억장치에 있어서 행하여지는 제1의 센스앰프의 증폭동작의 고속화의 원리를 제2의 센스앰프 적용한 것이다.

다음에 제6도의 반도체기억장치의 동작에 관하여 설명한다. 제2의 센스앰프는 제1의 센스앰프의 동작개시후에 그의 동작이 개시하게 된다. 그의 동작개시인때는 우선 제어신호 SoV2가 활성화되어 로레벨로되어 PMOS트랜지스터 18가 활성화된다. PMOS트랜지스터 18가 활성화되는 것에 의해 공급선노드 Y와 전위노드 42과의 사이가 단락되어 공급선노드 Y의 전위가 제2의 전위 V2에 향하여 감소하게 된다. 이것에 의해 PMOS트랜지스터 6, 7는 각각 게이트·소스간 전압이 크게되어 활성화한다.

이들의 PMOS트랜지스터 6, 7가 활성회된 경우 비트선 /BL의 전위가 비트선 BL의 전위보다 높기때문에 PMOS트랜지스터 6의 온 저항이 PMOS트랜지스터 7의 온저항보도 작으므로 비트선 BL의 전위가 증가하게 된다. 이때의 PMOS트랜지스터 6, 7의 게이트·소스간 전압은 대단히 크기때문에 비트선 BL의 전위는 고속으로 증가시키게 된다. 그후 일정기간이 경과하면 제어신호 SoV2가 불활성화되어 PMOS트랜지스터 18가 불활성 상태로 된다.

그것에 계속하여 센스동작활성화신호 SoP가 활성화되어 로레벨로되어 PMOS트랜지스터 14가 활성화된다. PMOS트랜지스터 14가 활성화되면 공급선노드 Y와 전원노드 13과의 사이가 단락되어 공급선노드 Y의 전위는 전원전위 VCC에 제어된다. 이와같은 동작을 행하는 제2실시예에 의한 반도체기억장치에 있어서는 제2의 센스앰프의 증폭동작개시후의 당초의 소정기간 공급선노드 Y의 전위가 전원전위 VCC보다 높은 전위 V2에 제어되기 때문에 증폭동작개시시에 있어서 PMOS트랜지스터 6, 7의 각각의 게이트·소스간 전압이 크게되어 PMOS트랜지스터 6, 7의 각각의 동작마진이 크게된다.

그 결과, 전원전위가 저전위화되어 프리차지 전위가 낮게된 경우 및 기판효과를 받어 PMOS트랜지스터 6, 7의 각각의 한계치전압이 크게된 경우에도 PMOS트랜지스터 6, 7은 본래의 동작마진이 크기때문에 확실히 동작하고 고속으로 차동증폭을 행하는 것이 가능하다.

제 3 실시예

다음에 제3실시예에 관하여 설명한다.

제7도는 제3의 실시예에 의한 반도체기억장치의 구성을 표시하는 회로도이다.

제7의 반도체기억장치의 기본적인 구성은 제11도의 반도체기억장치와 동일함으로 제7도에 있어 제11도와 일치하는 부분에는 동부호를 붙여 그의 설명을 생략한다.

제7도의 반도체기억장치에 있어서는 이퀄라이저를 구성하는 NMOS트랜지스터 8, 9, 10과 NMOS트랜지스터 15, 16과의 각각이 설치된 웰가 제1의 센스앰프의 뽑아낸 선노드 Z과의 사이가 단락된다. 그 이외의 부분의 구성은 제11도의 반도체 기억장치와 동일하다.

다음에 제7도의 반도체기억장치의 동작에 관하여 설명한다. 제8도는 제3실시예에 의한 반도체 기억장치에 있어 프리차지 동작인때의 회로내의 각부의 신호 파형도이다. 우선 시각 a에 있어 워드선 WL가 활성화되어 로레벨로 된다. 계속하여 시각 b에 있어서 센스동작활성화신호 SoN, SoP가 동시에 불활성화되어 센스동작활성화신호 SoN가 로레벨로되어 센스동작활성화신호 SoP가 하이레벨로 된다. 그 결과 시각 b에 있어서 제1의 센스앰프 및 제2의 센스앰프에 의한 증폭동작이 중지된다. 그후 프리차지 동작이 개시된다. 프리차지동작은 시각 c에 있어서 프리차지활성화신호 BLEQ가 활성화되는 것에 의해 개시된다.

프리차지활성화 신호 BLEQ가 활성화되어 하이레벨로되면 NMOS트랜지스터 8, 9, 10, 15, 16가 각각 활성화된다. NMOS트랜지스터 15, 16가 각각 활성화되는 것에 의해 뽑아낸 선노드 Z 및 공급선노드 Y는 전위노드 Vpr에서의 급전에 의해 1/2 VCC로 프리차지된다.

또 NMOS트랜지스터 8, 9, 10가 활성화되면 NMOS트랜지스터 8에 의해 비트선쌍 BL, /BL간이 단락되어 NMOS트랜지스터 9에 의해 비트선 BL과 전위노드 Vpr과의 사이가 단락되어 NMOS트랜지스터 10에 의해 비트선 /BL과 전위노드 Vpr과의 사이가 단락된다.

이와같은 상태에는 비트선 BL의 전위 VBL가 전위노드 Vpr의 전위(1/2 VCC)보다 높기때문에 비트선 BL의 전위는 1/2 VCC에 향하여 감소하게 된다.

한편 비트선 /BL의 전위 V/BL가 전위노드 Vpr의 전위보다 낮기때문에 비트선 /BL의 전위는 1/2 VCC에 향하여 증가하게 된다.

이와같이 프리차지동작이 행하여지는 경우 프리차지용의 NMOS트랜지스터 8, 9, 10, 15, 16의 각각의 소스의 전위는 프리차지가 나아감에 따라 증가한다.

그 경우 뽑아낸 선노드 Z의 전위 VZ가 1/2 VCC에 향하여 증가하지만 NMOS트랜지스터 8, 9, 10, 15, 16의 각각의 웰은 뽑아낸 선노드 Z에서의 급전에 의해 그의 뽑아낸 선노드 Z의 전위 VZ의 증가에 따라 증가한다.

이 때문에 각각의 NMOS트랜지스터 8, 9, 10, 15, 16에 있어 소스전위의 기판전위과의 전위차는 프리차지가 나아가도 일정한 작은 전위차에 유지됨으로 프리차지동작중에 있어 NMOS트랜지스터 8, 9, 10, 15, 16의 각각에 작용하는 기판전위 효과가 작게 유지된다.

그 결과 전원전위가 저전위화된 경우에도 NMOS트랜지스터 8, 9, 10, 15, 16의 각각에는 기판효과가 크게 작용아니하므로 아들의 NMOS트랜지스터는 확실히 동작하고 고속으로 프리차지를 행하는 것이 가능하다.

역시 이 제3실시예에 있어서는 프리차지용의 모든 MOS트랜지스터의 웰과 뽑아낸 선노드 Z과를 단락시켰지만 이것에 한하지 않고 그와같은 단락은 일부의 NMOS트랜지스터에 한정하여도 좋다.

또 프리차지용의 NMOS트랜지스터가 위치하는 웰의 전위는 뽑아낸 선노드 Z의 전위와 동전위로 할 필요는 없고 그들의 트랜지스턴의 웰의 전위는 그들의 트랜지스터가 기판효과를 받지않은 상태의 전위라면 좋다.

더욱 이 제3실시예에 있어서는 제3도에 표시됨과 같이 반도체 기판상에 있어 프리차지용의 NMOS트랜지스터가 센스앰프를 구성하는 트랜지스터와 같은 영역에 설치되지만 이것에 한하지않고 프리차지용의 NMOS트랜지스터는 센스앰프과는 별의 영역에 설치하여 전기적으로 분리하여도 좋다.

더욱 더 프리차지용의 MOS트랜지스터가 위치하는 웰의 전위는 이들의 NMOS트랜지스터가 기판효과를 크게받지않음과 같은 전위이라면 예컨대 센스앰프를 구성하는 MOS트랜지스터가 위치하는 부분의 웰의 전위와 동일하여도 좋고 또 기타의 전위제어수단에 의하여 그 전위를 제어하여도 좋다.

제 4 실시예

다음에 제4실시예에 관하여 설명한다.

제9도는 제4실시예에 의한 반도체기억장치의 구성을 표시하는 회로도이다.

제9도의 반도체기억장치에 있어 예컨대 제1의 센스앰프, 제2의 센스앰프 및 이퀄라이저등의 기본적인 부분의 구성은 제11도의 반도체기억장치와 동일하기 때문에 제9도에 있어서 제11도의 위치하는 부분에는 동부호를 붙여 그의 설명을 생략한다.

제9의 반도체 기억장치에 있어서는 제1의 센스앰프 및 이퀄라이저가 설치된 부분의 웰영역 20의 전위를 제어하는 제1의 전위제어부와 제2의 센스앰프가 설치된 부분의 웰영역 30의 전위를 제어하는 제2의 전위제어부과가 종래의 구성에 가하여 설치된다.

우선 제1의 전위제어부에 관하여 설명한다. 제1의 전위제어부는 NMOS트랜지스터 12, 21, PMOS트랜지스터 22, NAND회로 23 및 지연회로 24를 포함한다. NMOS트랜지스터 4, 5의 뽑아낸 선노드 Z와 접지전위 GND를 받는 접지노드 11과의 사이에 NMOS트랜지스터 12가 접속된다. 전위노드 25는 접지전위 GND보다 낮은 제1의 전위 VBB를 받는다. 뽑아낸 선노드 Z와 전위노드 25과의 사이에 NMOS트랜지스터 21 및 PMOS트랜지스터 22가 직렬로 접속된다.

입력노드 26는 센스동작활성화신호 So를 받는다. 입력노드 26와 NMOS트랜지스터 21 및 PMOS트랜지스터 22의 각각의 게이트과의 사이에 NAND회로 23가 접속된다.

NAND회로 23의 한편의 입력단자에는 입력노드 26에서 센스동작활성화신호 So가 직접 주어진다. 한편 NAND회로 23의 타편의 입력단자에는 입력노드 26에서 지연회로 24를 통하여 센스동작활성화신호 So가 주어진다. NAND회로 23의 출력단자는 NMOS트랜지스터 21 및 PMOS트랜지스터 22의 각각의 게이트와 접속된다. 또 센스동작활성화신호 So는 입력노드 26에서 NMOS트랜지스터 12의 게이트에 주어진다.

다음에 제2의 전위제어부의 구성에 관하여 설명한다. 제2의 전위제어부는 NMOS트랜지스터 31, PMOS트랜지스터 13, 32, NOR회로 33 및 지연회로 34를 포함한다. PMOS트랜지스터 6, 7의 뽑아낸 선노드 Y와 전원전위 VCC를 받는 전원노드 13과의 사이에 PMOS트랜지스터 13가 접속된다. 전위노드 35는 전원전위 VCC보다 높은 제2의 전위 VPP를 받는다. 공급선노드 Y와 전위노드 35과의 사이에 PMOS트랜지스터 32 및 NMOS트랜지스터 31가 직렬로 접속된다.

입력노드 36는 센스동작활성화신호 /So를 받는다. 입력노드 6와 PMOS트랜지스터 32 및 NMOS트랜지스터 31의 각각의 게이트과의 사이에 NOR회로 33가 접속된다. NOR회로 33의 한편의 입력단자에는 입력노드 36에서 센스동작활성화신호 /So가 직접 주어진다.

한편 NOR회로 33의 파편의 입력단자에는 입력노드 36에서 지연회로 34를 통하여 센스동작활성화신호 /So가 주어진다. NOR회로 33의 출력단자는 PMOS트랜지스터 32 및 NMOS트랜지스터 31의 각각의 게이트와 접속된다. 또 센스동작활성화신호 /So는 입력노드 36에서 PMOS트랜지스터 14의 게이트에 주어진다. 또 NMOS트랜지스터 21 및 PMOS트랜지스터 22의 사이의 노드는 제1의 센스앰프 및 이퀄라이저가 설치된 웰 영역 20의 웰과 단락된다.

PMOS트랜지스터 32 및 NMOS트랜지스터 31의 사이의 노드는 제2의 센스앰프가 설치된 웰영역 30의 웰과 단락된다. 제9도의 반도체기억장치에 있어서 이상과같은 부분이외의 부분의 구성은 제11도의 반도체 기억장치의 구성과 동일하다.

다음에 제9도의 반도체기억장치의 동작에 관하여 설명한다.

제10도는 제4실시예에 의한 반도체기억장치에 있어 데이터의 판독동작시의 회로내의 각부의 신호 파형도이다. 제1의 센스앰프 및 제2의 센스앰프에 의한 증폭동작 개시전의 기간 A에 있어서는 비트선상 BL, /BL의 전위 VBL, V/BL, 뽑아낸 선노드 Z의 전위 VZ, 공급선노드 Y의 전위 VY, 웰영역 20의 웰전위 VWp 및 웰영역 30의 웰전위 VWn은 각각 1/2 VCC에 프리차지되어 있다.

이와같은 기간 A에 계속하여 기간 B에 있어서는 제1의 센스앰프에 의한 증폭동작과 제2의 센스앰프에 의한 증폭동작과가 동시에 개시된다.

그의 증폭동작은 다음과 같이 행하여진다.

제1의 전위제어부는 센스동작활성화신호 So가 활성화되어 하이레벨로 된다. 이것에 의해 NMOS트랜지스터 12가 활성화된다. 그것과 동시에 NAND회로 23에는 신호노드 26에서의 신호가 하이레벨로되어 지연회로 24에서의 신호가 로레벨로됨으로 그의 출력신호가 하이레벨로 되어 이것에 의하여 NMOS트랜지스터 21가 활성화된다.

그 결과 뽑아낸 선노드 Z와 접지노드 13과의 사이 및 웰 영역 20의 웰과 접지노드 11과의 사이가 각각 단락되어 뽑아낸 선노드 Z의 전위 VZ 및 웰전위 VWp가 동시에 접지전위 GND에 향하여 감소하게 된다.

한편 제2의 전위제어부에는 센스동작활성화신호 /So가 활성화되어 로레벨로 된다. 이것에 의해 PMOS트랜지스터 14가 할성화된다. 그것과 동시에 NOR회로 33에는 신호노드 36에서의 신호가 로레벨로되어 지연회로 34에서의 신호가 하이레벨로됨으로 그의 출력신호는 로레벨로되어 이것에 의하여 PMOS트랜지스터 32가 활성화된다.

그 결과 공급선로드 Z과 전원노드 13과의 사이 및 웰영역 30의 웰과 전원노드 13과의 사이가 각각 단락되어 공급선노드 Y와 전위 VY 및 웰전위 VWn가 동시에 전원전위 VCC에 향하여 증가하게 된다

기간 B에 계속하는 기간 C에 있어서는 비트선 BL의 전위 VBL가 전원전위 VCC로 되어 비트선 /BL의 전위 V/BL가 접지전위 GND로 된다.

기간 C에 계속하는 기간 D에 있어서는 그의 기간의 당초에 지연회로 24 및 지연회로34에 있어 지연기간 TD가 종료하고 지연회로 24에서 NAND회로 24에서 NAND회로 23에 주어지는 신호가 하이레벨로되어 지연회로 34에서 NOR회로 33에 주어지는 신호가 로레벨로 된다.

이와같은 상태로 되면 제1의 전위제어부에는 NAND회로 23의 출력이 로레벨로 되어 이것에 의하여 NMOS트랜지스터 21가 불활성화됨과 동시에 PMOS트랜지스터 22가 활성화된다.

그 결과 웰 영역 20의 웰과 전위노드 25과의 사이가 단락되어 웰 전위 VWp가 제1의 전위 VBB에 PMOS트랜지스터 22의 한계치전압 Vth(p)를 가한 전위 [VBB +VTH(p)]에까지 감소하게 된다.

한편 제2의 전위제어부에는 NOR회로 33의 출력신호가 하이레벨로 되어 이것에 의하여 PMOS트랜지스터 32가 불활성화됨과 동시에 NMOS트랜지스터 31가 활성화된다.

그 결과 웰 영역 30의 웰과 전위노드 VPP에서 NMOS트랜지스터 31의 한계치전압 Vth(n)가 감하게된 전위 [VPP - Vth(n)]에까지 증가하게 된다.

이와같이 기간 D에 있어서는 웰전위 VWp가 전지전위 GND보다 낮은 전위 VBB에 제어되어 한편 웰전위 VWn가 전원변위 VCC보다 높은 전위 VPP에 제어된다.

이와같은 전위의 제어에 의해 기간 D에 있어서는 제1의 센스앰프 및 이퀄라이저를 구성하는 각 NMOS트랜지스터에 대하여 기판전위 효과가 작용함과 동시에 제2의 센스앰프를 구성하는 각 PMOS트랜지스터에 대하여 기판전위 효과가 작용하는 것으로 되어 이들의 모든 MOS트랜지스터의 한계치가 크게된다.

그 결과 기간 D에 있어 각 MOS트랜지스터의 리크전류가 작게되어 제1의 센스앰프 및 제2의 센스앰프에 의해 소정의 전위에까지 증폭된 비트선쌍 BL, /BL의 각각의 전위 VBL, V/BL가 안정한다.

기간 D에 계속하는 기간 E에 있어서는 센스동작활성화신호 So, /So가 각각 불활성화됨과 동시에 프리차지활성화신호 BLEQ가 활성화되는 것에 의해 제1의 센스앰프 및 제2의 센스앰프에 의한 증폭동작이 중지되어 이퀄라이저에 의한 프리차지동작이 개시된다.

이상에서 설명한 바와같이, 제4실시예의 반도체기억장치에 있어서는 제1의 센스앰프 및 제2의 센스앰프에 의한 증폭에 의하여 비트선쌍 BL, /BL의 전위가 소정의 전위에 된후 제1의 센스앰프 및 이퀄라이저와 제2의 센스앰프과의 각각의 웰전위가 제어되는 것에의해 제1의 센스앰프 및 이퀄라이저와 제2의 센스앰프과를 구성하는 MOS트랜지스터에 대하여 기판전위 효과가 작용하게 되어 이들의 MOS트랜지스터의 리크전류가 억제된다.

그 결과 전원전위가 저전위화되어 각 MOS트랜지스터의 한계치전압이 낮게된 경우에도 제4실시예에 의한 반도체기억장치 기판전위 효과의 작용에 의해 각 MOS트랜지스터의 리크전류가 억제되는 것에 의해 증폭후의 비트선쌍의 전위를 안정화하는 것이 가능하다.

청구항 1에 기재의 본 발명에 의하면 MOS트랜지스터의 소스의 전위를 감소시키는 것에 의해 차동증폭의 차동증폭수단은 차동증폭개시시에 있어서 MOS트랜지스터의 소스의 전위가 사전에 정하여진 전위보다 낮은 전위에 소정기간 제어되기 때문에 차동증폭개시시의 MOS트랜지스터의 동작마진이 향상한다.

이 때문에 기판전위 효과가 작용하여도 확실하게 동작하고 고속으로 차동증폭을 행함으로 전원전위가 저전위화된 경우에도 고속으로 안정한 동작을 행하는 것이 된다.

청구항 2에 기재의 본 발명에 의하면 MOS트랜지스터의 소스의 전위를 증가시키는 것에 의해 차동증폭을 행하는 차동증폭수단은 차동증폭개시시에 있어서 MOS트랜지스터의 소스의 전위가 사전에 정하여진 전위보다 높은 전위에 소정기간 제어되기 때문에 차동증폭개시시의 MOS트랜지스터의 동작마진이 향상한다.

그 때문에 기판전위 효과가 작용하여도 확실하게 동작하고 고속으로 차동증폭을 행하므로 전원전위가 저전위화된 경우에도 고속으로 안정한 동작을 행하는 것이 된다.

청구항 3에 기재의 본 발명에 의하면 MOS트랜지스터의 동작에 의해 프리차지를 행하는 프리차지수단은 프리차지인때에 그의 MOS트랜지스터의 기판의 전위가 차동증폭수단의 MOS트랜지스터의 소스의 전위에 따라 변화하게됨으로 프리차지수단의 MOS트랜지스터에 있어서는 소스의 전위의 기판전위과의 차가 작게되어 기판전위 효과가 작용하기 어렵게 된다.

이 때문에 전원전위가 저전위화된 경우에 있어서도 프리차지수단의 MOS트랜지스터는 확실히 동작하고 고속으로 프리차지를 행하므로 전원전위가 저전위화된 경우에도 고속으로 안정한 동작을 행하는 것이 된다.

청구항 4에 기재의 본 발명에 의하면 제1의 차동증폭 수단에 있어서는 차동증폭에 의해 비트선의 전위가 안정한후에 MOS트랜지스터의 기판의 전위가 소스의 전위보다 낮게되어 또 제2의 차동증폭수단에 있어서는 차동증폭에 의해 비트선의 전위가 안정한후에 MOS트랜지스터의 기판의 전위가 소스의 전위보다 낮게 제어된다.

이 때문에 제1의 차동증폭수단의 MOS트랜지스터 및 제2의 차동증폭수단의 MOS트랜지스터에 기판전위 효과가 작용하고 각각의 한계치 전압이 높게 되어 리크전류가 감소한다.

이 결과 전원전위가 저전위화된 경우에도 차동증폭이 완료한 후의 비트선의 전위가 안정화되어 장치는 안정한 동작을 행하는 것이 된다.

Claims

기억데이터를 표현하는 전하가 축적된 메모리 셀과, 상기 메모리 셀에 접속되어 상기 전하에 의하여 그 사이에 전위차가 발생되는 비트선쌍과, 상기 비트선쌍의 사이에 직렬로 접속된 한쌍의 MOS트랜지스터를 포함하고, 그들의 MOS트랜지스터의 소스의 전위를 사전에 정하여진 전위에 감소시키는 것에 의해 상기 비트선쌍간의 전위차를 차동증폭하는 차동증폭수단과, 상기 차동증폭수단에 의한 차동증폭개시시에 상기 MOS트랜지스터의 소스의 전위를 상기 사전에 정하여진 전위보다 낮은 전위에 소정기간 제어하는 전위제어 수단과를 구비한 반도체 기억장치.
기억데이터를 표현한 전하가 축적된 메모리 셀과, 상기 메모리 셀에 접속되어 상기 전하에 의하여 그 사이에 전위차가 발생되는 비트선쌍과, 상기 비트선쌍의 사이에 직렬로 접속된 한쌍의 MOS트랜지스터를 포함하고, 그들의 MOS트랜지스터의 소스의 전위를 사전에 정하여진 전위에 증가시키는 것에 의해 상기 비트선쌍간의 전위차를 차동증폭하는 차동증폭수단과, 상기 차동증폭수단에 의한 차동증폭개시시에 상기 MOS트랜지스터의 소스의 전위를 상기 사전에 정하여진 전위보다 높은 전위에 소정기간 제어하는 전위제어 수단과를 구비하는 반도체 기억장치.
반도체 기판상에 형성되는 반도체 기억장치로서 기억데이터를 표현하는 전하가 축적된 메모리 셀과,상기 메모리 셀에 접속되어 상기 전하에 의하여 그 사이에 전위차가 발생되는 비트선쌍과, 상기 비트선쌍의 사이에 접속된 MOS트랜지스터를 포함하고 그의 MOS트랜지스터의 동작에 의해 상기 전하에 의한 전위차가 발생되기전에 상기 비트선쌍을 소정의 프리차지전위에 프리차지하는 프리차지수단과, 상기 비트선쌍의 사이에 직렬로 접속된 한쌍의 MOS트랜지스터를 포함하고 그들의 MOS트랜지스터 소스의 전위가 상기 프리차지인때에 상기 프리차지전위로 되어 그후 프리차지 전위에서 변화하게되는 것에 의해 상기 비트선쌍간의 전위차를 차동증폭하는 차동증폭수단과, 상기 차동증폭수단의 MOS트랜지스터의 소스의 전위의 변화에 따르도록 상기 프리차지 수단의 MOS트랜지스터의 기판전위를 제어하는 전위제어수단과를 구비한 반도체 기억장치.
반도체 기판상에 형성되는 반도체 기억장치로서 기억데이터를 표현하는 전하가 축적된 메모리 셀과 상기 메모리 셀에 접속되어 상기 전하에 의하여 그 사이의 전위차가 발생되는 비트선쌍과, 상기 비트선쌍의 사이에 직려로 접속된 한쌍의 MOS트랜지스터를 포함하고, 그들의 MOS트랜지스터의 소스의 전위를 감소시키는 것에 의해 상기 비트선쌍간의 전위차를 차동증폭하고, 상기 비트선쌍증 전위가 낮은쪽의 비트선의 전위를 제1의 전위에까지 감소시키는 제1의 차동증폭수단과, 상기 비트선쌍의 사이에 직렬로 접속된 한쌍의 MOS트랜지스터를 포함하고 그들의 MOS트랜지스터의 소스의 전위를 증가시키는 것에 의해 상기 비트선쌍간의 전위차를 차동증폭하고, 상기 비트선쌍중 전위가 높은쪽의 비트선의 전위를 제2의 전위에까지 증가시키는 제2의 차동증폭수단과, 상기 제1의 차동증폭에 의해 상기 비트선쌍중 전위가 낮은쪽의 비트선의 전위가 상기 제1의 전위로된 후에 상기 제1의 차동증폭수단의 MOS트랜지스터의 기판전위를 상기 제1의 전위보다 낮은 전위에 제어하는 제1의 전위제어수단과, 상기 제2의 차동증폭수단에 의해 상기 비트선쌍중 전위가 높은쪽의 비트선의 전위가 상기 제2의 전위로된 후에 상기 제2의 차동증폭수단의 MOS트랜지스터의 기판전위를 상기 제2의 전위보다 높은 전위에 제어하는 제2의 전위제어수단과를 구비한 반도체 기억장치.