JPH0492287A - ダイナミック・ランダム・アクセス・メモリ - Google Patents

ダイナミック・ランダム・アクセス・メモリ

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JPH0492287A
JPH0492287A JP2208316A JP20831690A JPH0492287A JP H0492287 A JPH0492287 A JP H0492287A JP 2208316 A JP2208316 A JP 2208316A JP 20831690 A JP20831690 A JP 20831690A JP H0492287 A JPH0492287 A JP H0492287A
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泰尚 片山
Toshiaki Kirihata
外志昭 桐畑
Edwin Schweiray Roy
ロイ・エドウィン・シュワライレ
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    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating

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  • Microelectronics & Electronic Packaging (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は半導体メモリに関し、さらに詳細にいえば、０
ＭＯ５ＦＥＴ（相補型金属酸化物半導体電界効果トラン
ジスタ）を用いたＤ　ＲＡＭ（ダイナミック・ランダム
・アクセス・メモリ）に関する。
Ｂ、従来の技術 最近のシングル・デバイスＤＲＡＭには０ＭＯ８技術が
用いられており、メモリ密度がますます増大している。
メモリ密度の増大と共に、メモリの動作速度、消費電力
および信頼性を改善するための開発努力がなされており
、さまざまなメモリ回路設計が提案されている。その１
つは、例えばＳ、Ｈ，Ｄｈｏｎ８他による米国特許第４
８１６７０６号（特開昭６４−７２３９５号）に示され
ているような、いわゆる２／３　Ｖ　Ｄ　Ｄビット線プ
リチャージ方式を用いるものである。
第４図は上記米国特許に示されているＤ　ＲＡＭ回路を
示している。このメモリ回路は、交差結合されたＮＭＯ
ＳＦＥＴ（ＮチャネルＭＯ３ＦＥＴ）１８．２０よりな
る第１のラッチと、交差結合されたＰＭＯＳＦＥＴ（Ｐ
チャネルＭＯ５ＦＥＴ　）１４．１６よりなる第２のラ
ッチとを含むメモリ・センス・アンプ回路を有する。第
１のラッチの共通ノード８８はラッチング・クロックφ
Ｓによって制御されるＮＭＯＳＦＥＴ２４を介して大地
に接続される。第２のラッチの共通ノード３６はラッチ
ング・クロックφｓｐによって制御されるＰＭＯＳＦＥ
Ｔ２２を介して電源電圧ＶＤＤに接続される。第１およ
び第２のラッチ回路はゲート接地のＰＭＯＳＦＥＴｌ０
１１２を介して接続される。ビット線２６．２８の間に
はＰＭＯＳＦＥＴ３０よりなる等化デバイスが接続され
ている。
メモリ・センス時には、ラッチング・クロツクφＳおよ
びφｓｐによってセンス・アンプ回路が活性化され、ビ
ット線２６．２８の間の電位差を増幅する。低レベル側
ビット線の電圧は第１のラッチによって下方に引張られ
るが、ビット線電圧の下方へのスイングはゲート接地Ｐ
ＭＯＳＦＥＴ１０．１２のしきい電圧（ＶＴＲ）の絶対
値にクランプされる。センス動作後のビット線のプリチ
ャージは、ＰＭＯＳ　　ＦＥＴ３０によってビット１ｇ
１２６．２８の電圧を等化することによって行なわれる
。センス動作後、高レベル側ビット線は第２のラッチに
よってプリチャージ・レベルからＶＤＤにプルアップさ
れており、低レベル側ビット線はＩＶＴＰＩの電圧レベ
ルにある。したがって、等化によってビット１ｌＪＪ２
６．２８は（ＶＤＤ＋　ｌ　ＶＴＰ　Ｉ　）／２の電圧
、通常は２／３ＶＤＤにプリチャージされる。
上記米国特許のメモリ回路は、ビット線の電圧スイング
を（ＶＤＤ　−Ｉ　ＶＴＲＩ　）の電圧範囲に制限する
ことによって、電力を節約し、高速センスを達成すると
いう利点を有する。また、ビット線電圧の下方へのスイ
ングがＩＶＴＲＩにクランプされるため、２／３ＶＤＤ
ビツト線プリチヤ一ジ方式を用いた場合でもビット線電
圧スイングがプリチャージ・レベルに関して対称となり
、ノイズ耐性が向上するという利点がある。なお、２／
３ＶＤＤビツト線プリチヤ一ジ方式を用いたセンス方式
は、Ｓ、Ｈ，Ｄｈｏｎｇ他による論文、”ＣＭＯ５ＤＲ
ＡＭのための高速センス方式（ｔ（ｉｇｈ−３ｐｅｅｄ
　　Ｓｅｎｓｉｎｇ　　Ｓｃｈｅｍｅ　　ｆｏｒ　　Ｃ
ＭＯ５ＤＲＡＭ’Ｓ　）、Ｉ　Ｅ　Ｅ　Ｅ　　Ｊｏｕｒ
ｎａｌ　　ｏｆ　　５ｏｌｉｄ　−８ｔａｔｅ　　Ｃ１
ｒｅｕｉｔｓ、　Ｖｏｌ、　２３、ｐｐ、３４−４０、
Ｆｅｂ、１９８８にも示されている。
しかしながら上記米国特許のメモリ回路のＰＭＯＳ　　
ＦＥＴｌ０１１２はソース・フォロワ・モードで動作し
低電圧において高抵抗を示すため、ビット線の放電速度
が遅くなり、書込みおよびリストア動作が低速になると
いう問題がある。従って、２／３ＶＤＤプリチヤ一ジ方
式では、書込み速度を遅くすることなく且つ簡単な回路
でビット線の下方への電圧スイングを制限できることが
望ましい。さらに、高性能なりＲＡＭを達成するために
は、センス・アンプ回路と入出力データ線との間で高速
転送動作が可能である必要がある。これらの要件は低消
費電力で、しかも信頼性を損うことなく実現できる必要
がある。
本発明と関連すると考えられる他の従来技術の文献は次
のとおりである。
特開昭６２−１６５７８７号は、負荷容量分離用のバリ
アＦＥＴを介して結合されたリストア回路とセンス・ア
ンプを有するＤＲＡＭを示している。リストア回路は、
交差結合されたＰＭＯＳＦＥＴよりなるラッチで構成さ
れており、その交差結合点はビット線対に接続されてい
る。センス・アンプは交差結合されたＮＭＯＳＦＥＴよ
りなるラッチで構成されている。リストア回路の交差結
合点とセンス・アンプの交差結合点はＮＭＯＳＦＥＴよ
りなるバリア・トランジスタを介して結合される。バリ
アＦＥＴのゲートには、（ビット線プリチャージ電圧＋
バリアＦＥＴのしきい値電圧）よりも大きな一定電圧が
与えられる。しかしながらこの従来技術には、本発明の
ようにセンス・ラッチの共通ノードの電圧の制御によっ
てビット線の下方への電圧スイングを制限することおよ
びＰＭＯＳ　　ＦＥＴゲートを介してセンス・ラッチを
入出力データ線に結合することは示されていない。
特開昭６３−１９７０９３号は、交差結合されたＮＭＯ
ＳＦＥＴよりなる第１のセンス・アンプと、交差結合さ
れたＰＭＯＳ　　ＦＥＴよりなる第２のセンス・アンプ
とを有するＤＲＡＭを示している。第１のセンス・アン
プの交差結合ノードは第２のセンス・アンプの交差結合
ノードに直結され、かつビット線対に結合されている。
第１のセンス・アンプの共通ノードには、プリチャージ
電圧発生回路が接続される。第１のセンス・アンプの共
通ノードとビット線対との間にはプリチャージ期間にオ
ンにされる１対のＮＭＯＳＦＥＴが接続され、第２のセ
ンス・アンプの共通ノードとビット線対との闇にはプリ
チャージ期間にオンにされる１対のＰＭＯＳ　　ＦＥＴ
が接続される。ビット線対の間に接続された等化ＦＥＴ
によってビット線対が１／２■ｏｏ（■ｏｏは電源電圧
）に等化される時、プリチャージ電圧発生回路もオンに
される。プリチャージ電圧発生回路は１／２■。。にほ
ぼ等しいビット線プリチャージ電圧■ＢＬを発生し、こ
の電圧は上記１対のＮＭＯＳ　　ＦＥＴおよび上記１対
のＰｕＯ２ＦＥＴｅ介してビット線対および第２のセン
ス・アンプの共通ノードに結合される。これにより、ビ
ット線対および両方のセンス・アンプの共通ノードは、
１／２■。。にほぼ等しいプリチャージ電圧■ＢＬに確
実にプリチャージされる。この従来技術には、本発明の
ようにセンス・ラッチの共通ノードの電圧の制御によっ
てビット線の下方への電圧スイングを制限することおよ
びＰｕＯ２ＦＥＴゲートを介してセンス・ラッチを入出
力データ線に結合することは示されていない。
Ｃ０発明が解決しようとする課題 したがって本発明の目的は、高速動作が可能な改良され
たＤＲＡＭを提供することである。
他の目的は、新規な方式でビット線の下方への電圧スイ
ングを制限する改良されたＤＲＡＭを提供することであ
る。
他の目的は、センス・アンプと入出力データ線との間で
高速なデータ転送が可能な改良された高速なりＲＡＭを
提供することである。
０１課題を解決するための手段 本発明のダイナミック・ランダム・アクセス・メモリは
、１対の交差結合ノードおよび共通ノードを有する、交
差結合されたＮＭＯＳ　　ＦＥＴよりなるラッチを含む
センス・アンプ回路、ラッチの交差結合ノードに結合さ
れ、センス前に所定の電圧にプリチャージされるビット
線対、およびラッチの共通ノードに結合されたラッチ駆
動回路を含む。ラッチ駆動回路はセンス時にラッチを活
性化するためにラッチの共通ノードに基準電圧を結合す
る。ラッチ駆動回路は、ラッチの活性イしによって生じ
る低レベル側ビット線の下方への電圧スイングを上記基
準電圧よりも高い所定の電圧レベルに制限するようにラ
ッチの共通ノードの電圧を制御する。この所定の電圧レ
ベルは低レベル側ビット線のリストア電圧を与える。
低レベル側ビット線の下方への電圧スイングの制限は、
ラッチの共通ノードな基準電圧へ結合するＦＥＴを、ビ
ット線電圧が上記所定の電圧レベルまで降下した時にオ
フにすることによって行なうことができる。これによれ
ば、電力消費なしに自動的に所定のビット線低電圧レベ
ルを設定することができる。さらに、所定のビット線低
電圧レベルを発生する電圧発生器をラッチの共通ノード
に結合することにより、製造プロセスの変動に関係なく
正確にビット線低電圧レベルを設定することができる。
ラッチはＰｕＯ２ＦＥＴよりなる転送ゲートを介して入
出力データ線に結合される。ＰＭＯＳＦＥＴは転送ゲー
ト・ターン・オン遷移時におけるノイズによってラッチ
の状態が反転するのを防止し、したがって、早いタイミ
ングでオンになってセンス・データをデータ線に高速に
転送することができる。
Ｅ、実施例 次に図面を参照して本発明の良好な実施例について説明
する。第１図は本発明のＤＲＡＭ回路を示している。こ
のメモリ回路は、１対の交差結合されたＮＭＯＳ　　Ｆ
ＥＴ　　ＴＮＩ、ＴＮ２よりなる第１のラッチ１０およ
び１対の交差結合されたＰｕＯ２ＦＥＴ　　ＴＰ３、Ｔ
Ｐ４よりなる第２のラッチ１２を含む。ＮＭＯＳ　　Ｆ
ＥＴ　　ＴＮＩ、ＴＮ２のゲートおよびドレインが交差
結合され、ソースは共通ノードＮ１に接続されている。
ＰｕＯ２ＦＥＴ　　ＴＰ３、ＴＰ４のゲートおよびドレ
インが交差結合され、ソースは共通ノードＮ２に接続さ
れている。第１のラッチ１０と第２のラッチ１２との間
には、負荷分離用ＮＭＯＳＦＥＴ　　ＴＮ３、ＴＮ４が
接続されている。ＦＥＴゲート、ＴＮ４のゲートには、
（ＶＥＱ十ＶＴＮ）（ここで、ＶＥＱはビット線プリチ
ャージ電圧、ＶＴＮはＦＥＴ　　ＴＮ３、ＴＮ４のしき
い値電圧）よりも大きい電圧が印加される。この例では
、８゜６■の電源電圧ＶＤＤが印加されている。第１の
ラッチ１０の共通ノードＮ１および第２のラッチ１２の
共通ノードＮ２はラッチ駆動回路１６に接続されている
。第１のラッチ１０、第２のラッチ１２およびＦＥＴ　
　ＴＮ３、ＴＮ４はメモリ・センス・アンプ回路を構成
する。
第２のラッチ１２の交差結合ノードＮ３、Ｎ４はビット
線対ＢＬ、ＢＬＮに結合されている。ビット線対ＢＬ、
ＢＬＮとワード線ＷＬＩ−ＷＬＮとによって定められる
位置にはメモリ・セル１４が設けられている。この例で
は、メモリ・セルのスイッチＦＥＴとしてＰＭＯＳ　　
ＦＥＴが用いられている。ビット線対の間には等化信号
ＰＢＱに応答するＰＭＯＳ　　ＦＥＴ　　ＴＰ５が接続
されている。
センス・アンプ回路のセンス・ノードとして作用する、
第１のラッチ１０の交差結合ノードＳＡ、ＳＡＮは、Ｐ
ＭＯＳ　　ＦＥＴ　　ＴＰｌ、ＴＰ２よりなる転送ゲー
トを介して１対の人出力データ線１０．１ＯＮに接続さ
れている。ＦＥＴ　　ＴＰＩ、ＴＰ２はカラム・スイッ
チまたはビット・スイッチとして働き、カラム・デコー
ダからのカラム選択信号￥１によって制御される。デー
タ１７１０．１ＯＮは通常のＣＭＯ３差動増幅器型の出
力増幅口ｕ１８に結合されている。第１図には、１対の
ビット線しか示されていないが、実際には多数のこのよ
うなビット線対が設けられ、選択されたビット線対がカ
ラム・スイッチによって選択的にデータ線■０、ＩＯＮ
に結合される。
第２図はラッチ駆動回路１６の具体的回路を示している
。ラッチ駆動回路は第１のラッチ１０の共通ノードＮ１
に接続される出力端子ＰＳＢおよび第２のラッチ１２の
共通ノードＮ２に接続される出力端子ＰＳＤＰを有する
。ラッチ駆動回路は、センス期間に低速センス活性化信
号ＰＳ１ｅ受取る小さなＮＭＯＳ　　ＦＥＴ　　ＴＮ５
、高速センス活性化信号ＰＳ２を受取る大きなＮＭＯＳ
　　ＦＥＴ　　ＴＮ６、およびリストア期間にビット線
低電圧レベル・クランプ信号５Ｐ３１受取るＮＭＯＳＦ
ＥＴ　　ＴＮ７を含む。ＴＮ５、ＴＮ６およびＴＮ７の
ドレインは出力端子ＰＳＢに共通接続され、ＴＮ５、Ｔ
Ｎ６のソースは大地電圧として選ばれた基準電圧に接続
されている。ＴＮ７のソースはビット線低電圧レベル発
生器２ｏに接続されている。電源電圧ＶＤＤと出力端子
ＰＳＤＰとの間には、第２のラッチ１２を活性化する信
号Ｐｓ４を受取るＰＭＯＳ　　ＦＥＴ　　ＴＰ６が接続
され、出力端子ＰＳＤＰとＰＳＢとの間には、等化信号
ＰＥＱを受取るＰＭＯＳ　　ＦＥＴ　　ＴＰ７が接続さ
れている。
次に第１図−第３図を参照して動作を説明する。
センス動作 センス動作それ自体は、低速センスおよび高速センスを
用いる従来のＤＲＡＭと基本的に同じである。センス動
作の開始前には、ビット線対ＢＬ、ＢＬＮおよびラッチ
・ノードＳＡ、ＳＡＮは等化されたプリチャージ電圧Ｖ
ＥＱにある。選択されたワード線が低レベルにされると
、開運するメモリ・セルが読取られ、記憶値に応じてビ
ット線対に差電圧を発生する。ビット線の電圧は導通状
態のＦＥＴ　　ＴＮ３、ＴＮ４を介してラッチ・ノード
ＳＡ、ＳＡＮに結合される。
低速センス活性化信号ＳＰＩが高レベルになると、ＴＮ
５が軽く導通し、端子ＰＳＢの電圧をゆるやかに低下さ
せる。これにより、第１のラッチ１０はラッチ・ノード
ＳＡ、ＳＡＮ間の電位差を増幅し始める。次に、高速セ
ンス活性化信号ｓＰ２が高レベルになると共に、第２ラ
ツチ活性化信号ＳＰ４が低レベルになる６信号ＳＰ２に
よりＴＮ６が強く導通して端子ＰＳＢの電圧の低下を加
速する。これにより第１のラッチ１ｏは低レベル側ビッ
ト線を０■に向けて引張る。例えば、第３図の例では、
低レベル側ビット！ＢＬＮおよび対応するラッチ・ノー
ドＳＡＮの電圧が低下する。
この時等化信号ＰＥＱは高レベルであり、ＦＥＴＴＰ７
はオフであるがら、ＰＳ４低によって端子ＰＳＤＰが電
源電圧に結合され、高レベル側ビット線および対応する
ラッチ・ノード、例えばＢＬおよびＳＡをプリチャージ
電圧ＶＥＱから電源電圧ＶＤＤにプルアップする。ＮＭ
ＯＳＦＥＴＴＮ３．ＴＮ４はラッチ・ノードＳＡ、ＳＡ
Ｎをビット線キャパシタンスから分離し、高速なラッチ
動作を与える。
次にカラム選択信号￥１がセンス期間中に低レベルにな
り、センス・ノードＳＡ、ＳＡＮをデータ線１０．ＩＯ
Ｎに結合する。データ線１０．１ＯＮは読取り動作前に
ＶＤＤにプリチャージされており、低レベルのセンス・
ノードＳＡＮに結合されたデータ線１ＯＮはラッチ１０
を通して放電する。高レベルのセンス・ノードＳＡに結
合されたデータ線はラッチ１０の導通ＦＥＴ、この例で
はＴＮ２、のゲートにＶＤＤの電圧を与え、データ線１
ＯＮの放電を加速する。データ線間の差電圧は出力アン
プ１８によってさらに増幅され、低レベル・データ線１
ＯＮの電圧は０■になる。
本発明の１つの特徴は、第１のラッチ１０の活性化によ
って生じる低レベル側ビット線ＢＬＮの下方への電圧ス
イングを、第１のラッチ１０の共通ノードＮ１の電圧制
御によって所定のビット線電圧レベルにクランプするよ
うにしたことである。
ＦＥＴ　　ＴＮ５．ＴＮ６が導通し続けた場合、低レベ
ル側ビット線の電圧はほぼＯＶまで低下する。
しかし本発明では、ラッチ１０の活性化によって低レベ
ル側ビットｉＭＢＬＮの電圧が低レベル・リストア電圧
に相当する所定のビット線低電圧レベルＶＢＬＬまで低
下した時、ＰＳｌおよびＰＳ２が低になって、ＦＥＴ　
　ＴＮ５およびＴＮ６をオフにする。したがって、低レ
ベル側ビット線には低レベル・リストア電圧が自動的に
与えられる。
しかしながら製造プロセスの変動のため、ＴＮ５および
ＴＮ６をオフにすることによって低レベル側ビット線に
所定の低レベル・リストア電圧を正確に設定するのが困
難になることがある。したがって本発明の実施例では、
所定の低レベル・リストア電圧に実質的に等しいビット
線低電圧レベルＶＢＬＬを発生するビット線低電圧レベ
ル発生器２０をラッチ１０の共通ノードＮ１に結合する
。
低レベル側ビットＭＢＬＮが所定のビット線低電圧レベ
ルＶＢＬＬに降下するタイミングでＴＮ５およびＴＮ６
がオフにされると共に、ビット線低電圧レベル・クラン
プ信号ＰＳ３が高になる。
これによりＴＮ７がオンになり、ビット線低電圧レベル
のための基準電圧レベルＶＢＬＬを発生器２０から共通
ノードＮ１に結合する。勿論、ＴＮ５およびＴＮ６をオ
フにすることによってビット線低電圧レベルＶＢＬＬを
正確に設定できる場合は、ビット線低電圧レベル発生器
２０は不要である。
本発明のもう１つの特徴は、カラム・スイッチとしてＰ
ｕＯ２ＦＥＴ　　ＴＰＩ、ＴＰ２が用いられていること
である。カラム・スイッチとしてＮＭＯＳＦＥＴが用い
られた場合は、低レベル側のセンス・ノードに接続され
たカラム・スイッチのゲート−ソース電圧ＶＧＳが大き
くなる。したがってカラム・スイッチのターン・オン遷
移時に低レベル側のカラム・スイッチに比較的大きな過
渡ノイズ電流が梳れる。このノイズ電流は低レベル・セ
ンス・ノードの電圧を上昇させ、ラッチ１０が十分にセ
ットされていない場合は、ラッチ１０の状態を反転させ
、誤読取りを生じる可能性がある。したがって、カラム
・スイッチとしてＮＭＯＳＦＥＴ；Ｅ−用いた場合は、
ラッチ１０が十分にセットされた後にカラム・スイッチ
をオンにする必要がある。カラム・スイッチとしてＰｕ
Ｏ２ＦＥＴを用いた場合、両方のソースがデータ線のプ
リチャージ電圧ＶＤＤにあり、両方のＦＥＴのゲート−
ソース電圧が等しい。したがって、ＰｕＯ２ＦＥＴはタ
ーン・オン遷移時にミラー電流源として働き、過度ノイ
ズ電流は事実上バランスし、ラッチ１０の状態にほとん
ど影響を与えない。したがって、カラム・スイッチＴＰ
Ｉ、ＴＰ２はビット線電圧が最終レベルに達する前によ
り早いタイミングでオンになって、感知されたデータを
早期にデータ線に転送し、メモリ・サイクルを短縮する
ことができる。第３図において、カラム選択信号￥１が
高速センス期間の中央付近で早期にオンになっているこ
とに注目されたい。また、ビット線電圧が最終レベルに
達する前にカラム・スイッチがオンになり、ラッチ１０
の導通側ＦＥＴにデータ線電圧ＶＤＤが結合されるから
、ラッチ１０の駆動が加速され、センス動作が一層高速
化される。
リストア動作 センス動作の後にはリストア動作すなわち再書込みが行
なわれる。リストア動作は、上述したように信号ＰＳ１
およびＰＳ２が低になり、ＰＳ３が高になった時開始さ
れる。この時、低レベル側ビット線の電圧は低レベル・
リストア電圧に相当するビット線低電圧レベルＶＢＬＬ
にあり、高レベル側ビット線の電圧はＶＤＤにある。し
たがって、一方の記憶値は電圧ＶＢＬＬとして、他方の
記憶値はＶＤＤとしてメモリ・セルにリストアされる。
もしＴＮ６が導通し続けた場合、ラッチ１０のノードＮ
１の電圧がほぼ０■まで降下するが、本発明ではノード
Ｎ１がＯ■に低下する前にＶＢＬＬにクランプされる。
したがって、ラッチ・ノードＳＡ／ＳＡＮの電圧スイン
グが制限され、消費電力が減少する。
プリチャージ動作 プリチャージ期間には信号ＰＳ３が低レベルになり、信
号ＰＳ４が高レベルになり、等化信号ＰＥＱが低レベル
になる。したがって、ＴＰ６．ＴＰＴがオフになり、Ｔ
ＰＴがオンになる。端子ＰＳＤＰの電圧はＶＤＤに充電
され、端子ＰＳＢの電圧はＶＢＬＬに充電されているか
ら、ＴＰＴがオンになることによって、端子ＰＳＢおよ
びＰＳＤＢの電圧はＶＥＱ＝（ＶＤＤ＋ＶＢＬＬ　）／
２の電圧に等化され、共通ノードＮ１およびＮ２にこの
電圧を与える。
一方、等化ＦＥＴ　　ＴＰ５もオンになり、ビット線対
を等化し、（ＶＤＤ＋ＶＢＬＬ）／２の電圧にプリチャ
ージする。等化ＦＥＴ　　ＴＰ５による等化とラッチ駆
動回路１６からのプリチャージ電圧の供給との組合せに
より、ビット線対は急速にプリチャージされる。ＶＤＤ
は例えば３．６■、ＶＢＬＬは１／３ＶＤＤ＝１．２Ｖ
にされる。したがってプリチャージ電圧ＶＥＱは２．４
■、すわち２／３ＶＤＤになる。
本発明では、負荷分離用ＦＥＴとしてＮＭＯＳＦＥＴ　
　ＴＮＴ、ＴＮ４が用いられているが、負電圧によって
十分に導通状態にバイアスしたＰＭＯＳＦＥＴを用いる
ことも可能である。しかし一定のしきい値を有するＰＭ
Ｏ５ＦＢＴをつくるのは難しく、また余分な負電圧源が
必要になるため、ＰＭＯＳＦＥＴは好ましくない。ＦＥ
ＴＴＮ３およびＴＮ４のコンダクタンスは、センス時に
おけるビット線とセンス・ノードとの間の高速な電荷転
送、ならびに高速なリストア動作および書込み動作を与
える程度に高いが、センス・ノードをビット線容量から
有効に分離できる程度に低い必要がある。
また、本発明の実施例では、第１のラッチ１０としてＮ
ＭＯＳＦＥＴ、第２のラッチ１２としてＰＭＯＳＦＥＴ
を用いたが、第１のラッチ１０としてＰＭＯＳＦＥＴ、
第２のラッチ１２としてＮＭＯＳＦＥＴを用いることも
可能である。
しかしこの場合は、ラッチ駆動回路１６の電圧値、ＦＥ
Ｔの導通型および制御信号の極性を反対にする必要があ
る。この変形では、プリチャージ電圧は１／３ＶＤＤに
なり、ビット線クランプ・レベル発生器２０は２／３Ｖ
ＤＤを発生し、高レベル側ビット線の上方への電圧スイ
ングを２／３ＶＤＤにクランプする。したがって、ビッ
ト線の電圧は０■と２／３ＶＤＤの間でスイングする。
しかし一定のしきい値を有するＰＭＯＳＦＥＴをつくる
のが難しく、したがってデータ・ラッチ・タイミングが
不安定になりやすいので、第１のラッチ１０としてＮＭ
ＯＳＦＥＴ、第２のラッチとしてＰＭＯＳＦＥＴを用い
るのが好ましい。
Ｆ１発明の効果 （１）ＮＭＯＳラッチの共通ノードはセンス時に基準電
圧に結合され、低レベル側ビット線の電圧が所定のビッ
ト線低電圧レベルに低下した時下方への電圧スイングを
クランプするように制御される。
したがってセンス動作および書込み動作に実質的な影響
を与えることなく簡単にビット線低電圧レベルを設定す
ることができる。この方式によれば、負荷分離ＦＥＴと
してＮＭＯＳＦＥＴを使用でき、上記米国特許第４８１
６７０６号に伴う問題を解決できる。
（２）カラム・スイッチとしてＰＭＯＳＦＥＴが用いら
れる。したがってビット線電圧が最終レベルに達する前
にカラム・スイッチを早期にオンにでき、したがってデ
ータ綿へのデータ転送を迅速に行ない、かつＮＭＯＳラ
ッチに対する駆動を加速しラッチ動作を高速化できる。
（３）センス・アンプのノードＳＡ／ＳＡＮの電圧スイ
ングが制限されるため、消費電力が少ない。
【図面の簡単な説明】
第１図は本発明によるＤＲＡＭを示す図である。 第２図は第１図のラッチ駆動回路の詳細図である。 第３図は第１図のＤＲＡＭの動作波形図である。 第４図は従来のＤＲＡＭを示す図である。 １０・・・・第１のラッチ、１２・・・・第２のラッチ
、１４・・・・メモリ・セル、ＢＬ、ＢＬＮ・・・・ビ
ット線対、ＴＮ３．ＴＮ４・・・・負荷分離用ＦＥＴ、
ＴＰｌ、ＴＰ２・・・・カラム・スイッチ、ＴＰ５・・
・・等化用ＦＥＴ、１０．ＩＯＮ・・・・データ線、１
６・・・・ラッチ駆動回路、ＳＰｌ・・・・低速センス
活性化信号、ＳＦ２・・・・高速センス活性化信号、Ｓ
Ｆ３・・・・ビット線低電圧レベル・クランプ信号、Ｓ
ｒ１・・・・ビット線プルアップ信号、ＰＥＱ・・・・
ビット線等化信号。 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人　　弁理士　　山　　本　　仁　　朗（外１名）

Claims (1)

  1. 【特許請求の範囲】 １、ゲートおよびドレインが交差結合されソースが共通
    ノードに接続された１対のＮＭＯＳＦＥＴよりなるラッ
    チを含むセンス・アンプ回路と、上記ラッチの交差結合
    ノードに結合され、センス前に所定の電圧にプリチャー
    ジされるビット線対と、 上記ラッチの上記共通ノードに結合されたラッチ駆動回
    路とを含み、 上記ラッチ駆動回路は、センス時に上記ラッチを活性化
    するために上記共通ノードに基準電圧を結合し、かつ上
    記ラッチの上記活性化によつて生じる低レベル側ビット
    線の下方への電圧スイングを上記基準電圧よりも高い所
    定の電圧レベルに制限するように上記共通ノードの電圧
    を制御する手段を含むことを特徴とするダイナミック・
    ランダム・アクセス・メモリ。 ２、請求項１において、上記基準電圧が大地電圧であり
    、上記所定の電圧レベルが低レベル側ビット線のリスト
    ア電圧レベルに実質的に等しいことを特徴とするダイナ
    ミック・ランダム・アクセス・メモリ。 ３、請求項２において、上記リストア電圧レベルは上記
    プリチャージ電圧と上記大地電圧との中間の値を有する
    ことを特徴とするダイナミック・ランダム・アクセス・
    メモリ。 ４、請求項１において、上記手段は、上記ラッチの上記
    共通ノードと上記基準電圧との間に接続され、センス時
    にオンにされ上記低レベル側ビット線の電圧が上記所定
    の電圧レベルまで低下した時オフにされるＦＥＴを含む
    ことを特徴とするダイナミック・ランダム・アクセス・
    メモリ。 ５、請求項４において、上記手段は、 上記所定の電圧レベルと実質的に等しいビット線低電圧
    レベルを発生するビット線低電圧レベル発生器と、 上記ラッチの上記共通ノードと上記ビット線低電圧レベ
    ル発生器との間に接続され、上記低レベル側ビット線の
    電圧が上記所定の電圧レベルまで低下した時オンにされ
    て上記ビット線低電圧レベルを上記共通ノードに結合す
    るＦＥＴとを含むことを特徴とするダイナミック・ラン
    ダム・アクセス・メモリ。 ６、請求項５において、上記ビット線低電圧レベルが低
    レベル側ビット線のリストア電圧レベルを与えることを
    特徴とするダイナミック・ランダム・アクセス・メモリ
    。 ７、請求項６において、上記手段はプリチャージ期間に
    上記プリチャージ電圧に等しい電圧を上記ラッチの上記
    共通ノードに結合する手段を含むことを特徴とするダイ
    ナミック・ランダム・アクセス・メモリ。 ８、ゲートおよびドレインが交差結合されソースが共通
    ノードに接続された１対のＮＭＯＳＦＥＴよりなるラッ
    チを含むセンス・アンプ回路と、上記ラッチの交差結合
    ノードに結合され、センス前に所定の電圧にプリチャー
    ジされるビット線対と、 上記ラッチの上記共通ノードに結合されたラッチ駆動回
    路とを含み、上記ラッチ駆動回路は、センス期間に上記
    ラッチを活性化するために上記共通ノードに基準電圧を
    結合するための第１の手段と、 リストア期間に低レベル側ビット線の電圧を上記基準電
    圧よりも高いリストア電圧レベルにクランプするために
    上記共通ノードに上記リストア電圧レベルに実質的に等
    しいビット線低電圧レベルを結合するための第２の手段
    と、 プリチャージ期間に上記ビット線低電圧レベルよりも高
    いプリチャージ電圧を上記共通ノードに結合するための
    第３の手段とを含むことを特徴とするダイナミック・ラ
    ンダム・アクセス・メモリ。 ９、請求項８において、上記リストア電圧レベルは上記
    プリチャージ電圧と上記基準電圧との中間の値を有する
    ことを特徴とするダイナミック・ランダム・アクセス・
    メモリ。 １０、請求項９において、上記第１の手段は上記ラッチ
    の上記共通ノードと上記基準電圧との間に接続され、セ
    ンス時にオンにされ上記低レベル側ビット線の電圧が上
    記リストア電圧レベルに実質的に等しい所定の電圧レベ
    ルまで降下した時オフにされる第１のＦＥＴよりなり、 上記第２の手段は上記ラッチの上記共通ノードとビット
    線低電圧レベル発生器との間に接続され、上記低レベル
    側ビット線の電圧が上記所定の電圧レベルまで降下した
    時オンにされ、リストア動作の終了時にオフにされる第
    ２のＦＥＴよりなり、上記第３の手段はプリチャージ期
    間にオンにされて、上記ビット線低電圧レベルにある上
    記ラッチの上記共通ノードと電源電圧にあるノードとを
    短絡する第３のＦＥＴよりなることを特徴とするダイナ
    ミック・ランダム・アクセス・メモリ。 １１、１対の交差結合ノードおよび共通ノードを有する
    、交差結合ＮＭＯＳＦＥＴよりなる第１のラッチと、 １対の交差結合ノードおよび共通ノードを有する、交差
    結合ＰＭＯＳＦＥＴよりなる第２のラッチと、 上記１対および第２のラッチの上記交差結合ノードの間
    に接続された分離用ＦＥＴと、 上記第２のラッチの上記交差結合ノードに結合され、セ
    ンス前に所定の電圧にプリチャージされるビット線対と
    、 １対のデータ線と、 上記第１のラッチの上記交差結合ノードを上記データ線
    に結合するゲートＦＥＴと、 上記第１のラッチの上記共通ノードに結合された第１の
    端子および上記第２のラッチの上記共通ノードに結合さ
    れた第２の端子を有するラッチ駆動回路とを含み、 上記ラッチ駆動回路は、 センス期間に上記第１のラッチを活性化するために基準
    電圧を上記第１の端子に結合する第１の手段と、 上記第１のラッチの上記活性化によつて低レベル側ビッ
    ト線の電圧が上記基準電圧よりも高い所定の電圧レベル
    まで降下した時上記所定の電圧レベルと実質的に等しい
    ビット線低電圧レベルを上記第１の端子に結合する第２
    の手段と、 センス期間に上記第２のラッチを活性化するために電源
    電圧を上記第２の端子に結合する第３の手段とを含むこ
    とを特徴とするダイナミック・ランダム・アクセス・メ
    モリ。 １２、請求項１１において、上記分離用ＦＥＴは、その
    ゲートが（上記プリチャージ電圧＋上記分離用ＦＥＴの
    しきい値電圧）よりも大きな電圧にバイアスされたＮＭ
    ＯＳＦＥＴであることを特徴とするダイナミック・ラン
    ダム・アクセス・メモリ。 １３、請求項１１において、上記ビット線低電圧レベル
    が低レベル側ビット線のリストア電圧レベルを与え、上
    記電源電圧が高レベル側ビット線のリストア電圧レベル
    を与えることを特徴とするダイナミック・ランダム・ア
    クセス・メモリ。 １４、請求項１３において、上記ビット線低電圧レベル
    は上記プリチャージ電圧と上記基準電圧との中間の値を
    有することを特徴とするダイナミック・ランダム・アク
    セス・メモリ。 １５、請求項１１において、上記ラッチ駆動回路はプリ
    チャージ期間に上記ビット線低電圧レベルと上記電源電
    圧の中間のプリチャージ電圧を上記第１の端子に結合す
    る第４の手段を含むことを特徴とするダイナミック・ラ
    ンダム・アクセス・メモリ。 １６、請求項１５において、上記第１の手段は上記第１
    の端子と上記基準電圧との間に接続され、第１のラッチ
    活性化信号に応答する第１のＦＥＴよりなり、 上記第２の手段は上記第１の端子とビット線低電圧レベ
    ル発生器との間に接続され、ビット線低電圧クランプ信
    号に応答する第２のＦＥＴよりなり、 上記第３の手段は上記電源電圧と上記第２の端子との間
    に接続され、第２のラッチ活性化信号に応答する第３の
    ＦＥＴよりなり、 上記第４の手段は上記第１および第２の端子間に接続さ
    れ、等化信号に応答する第４のＦＥＴよりなることを特
    徴とするダイナミック・ランダム・アクセス・メモリ。 １７、請求項１１において、上記ゲートＦＥＴがＰＭＯ
    ＳＦＥＴであることを特徴とするダイナミック・ランダ
    ム・アクセス・メモリ。 １８、１対の交差結合ノードおよび共通ノードを有する
    、第１の導電型の交差結合ＦＥＴよりなる第１のラッチ
    と、１対の交差結合ノードおよび共通ノードを有し、そ
    の交差結合ノードが上記第１のラッチの上記交差結合ノ
    ードに結合された第２の導電型の交差結合ＦＥＴよりな
    る第２のラッチとを含むセンス・アンプ回路と、 上記第２のラッチの上記交差結合ノードに結合され、セ
    ンス前に所定の電圧にプリチャージされるビット線対と
    、 上記第１のラッチの上記共通ノードに結合された第１の
    端子および上記第２のラッチの上記共通ノードに結合さ
    れた第２の端子を有するラッチ駆動回路とを含み、 上記ラッチ駆動回路は、 センス期間に上記第１のラッチを活性化するために第１
    の電圧を上記第１の端子に結合する第１の手段と、 上記第１の電圧に向つて引張られるビット線が上記第１
    のラッチの活性化によつて上記プリチャージ電圧と上記
    第１の電圧との間の所定の電圧レベルまで変化した時上
    記所定の電圧レベルと実質的に等しいビット線電圧クラ
    ンプ・レベルを上記第１の端子に結合する第２の手段と
    、 センス期間に上記第２のラッチを活性化するために第２
    の電圧を上記第２の端子に結合する第３の手段とを含む
    ことを特徴とするダイナミック・ランダム・アクセス・
    メモリ。 １９、請求項１８において、上記ビット線電圧クランプ
    ・レベルが第１のリストア電圧を与え、上記第２の電圧
    が第２のリストア電圧を与えることを特徴とするダイナ
    ミック・ランダム・アクセス・メモリ。 ２０、請求項１９において、上記ビット線電圧クランプ
    ・レベルは上記プリチャージ電圧と上記第１の電圧との
    中間の値を有することを特徴とするダイナミック・ラン
    ダム・アクセス・メモリ。 ２１、請求項１８において、上記ラッチ駆動回路はプリ
    チャージ期間に上記ビット線電圧クランプ・レベルと上
    記第２の電圧の中間のプリチャージ電圧を上記第１の端
    子に結合する第４の手段を含むことを特徴とするダイナ
    ミック・ランダム・アクセス・メモリ。 ２２、請求項２１において、上記第１の手段は上記第１
    の端子と上記第１の電圧との間に接続され、第１のラッ
    チ活性化信号に応答する第１のＦＥＴよりなり、 上記第２の手段は上記第１の端子と上記ビット線電圧ク
    ランプ・レベル発生器との間に接続され、ビット線電圧
    クランプ信号に応答する第２のＦＥＴよりなり、 上記第３の手段は上記第２の電圧と上記第２の端子との
    間に接続され、第２のラッチ活性化信号に応答する第３
    のＦＥＴよりなり、 上記第４の手段は上記第１および第２の端子間に接続さ
    れ、等化信号に応答する第４のＦＥＴよりなることを特
    徴とするダイナミック・ランダム・アクセス・メモリ。 ２３、請求項１８において、上記ゲートＦＥＴがＰＭＯ
    ＳＦＥＴであることを特徴とするダイナミック・ランダ
    ム・アクセス・メモリ。 ２４、ゲートおよびドレインが交差結合されソースが共
    通ノードに接続された１対のＮＭＯＳＦＥＴよりなるラ
    ッチを含むセンス・アンプ回路と、上記ラッチの交差結
    合ノードに結合されたビット線対と、 上記ラッチの共通ノードに結合され、センス時に上記ラ
    ッチを活性化するラッチ駆動回路と、センス前に所定の
    高電圧にプリチャージされる１対のデータ線と、 制御信号に応答して上記ラッチの交差結合ノードを上記
    データ線に結合するＰＭＯＳＦＥＴゲートと を含むダイナミック・ランダム・アクセス・メモリ。 ２５、請求項２４において、上記ＰＭＯＳＦＥＴがセン
    ス期間中にオンにされることを特徴とするダイナミック
    ・ランダム・アクセス・メモリ。
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