JP5057430B2 - 半導体集積回路とその製造方法 - Google Patents
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Description
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
次に、実施の形態について更に詳述する。
図1は、本発明の1つの実施の形態による半導体集積回路を示す回路図である。同図において、半導体集積回路のチップChipは、(スタティックランダムアクセスメモリ)SRAMを含んでいる。n行とm列とにマトリックス状に配置された複数のセルCell00…Cellnmのそれぞれは、1ビットのSRAMメモリセルである。また、半導体集積回路のチップChipは、SRAMの特性バラツキを補償するための制御メモリCnt_MM1、Cnt_MM2と、制御スイッチCnt_SWとを含んでいる。制御スイッチCnt_SWは、PMOS制御部P_CntとNMOS制御部N_Cntとを含んでいる。
例えば、1ビットのSRAMメモリセルCell00は、電源電圧Vddにソースが接続されたPMOSのQp1、Qp2と、接地電圧Vssにソースが接続されたNMOSのQn1、Qn2と、ワード線WL0にゲートが接続されたNMOSのQn3、Qn4とを含んでいる。PMOSのQp1、Qp2は一対の負荷トランジスタとして動作して、NMOSのQn1、Qn2は一対の駆動トランジスタとして動作して、NMOSのQn3、Qn4は一対の転送トランジスタとして動作する。負荷PMOSのQp1のドレインと駆動NMOSのQn1のドレインとは一方の記憶保持ノードN1に接続され、負荷PMOSのQp2のドレインと駆動NMOSのQn2のドレインとは他方の記憶保持ノードN2に接続されている。負荷PMOSのQp1のゲートと駆動NMOSのQn1のゲートとは他方の記憶保持ノードN2に接続され、負荷PMOSのQp2のゲートと駆動NMOSのQn2のゲートとは一方の記憶保持ノードN1に接続されている。その結果、ワード線WL0が非選択レベルである低レベルで一対の転送MOSトランジスタQn3、Qn4がオフの間の情報保持モードでは、一対の記憶保持ノードN1、N2の記憶情報が保持されることができる。
図2は、SRAMメモリセルのNMOSのしきい値電圧Vth(N)とPMOSのしきい値電圧の絶対値|Vth(P)|とのばらつきに依存するSRAMメモリセルの電気的特性を示す図である。同図の横軸はNMOSのしきい値電圧Vth(N)を示し、同図の縦軸はPMOSのしきい値電圧の絶対値|Vth(P)|を示している。また、同図には、SRAMメモリセルの読み出し動作の限界線Lim_Rdと書き込み動作の限界線Lim_Wrも示している。更に、同図で、領域Re1、Re2、Re3、Re4からなるひし形はSRAMメモリセルのNMOSのしきい値電圧Vth(N)とPMOSのしきい値電圧の絶対値|Vth(P)|とのばらつきの分布を示している。
SRAMメモリセルのしきい値電圧の分布が図2の読み出し動作の限界線Lim_Rdの下に位置するとSRAMメモリセルからの正常な読み出しが可能となり、SRAMメモリセルのしきい値電圧の分布が図2の読み出し動作の限界線Lim_Rdの上に位置するとSRAMメモリセルからの正常な読み出しが不可能となる。SRAMメモリセルのしきい値電圧の分布が図2の読み出し動作の限界線Lim_Rdの上に位置することは、領域Re2や領域Re4のようにNMOSのしきい値電圧Vth(N)が低すぎることに対応している。尚、領域Re4はPMOSのしきい値電圧の絶対値|Vth(P)|も低すぎる状態となっており、領域Re2はPMOSのしきい値電圧の絶対値|Vth(P)|は適切な値となっているものである。領域Re2や領域Re4のようにNMOSのしきい値電圧Vth(N)が低すぎると、SRAMメモリセルの読み出し動作で一対の記憶保持ノードN1、N2の一方の低レベルの記憶情報の破壊が生じる。これは、NMOSのしきい値電圧Vth(N)の低下により、一対の転送MOSトランジスタQn3、Qn4の電流が過大となることに起因する。すなわち、データ線DL0、/DL0からの電流が転送MOSトランジスタを介して低レベルの記憶保持ノードに流入するので、低レベルの記憶情報の破壊が生じるものである。従って、図2の領域Re2や領域Re4で読み出し動作の限界線Lim_Rdの上に位置するMOSLSIのチップは、本発明の以前では不良品として破棄されていた。
また、SRAMメモリセルのしきい値電圧の分布が図2の書き込み動作の限界線Lim_Wrの上に位置するとSRAMメモリセルからの正常な書き込みが可能となり、SRAMメモリセルのしきい値電圧の分布が図2の書き込み動作の限界線Lim_Wrの下に位置するとSRAMメモリセルからの正常な書き込みが不可能となる。SRAMメモリセルのしきい値電圧の分布が図2の書き込み動作の限界線Lim_Wrの下に位置することは、領域Re3や領域Re4のようにPMOSのしきい値電圧の絶対値|Vth(P)|が低すぎることに対応している。尚、領域Re4はNMOSのしきい値電圧Vth(N)も低すぎる状態となっており、領域Re3はNMOSのしきい値電圧Vth(N)は適切な値となっているものである。領域Re3や領域Re4のようにPMOSのしきい値電圧の絶対値|Vth(P)|が低すぎると、SRAMメモリセルの書き込み動作で記憶保持ノードへの低レベルの書き込みができなくなる。これは、PMOSのしきい値電圧の絶対値|Vth(P)|の低下により、一対の負荷PMOSQp1、Qp2の電流が過大となることに起因する。すなわち、SRAMメモリセルの書き込み時には一対の記憶保持ノードN1、N2に、一対の転送MOSトランジスタQn3、Qn4を介して一対のデータ線DL0、/DL0の情報が伝達される。特に、低レベル側情報が伝達されることにより、SRAMメモリセルに新しい情報が書き込まれることができる。しかし、一対の負荷PMOSQp1、Qp2の電流が過大となることにより、低レベル側情報が伝達されなくなってしまう。従って、図2の領域Re3や領域Re4で書き込み動作の限界線Lim_Wrの下に位置するMOSLSIのチップは、本発明の以前では不良品として破棄されていた。
本発明の1つの実施の形態による半導体集積回路のチップChipでは、SRAMの特性バラツキを補償するための制御メモリCnt_MM1、Cnt_MM2と制御スイッチCnt_SWとは、極めて重要な補償機能を実行する。
ウエーハ選別で選別された低しきい値電圧Vth(N)のチップの制御メモリCnt_MM2にはNMOS低しきい値電圧情報がプログラムされ、ウエーハ選別で選別された低しきい値電圧|Vth(P)|のチップ制御メモリCnt_MM1にはPMOS低しきい値電圧情報がプログラムされる。この低しきい値電圧情報がプログラムされたMOSLSIのチップChipの動作開始の初期時には、Cnt_MM1、Cnt_MM2の出力信号Cnt_Sg1、Cnt_Sg2は例えばローレベルの接地電圧Vss(GND)となる。
まず、PMOS制御部P_Cntは、PMOSのQpc_1、PMOSのQpc_2、インバータInv_pにより構成されている。PMOS制御部P_Cntでは、PMOSのQpc_1のソースには電源電圧Vddが印加され、PMOSのQpc_2のソースには電源電圧Vddよりも高いNウェルバイアス電圧Vp_1が印加されている。PMOSのQpc_1のドレインとPMOSのQpc_2のドレインとは、SRAMメモリセルの負荷PMOSQp1、Qp2のNウェルN_Wellに接続されている。
制御メモリCnt_MM1、2の出力信号Cnt_Sg1、2がハイレベルとなると、PMOS制御部P_CntのPMOSのQpc_1がオンとなりNMOS制御部N_CntのNMOSのQnc_1がオンとなる。すると、電源電圧VddがSRAMメモリセルの負荷PMOSQp1、Qp2のNウェルN_WellにPMOS基板バイアス電圧Vbpとして印加され、接地電圧VssがSRAMメモリセルの駆動NMOSQn1、Qn2、転送NMOSQn3、Qn4のPウェルP_WellにNMOS基板バイアス電圧Vbnとして印加される。一方、SRAMメモリセルの負荷PMOSQp1、Qp2のソースと駆動NMOSQn1、Qn2のソースとには、電源電圧Vddと接地電圧Vssとがそれぞれ供給されている。従って、SRAMメモリセルの負荷PMOSQp1、Qp2のソースとNウェルN_Wellとには電源電圧Vddが共通に印加され、SRAMメモリセルの駆動NMOSQn1、Qn2のソースとPウェルP_Wellとには接地電圧Vssが共通に印加されている。
図6は、図1に示したLSIのチップChipの制御メモリCnt_MM1、2の構成の例を示す回路図である。図6(a)は、最も単純な制御メモリCnt_MM1、2であり、制御メモリCnt_MM1、2は電源電圧Vddと接地電圧GNDとの間に直列に接続されたヒューズFSと抵抗Rとにより構成されている。図6(b)は、若干複雑な制御メモリCnt_MM1、2である。この制御メモリCnt_MM1、2は、電源電圧Vddと接地電圧GNDとの間に直列に接続されたPMOSのQmp_1、ヒューズFS、抵抗R、NMOSのQmn_1と、4個のインバータInv_m1…m4と、CMOSアナログスイッチSW_m1とで構成されている。図6(a)の制御メモリCnt_MM1、2のヒューズFSをカットする場合には、カットのための高い電源電圧Vddを印加することにより、ヒューズFSが溶断される。図6(b)の制御メモリCnt_MMのヒューズFSをカットする場合には、高レベルの制御信号Stを印加すると伴にカットのための高い電源電圧Vddを印加することにより、ヒューズFSが溶断される。図6(a)の制御メモリCnt_MM1、2は、ヒューズFSがされると、その後のLSIのチップChipの動作開始の初期時の制御メモリCnt_MM1、2の出力信号Cnt_Sgはローレベルの接地電圧GNDとなる。逆に、図6(a)の制御メモリCnt_MM1、2は、ヒューズFSが図9のフローでカットされなければ、その後のLSIのチップChipの動作開始初期時の出力信号Cnt_Sgはハイレベルの電源電圧Vddとなる。図6(b)の制御メモリCnt_MM1、2も、ヒューズFSがカットされると、ハイレベルの起動信号Stに応答して動作開始初期時の制御メモリCnt_MM1、2のラッチ出力信号Cnt_Sgはローレベルの接地電圧GNDとなる。逆に、図6(b)の制御メモリCnt_MM1、2は、ヒューズFSがカットされなければ、ハイレベルの起動信号Stに応答して動作開始初期時のラッチ出力信号Cnt_Sgはハイレベルの電源電圧Vddとなる。
図7は、ウエーハ上に配置された本発明の1つの実施の形態による半導体集積回路の複数のチップChipのSRAMメモリセルのしきい値電圧の測定を説明する図である。同図において、図1に示した半導体集積回路のチップChipは、SRAM以外に、不揮発性メモリとしてのEEPROMと、中央処理ユニットCPUとを含んでいる。不揮発性メモリとしてのEEPROMは、フラッシュメモリで構成されるとともに、本発明の1つの実施の形態で極めて重要なSRAMの特性バラツキを補償するための制御メモリCnt_MM1、Cnt_MM2を含んでいる。
図8は、図1に示した半導体集積回路のチップChipのSRAMメモリセルCell00の内部のリーク電流の経路を説明する図である。このリーク電流は、MOSトランジスタのゲート・ソース電圧がしきい値電圧Vthよりも低い場合に、ドレインに流れるサブスレショルドリーク電流である。まず、負荷PMOSQp1、Qp2のオフ側のPMOSに負荷リーク電流leak_LDが流れ、転送NMOSQn3、Qn4の一方に転送リーク電流leak_TRが流れ、駆動NMOSQn1、Qn2のオフ側のNMOSに駆動リーク電流leak_DRが流れる。これらのサブスレショルドリーク電流の大きさは、MOSトランジスタのしきい値電圧が小さいほど、大きくなる。負荷PMOSQp1、Qp2のオフ側のPMOSに負荷リーク電流leak_LDは、PMOSのしきい値電圧の絶対値|Vth(P)|が小さいほど、大きくなる。転送NMOSQn3、Qn4の一方に転送リーク電流leak_TRと駆動NMOSQn1、Qn2のオフ側のNMOSに駆動リーク電流leak_DRとは、NMOSのしきい値電圧Vth(N)が小さいほど、大きくなる。
図11は、図1に示した半導体集積回路のSRAMメモリセルのデバイス平面構造のレイアウト図である。図11には、3個のSRAMメモリセルCell00、Cell01、Cell02が示されている。図11の中央には、NウェルN_Wellが配置され、NウェルN_WellにはSRAMメモリセルCell00の一対の負荷PMOSQp1、Qp2が配置されている。図11の左には、一方のPウェルP_Wellが配置され、一方のPウェルP_WellにはSRAMメモリセルCell00の一方の駆動NMOSQn1と一方の転送NMOSQn3が配置されている。一方の負荷PMOSQp1のドレインと一方の駆動NMOSQn1のドレインと他方の負荷PMOSQp2のゲートとは、一方の記憶保持ノードN1としての配線領域(破線N1)に電気的に接続される。図11の右には、他方のPウェルP_Wellが配置され、他方のPウェルP_WellにはSRAMメモリセルCell00の他方の駆動NMOSQn2と他方の転送NMOSQn4が配置されている。他方の負荷PMOSQp2のドレインと他方の駆動NMOSQn2のドレインと一方の負荷PMOSQp1のゲートとは、一方の記憶保持ノードN2としての配線領域(破線N2)に電気的に接続される。
図13は、本発明の他の1つの実施の形態による半導体集積回路を示す回路図である。図13に示す半導体集積回路が、図1に示す半導体集積回路と相違するのは、正電圧生成部CP_Pと負電圧生成部CP_Nとを含むことである。正電圧生成部CP_Pは、電源電圧Vddが供給されることにより、電源電圧Vddよりも高いNウェルバイアス電圧Vp_1を形成する。生成された高いNウェルバイアス電圧Vp_1は、SRAMメモリセルの負荷PMOSQp1、Qp2のNウェルN_Wellに供給されることができる。負電圧生成部CP_Nは、接地電圧Vssが供給されることにより、接地電圧Vssよりも低いPウェルバイアス電圧Vn_1を形成する。生成された高い低いPウェルバイアス電圧Vn_1は、SRAMメモリセルの駆動NMOSQn1、Qn2、転送NMOSQn3、Qn4のPウェルP_Wellに供給されることができる。その結果、図13に示す半導体集積回路は、図1に示す半導体集積回路によりも外部端子数を削減することができる。正電圧生成部CP_Pと負電圧生成部CP_Nとはチャージポンプ回路で構成されることができるが、スイッチングレギュレータ等のDC・DCコンバータでも構成されることができる。
図14は、本発明の他の1つの実施の形態による半導体集積回路を示す回路図である。図14に示す半導体集積回路が、図1に示す半導体集積回路と相違するのは、SRAMメモリセルのPMOSとNMOSにウェルバイアス電圧Vp_1、Vn_1を印加するか否かを、制御メモリCnt_MM1、Cnt_MM2で独立して設定できることである。また、制御メモリCnt_MM1、Cnt_MM2の出力信号Cnt_Sg、Cnt_Sg2も複数のビットとなっており、その結果、SRAMメモリセルのPMOSとNMOSに印加されるウェルバイアス電圧Vp_1、Vn_1も、多値電圧となっている。
図17は、本発明の他の1つの実施の形態による半導体集積回路を示す回路図である。図17に示す半導体集積回路が、図14に示す半導体集積回路と相違するのは、SRAMメモリセルのPMOSとNMOSのしきい値電圧が高いと判定されると、高いしきい値電圧を低いしきい値電圧に変化させるために順バイアスの基板バイアス電圧が印加されることである。
図20と図21とは、本発明の更に他の1つの実施の形態による半導体集積回路を示す回路図である。図20と図21とに示すMOSLSIのチップは、SRAMメモリセルのPMOSとNMOSのリーク電流の測定をオンチップで可能にするものである。図20と図21とに示すMOSLSIのチップは、ウエーハー製造の段階でSRAMメモリセルのPMOSとNMOSのリーク電流の測定が測定される。このウエーハー製造の段階でのリーク電流の測定結果に従って、不揮発性メモリ素子であるEEPROMの制御メモリCnt_MM1、MM2に不揮発的なプログラムが行われる。その結果、ウエーハー製造の段階でのSRAMメモリセルのPMOSとNMOSのしきい値電圧のバラツキが、既に説明したように、補償されることができる。
図22は、本発明の更に他の1つの実施の形態による半導体集積回路の断面構造を示す図である。図22に示すMOSLSIは、SOI構造を採用している。尚、SOIは、Silicon-On-Insulatorの略である。
SRAM Cells SRAMメモリセル
Qp1、Qp2 負荷PMOS
Qn1、Qn2 駆動NMOS
Qn3、Qn4 転送NMOS
WL0 ワード線
DL0、/DL0 データ線
N_Well Nウェル
P_Well Pウェル
Cnt_MM 制御メモリ
Cnt_SW 制御スイッチ
P_Cnt PMOS制御部
N_Cnt NMOS制御部
Qpc1、Qpc2 PMOS
Qnc1、Qnc2 NMOS
Vdd 電源電圧
Vss 接地電圧
Vp_1 Nウェルバイアス電圧
Vn_1 Pウェルバイアス電圧
Vbp PMOS基板バイアス配線
Vbn NMOS基板バイアス配線
Claims (16)
- CMOS内蔵SRAMをチップ内部に含み、
前記CMOS内蔵SRAMのメモリセルは、一対の駆動NMOSと、一対の負荷PMOSと、一対の転送NMOSとを含み、
少なくとも情報保持動作と書き込み動作と読み出し動作のいずれかのアクティブモードで前記CMOS内蔵SRAMの複数のPMOSのNウェルと複数のNMOSのPウェルとにPMOS基板バイアス電圧とNMOS基板バイアス電圧とをそれぞれ供給する内蔵SRAM用制御スイッチと、
前記内蔵SRAM用制御スイッチから前記CMOS内蔵SRAMの前記複数のPMOSの前記Nウェルと前記複数のNMOSの前記Pウェルとに前記PMOS基板バイアス電圧と前記NMOS基板バイアス電圧とをそれぞれ供給するか否かを示す内蔵SRAM用制御情報を格納する内蔵SRAM用制御メモリと、
前記メモリセルの前記PMOSのリーク電流を測定する第1センス回路と、
前記メモリセルの前記NMOSのリーク電流を測定する第2センス回路と、
制御ユニットと、を更にチップ内部に含み、
前記制御ユニットは、測定された前記PMOSと前記NMOSのリーク電流が過去の値に対して所定の許容範囲以上に変化している場合に、新しい制御情報を前記制御メモリに格納する半導体集積回路。 - 前記メモリセルの前記PMOSのリーク電流を測定するとき、前記メモリセルの前記NMOS基板バイアス電圧は、前記メモリセルの前記NMOSのソース電圧よりも低い電圧とされ、
前記メモリセルの前記NMOSのリーク電流を測定するとき、前記メモリセルの前記PMOS基板バイアス電圧は、前記メモリセルの前記PMOSのソース電圧よりも高い電圧とされる請求項1に記載の半導体集積回路。 - 前記制御メモリは不揮発性メモリであり、
前記CMOS内蔵SRAMの前記PMOSと前記NMOSの少なくとも一方のしきい値電圧が低いか高いかの判別情報が、前記制御メモリの前記不揮発性メモリに格納可能である請求項2に記載の半導体集積回路。 - 前記CMOS内蔵SRAMの前記PMOSのソースに第1動作電圧が供給され、
前記駆動NMOSのソースに第2動作電圧が供給され、
前記第1動作電圧よりも高レベルである前記PMOS基板バイアス電圧を発生する第1電圧発生部と、前記第2動作電圧よりも低レベルである前記NMOS基板バイアス電圧を発生する第2電圧発生部とを含む請求項3に記載の半導体集積回路。 - 前記CMOS内蔵SRAMの前記PMOSのソースに第1動作電圧が供給され、前記駆動NMOSのソースに第2動作電圧が供給され、
前記CMOS内蔵SRAMの前記PMOSの前記ソースに供給される前記第1動作電圧に対して前記Nウェルに供給される前記PMOS基板バイアス電圧は逆バイアスに設定され、
前記CMOS内蔵SRAMの前記NMOSの前記ソースに供給される前記第2動作電圧に対して前記Pウェルに供給される前記NMOS基板バイアス電圧は逆バイアスに設定され、
前記第1動作電圧よりも高いレベルに設定された前記PMOS基板バイアス電圧が前記Nウェルに供給されることにより、前記Nウェルを有する前記PMOSは高しきい値電圧で低リーク電流の状態に制御され、
前記第2動作電圧よりも低いレベルに設定された前記NMOS基板バイアス電圧が前記Pウェルに供給されることにより、前記Pウェルを有する前記NMOSは高しきい値電圧で低リーク電流の状態に制御される請求項3に記載の半導体集積回路。 - 前記CMOS内蔵SRAMの前記PMOSのソースに第1動作電圧が供給され、前記駆動NMOSのソースに第2動作電圧が供給され、
前記CMOS内蔵SRAMの前記PMOSの前記ソースに供給される前記第1動作電圧に対して前記Nウェルに供給される前記PMOS基板バイアス電圧は順バイアスに設定され、
前記CMOS内蔵SRAMの前記NMOSの前記ソースに供給される前記第2動作電圧に対して前記Pウェルに供給される前記NMOS基板バイアス電圧は順バイアスに設定され、
前記第1動作電圧よりも低いレベルに設定された前記PMOS基板バイアス電圧が前記Nウェルに供給されることにより、前記Nウェルを有する前記PMOSは低しきい値電圧で高リーク電流の状態に制御され、
前記第2動作電圧よりも高いレベルに設定された前記NMOS基板バイアス電圧が前記Pウェルに供給されることにより、前記Pウェルを有する前記NMOSは低しきい値電圧で高リーク電流の状態に制御される請求項3に記載の半導体集積回路。 - 前記制御スイッチは、前記CMOS内蔵SRAMの前記PMOSの前記Nウェルに前記PMOS基板バイアス電圧を供給する第1制御スイッチと、前記CMOS内蔵SRAMの前記NMOSの前記Pウェルに前記NMOS基板バイアス電圧を供給する第2制御スイッチとを含み、
前記制御メモリは、少なくとも前記アクティブモードの間に前記第1制御スイッチから前記CMOS内蔵SRAMの前記PMOSの前記Nウェルに前記PMOS基板バイアス電圧を供給するか否かを示す第1制御情報を格納する第1制御メモリと、少なくとも前記アクティブモードの間に前記第2制御スイッチから前記CMOS内蔵SRAMの前記NMOSの前記Pウェルに前記NMOS基板バイアス電圧を供給するか否かを示す第2制御情報を格納する第2制御メモリとを含む請求項3に記載の半導体集積回路。 - 前記CMOS内蔵SRAMの前記複数のPMOSは、SOI構造のPMOSであり、
前記CMOS内蔵SRAMの前記複数のNMOSは、SOI構造のNMOSであり、
前記複数のPMOSのソースとドレインと前記複数のNMOSのソースとドレインとは、前記SOI構造の絶縁膜の上のシリコンに形成され、
前記複数のPMOSの前記Nウェルと前記複数のNMOSの前記Pウェルとは、前記SOI構造の前記絶縁膜の下のシリコン基板中に形成されている請求項3に記載の半導体集積回路。 - 内蔵SRAMをチップ内部に含み、
前記内蔵SRAMのメモリセルは、一対の駆動MOSと、一対の負荷MOSと、一対の転送MOSとを含み、
前記内蔵SRAMの複数のMOSのウェルにMOS基板バイアス電圧を供給する制御スイッチと、
少なくとも情報保持動作と書き込み動作と読み出し動作のいずれかのアクティブモードで前記制御スイッチから前記内蔵SRAMの前記複数のMOSの前記ウェルに前記MOS基板バイアス電圧を供給するか否かを示す制御情報を格納する制御メモリと、
前記メモリセルの前記MOSのリーク電流を測定するセンス回路と、
制御ユニットと、を更にチップ内部に含み、
前記制御ユニットは、測定された前記MOSのリーク電流が過去の値に対して所定の許容範囲以上に変化している場合に、新しい制御情報を前記制御メモリに格納する半導体集積回路。 - 前記メモリセルの前記MOSのリーク電流を測定するとき、測定対象のMOS以外の前記メモリセル内のMOSのウェル及びソースが逆バイアス状態に制御される請求項9に記載の半導体装置。
- 前記制御メモリは不揮発性メモリであり、
前記内蔵SRAMの前記MOSのしきい値電圧が低いか高いかの判別情報が、前記制御メモリの前記不揮発性メモリに格納可能である請求項10に記載の半導体集積回路。 - 前記内蔵SRAMの前記MOSのソースに動作電圧が供給され、
前記動作電圧よりも大きなレベルである前記MOS基板バイアス電圧を発生する電圧発生部を含む請求項11に記載の半導体集積回路。 - 前記内蔵SRAMの前記MOSのソースに動作電圧が供給され、
前記内蔵SRAMの前記MOSの前記ソースに供給される動作電圧に対して前記ウェルに供給される前記MOS基板バイアス電圧は逆バイアスに設定され、
前記動作電圧よりも大きなレベルに設定された前記MOS基板バイアス電圧が前記ウェルに供給されることにより、前記ウェルを有する前記MOSは高しきい値電圧で低リーク電流の状態に制御される請求項11に記載の半導体集積回路。 - 前記内蔵SRAMの前記MOSのソースに動作電圧が供給され、
前記MOS回路の前記MOSの前記ソースに供給される前記動作電圧に対して前記ウェルに供給される前記MOS基板バイアス電圧は順バイアスに設定され、
前記動作電圧よりも小さなレベルに設定された前記MOS基板バイアス電圧が前記ウェルに供給されることにより、前記ウェルを有する前記MOSは低しきい値電圧で高リーク電流の状態に制御される請求項11に記載の半導体集積回路。 - 前記内蔵SRAMの前記複数のMOSは、SOI構造のMOSであり、
前記複数のMOSのソースとドレインとは、前記SOI構造の絶縁膜の上のシリコンに形成され、
前記複数のMOSの前記ウェルは、前記SOI構造の前記絶縁膜の下のシリコン基板中に形成されている請求項11に記載の半導体集積回路。 - CMOS内蔵SRAMと、制御スイッチと、制御メモリとを含む半導体集積回路のチップを含むウェーハーを準備するステップを含む半導体集積回路の製造方法であって、
前記制御スイッチは、前記CMOS内蔵SRAMの少なくとも情報保持動作と書き込み動作と読み出し動作のいずれかのアクティブモードにおいて、前記CMOS内蔵SRAMのPMOSのNウェルとNMOSのPウェルとにPMOS基板バイアス電圧とNMOS基板バイアス電圧とをそれぞれ供給し、
前記制御メモリは、不揮発性メモリであり、少なくとも前記アクティブモードの間に前記制御スイッチから前記CMOS内蔵SRAMの前記PMOSの前記Nウェルと前記NMOSの前記Pウェルとに前記PMOS基板バイアス電圧と前記NMOS基板バイアス電圧とをそれぞれ供給するか否かを示す制御情報を不揮発的に格納するものであり、
前記NMOS基板バイアス電圧が前記メモリセルの前記NMOSのソース電圧よりも低い電圧になるように制御した状態で、前記CMOS内蔵SRAMの前記PMOSのリーク電流を測定するステップと、
前記PMOS基板バイアス電圧が前記メモリセルの前記PMOSのソース電圧よりも高い電圧になるように制御した状態で、前記CMOS内蔵SRAMの前記NMOSのリーク電流を測定するステップと、
前記測定された前記PMOSの前記リーク電流がターゲットよりも低いか否かを判定するステップと、
前記測定された前記NMOSの前記リーク電流がターゲットよりも低いか否かを判定するステップと、
前記PMOSの前記判定の結果に応じて前記制御情報を前記制御メモリに不揮発的に格納するステップと、
前記NMOSの前記判定の結果に応じて前記制御情報を前記制御メモリに不揮発的に格納するステップとを含む半導体集積回路の製造方法。
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