JPS6122494A - アクテイブプルアツプ回路 - Google Patents
アクテイブプルアツプ回路Info
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- JPS6122494A JPS6122494A JP59143004A JP14300484A JPS6122494A JP S6122494 A JPS6122494 A JP S6122494A JP 59143004 A JP59143004 A JP 59143004A JP 14300484 A JP14300484 A JP 14300484A JP S6122494 A JPS6122494 A JP S6122494A
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- circuit
- signal
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- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
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- H03K3/35606—Bistable circuits using additional transistors in the input circuit using pass gates with synchronous operation
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
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- H03K—PULSE TECHNIQUE
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- H03K19/01728—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals
- H03K19/01742—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals by means of a pull-up or down element
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- H03K3/356—Bistable circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明はアクティブプルアップ回路、%に半導体メモリ
において一対の2信号のうち高電位側の信号のみをさら
に高い電位にまで上昇させるアクティブプルアップ回路
に関する。
において一対の2信号のうち高電位側の信号のみをさら
に高い電位にまで上昇させるアクティブプルアップ回路
に関する。
アクティブプルアップ(以下APUと記述する)回路は
半導体メそす、なかでも特にダイナミック拳ランダムア
クセスメモリ(RAM)において多用される。ダイナミ
ックRAM内における多数のピット線対(微小差電圧の
ついた2信号)の各々にAPU回路が2つずつ設置され
ているので、ダイナミックRAM全体として非常に多(
のAPU回路が必要となる。従ってAPU回路がダイナ
ミックRAMの電気特性、ダイサイズ(die 5it
e) 。
半導体メそす、なかでも特にダイナミック拳ランダムア
クセスメモリ(RAM)において多用される。ダイナミ
ックRAM内における多数のピット線対(微小差電圧の
ついた2信号)の各々にAPU回路が2つずつ設置され
ているので、ダイナミックRAM全体として非常に多(
のAPU回路が必要となる。従ってAPU回路がダイナ
ミックRAMの電気特性、ダイサイズ(die 5it
e) 。
および消費電力を決定する大きな回路要素となっている
。
。
第1図はエンハンスメント型NチャンネA/F ETに
よって構成される従来例に係るAPU回路の回路図であ
り、第2図は従来例の動作波形図である。
よって構成される従来例に係るAPU回路の回路図であ
り、第2図は従来例の動作波形図である。
電源電位をVccとして、ともにJ/2 vcc電位で
あグた2信号a、bが時刻−において微小電位差を与え
られ、さらに時刻T1からT2までの間に増幅回路によ
って増幅されて、はぼ”/2 Vc c電位の信号aと
0電位の信号すが第1図の回路に接続される。また高電
位の制御信号CによってFET QaがONL、節点N
lはVcc電位になっている。−さて0電位であった制
御信号dが時刻T2において、電源電位Vccとエンハ
ンスメントmNチャンネル 値電圧t’TIとを加え合わせた値以上の電位に立ち上
がると、コンデンサC1のカップリングによって節点N
lの電位は(Vcc + VTII )以上となりかツ
FET Qt 、 Q2がONpて、信号aはVcc
′i!L位にプルアップされる。−力信号すは0電位の
まま変化しない。
あグた2信号a、bが時刻−において微小電位差を与え
られ、さらに時刻T1からT2までの間に増幅回路によ
って増幅されて、はぼ”/2 Vc c電位の信号aと
0電位の信号すが第1図の回路に接続される。また高電
位の制御信号CによってFET QaがONL、節点N
lはVcc電位になっている。−さて0電位であった制
御信号dが時刻T2において、電源電位Vccとエンハ
ンスメントmNチャンネル 値電圧t’TIとを加え合わせた値以上の電位に立ち上
がると、コンデンサC1のカップリングによって節点N
lの電位は(Vcc + VTII )以上となりかツ
FET Qt 、 Q2がONpて、信号aはVcc
′i!L位にプルアップされる。−力信号すは0電位の
まま変化しない。
このように第1図に示したkPU@路は高電位側の信号
aのみをプルアップするが、4つのFETが占める面積
を必要とし、かつVcc以上の高電位信号(c、d)を
2つも用いるため回路構成が複雑となる上に消費電力が
大きいという欠点を有している。
aのみをプルアップするが、4つのFETが占める面積
を必要とし、かつVcc以上の高電位信号(c、d)を
2つも用いるため回路構成が複雑となる上に消費電力が
大きいという欠点を有している。
本発明す目的は上記従来の欠点を除去し、簡単な回路構
成により小泡で消費電力の小さいアクティブプルアップ
回路を提供するととにある。
成により小泡で消費電力の小さいアクティブプルアップ
回路を提供するととにある。
本発明に係るアクティブプルアップ回路は、第1のトラ
ンジスタのゲートと第2のトランジスタのドレインとを
接続し、前記第1のトランジスタのドレインを電源端子
に接続し、前記第1のトランジスタのソースと前記第2
め)?ンジスタのソースとを接続してこれを第1の入力
端子とし、前記第2のトランジスタのゲートな第2の入
力端子とし、前記g1のトランジスタのゲートにコンデ
ンサを介して制御信号を接続し、 前記第1のトランジスタはエンハンスメント型電界効果
トランジスタであり、かつ前記第2のトランジスタはデ
プレッション型電界効果トランジスタであ−ることを特
徴とする。
ンジスタのゲートと第2のトランジスタのドレインとを
接続し、前記第1のトランジスタのドレインを電源端子
に接続し、前記第1のトランジスタのソースと前記第2
め)?ンジスタのソースとを接続してこれを第1の入力
端子とし、前記第2のトランジスタのゲートな第2の入
力端子とし、前記g1のトランジスタのゲートにコンデ
ンサを介して制御信号を接続し、 前記第1のトランジスタはエンハンスメント型電界効果
トランジスタであり、かつ前記第2のトランジスタはデ
プレッション型電界効果トランジスタであ−ることを特
徴とする。
第3図は本発明の一実施例に係るAPU回路の回路図で
あり、第4囚は実施例の動作波形図である。Qsはデプ
レッションfiNチャンネルFET。
あり、第4囚は実施例の動作波形図である。Qsはデプ
レッションfiNチャンネルFET。
QaはエンハンスメントmNチャンネルFET、C2は
カップリング用コンデンサ、a、bは入力信号、eはプ
ルアップ信号を示す。なおFBTQsのしきい値電圧V
TDはO> VTD > −”/2 Vcc の範囲
に設定されている。
カップリング用コンデンサ、a、bは入力信号、eはプ
ルアップ信号を示す。なおFBTQsのしきい値電圧V
TDはO> VTD > −”/2 Vcc の範囲
に設定されている。
まず時刻0では信号a m bおよび節点N2の各電位
はともに1/2 Vccとなっている(初期状態)。
はともに1/2 Vccとなっている(初期状態)。
すなわちデプレッション型NチャンネルF E T Q
sはONL、Cおり、エンハンスメントWNテヤンネ/
I/FETQ6はOFFしている状態である。さ−C2
信号a、bが微小電位差を与えられ、さらに増幅されて
低電位側の信号すの電位が0電位に達した時刻T2では
、FETQsがOFF しているので、節点N2は信号
aから切り離されている。そしてプルアップ信号eがo
t位からVcc%位まで立ち上がる −と、コンデン
サC2のカップリングによって節点N2は(Vcc +
VT幻以上の高電位になる。なおVTIはエンハンス
メントmNチャンネルFETQsのしきい値電圧を示す
。従ってFET QlがONL、信号aはVcc電位ま
でプルアップされる。
sはONL、Cおり、エンハンスメントWNテヤンネ/
I/FETQ6はOFFしている状態である。さ−C2
信号a、bが微小電位差を与えられ、さらに増幅されて
低電位側の信号すの電位が0電位に達した時刻T2では
、FETQsがOFF しているので、節点N2は信号
aから切り離されている。そしてプルアップ信号eがo
t位からVcc%位まで立ち上がる −と、コンデン
サC2のカップリングによって節点N2は(Vcc +
VT幻以上の高電位になる。なおVTIはエンハンス
メントmNチャンネルFETQsのしきい値電圧を示す
。従ってFET QlがONL、信号aはVcc電位ま
でプルアップされる。
また初期状態への復帰はプルアップ信号eを降下すせ、
コンデンサC2のカップリングを利用して節点N2を1
/2 Vcc電位に戻した後、2信号a、bを短絡する
ことにより実行される。
コンデンサC2のカップリングを利用して節点N2を1
/2 Vcc電位に戻した後、2信号a、bを短絡する
ことにより実行される。
上記実施例ではNチャンネルFETを用いたが、Pチャ
ンネルFETを用いてもよいことは明らかである。
ンネルFETを用いてもよいことは明らかである。
以上説明したように本発明によれば、デプレッション型
電界効果トランジスタを使用することにより、回路構成
が簡素化され、小型で消費電力の小さいアクティブプル
アップ回路を提供することができる。集積度がますます
高まる半導体メモリにおいては特に大きな効果を与える
ものである。
電界効果トランジスタを使用することにより、回路構成
が簡素化され、小型で消費電力の小さいアクティブプル
アップ回路を提供することができる。集積度がますます
高まる半導体メモリにおいては特に大きな効果を与える
ものである。
gt図は従来例に係るアクティブプルアップ回路の回路
図、第2図は従来例の動作波形図、第3図は実施例に係
るアクティブプルアップ回路の回路図、第4図は実施例
の動作波形図である。 Ql〜Q4.Q6・・・エンノ1ンスメント盤Nチャン
ネルFET Qs・・・ディプレッションpNチャンネルFETC1
、02・・・コンデンサ a、b・・・入力信号 c + d・・・制御信号 C・・・プルアップ信号 Nl 、 N2・・・節点 Vcc・・・電源電位 TO# Tl * 72 ”・時刻。 特許出願人 日41気株5会社 //’ニア、:、”
’−11、代理人 弁理士 内 原 晋1j−\
・′〜゛。 第1図 第2図 第3図 電 イ1と 第4図
図、第2図は従来例の動作波形図、第3図は実施例に係
るアクティブプルアップ回路の回路図、第4図は実施例
の動作波形図である。 Ql〜Q4.Q6・・・エンノ1ンスメント盤Nチャン
ネルFET Qs・・・ディプレッションpNチャンネルFETC1
、02・・・コンデンサ a、b・・・入力信号 c + d・・・制御信号 C・・・プルアップ信号 Nl 、 N2・・・節点 Vcc・・・電源電位 TO# Tl * 72 ”・時刻。 特許出願人 日41気株5会社 //’ニア、:、”
’−11、代理人 弁理士 内 原 晋1j−\
・′〜゛。 第1図 第2図 第3図 電 イ1と 第4図
Claims (1)
- 【特許請求の範囲】 第1のトランジスタのゲートと第2のトランジスタの
ドレインとを接続し、前記第1のトランジスタのドレイ
ンを電源端子に接続し、前記第1のトランジスタのソー
スと前記第2のトランジスタのソースとを接続してこれ
を第1の入力端子とし、前記第2のトランジスタのゲー
トを第2の入力端子とし、前記第1のトランジスタのゲ
ートにコンデンサを介して制御信号を接続し、 前記第1のトランジスタはエンハンスメント型電界効果
トランジスタであり、かつ前記第2のトランジスタはデ
プレツシヨン型電界効果トランジスタであることを特徴
とするアクティブプルアップ回路。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59143004A JPS6122494A (ja) | 1984-07-10 | 1984-07-10 | アクテイブプルアツプ回路 |
DE8585304920T DE3584916D1 (de) | 1984-07-10 | 1985-07-10 | Aktive erhoehungsschaltung. |
US06/753,715 US4692642A (en) | 1984-07-10 | 1985-07-10 | Active pull-up circuit controlled by a single pull-up clock signal |
EP85304920A EP0168246B1 (en) | 1984-07-10 | 1985-07-10 | Improved active pull-up circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59143004A JPS6122494A (ja) | 1984-07-10 | 1984-07-10 | アクテイブプルアツプ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6122494A true JPS6122494A (ja) | 1986-01-31 |
Family
ID=15328710
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59143004A Pending JPS6122494A (ja) | 1984-07-10 | 1984-07-10 | アクテイブプルアツプ回路 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4692642A (ja) |
EP (1) | EP0168246B1 (ja) |
JP (1) | JPS6122494A (ja) |
DE (1) | DE3584916D1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5012120A (en) * | 1986-09-09 | 1991-04-30 | Mitsubishi Denki Kabushiki Kaisha | Load control system and method for disconnecting sub-bus from main-bus |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63131396A (ja) * | 1986-11-20 | 1988-06-03 | Ricoh Co Ltd | 半導体メモリ装置のセンス回路 |
JPH01159897A (ja) * | 1987-12-16 | 1989-06-22 | Toshiba Corp | センスアンプ |
US5276643A (en) * | 1988-08-11 | 1994-01-04 | Siemens Aktiengesellschaft | Integrated semiconductor circuit |
US5175451A (en) * | 1990-10-08 | 1992-12-29 | Sharp Kabushiki Kaisha | Biasing circuit for sense amplifier |
JP3319610B2 (ja) * | 1991-11-22 | 2002-09-03 | 日本テキサス・インスツルメンツ株式会社 | 信号伝達回路 |
KR0133973B1 (ko) | 1993-02-25 | 1998-04-20 | 기다오까 다까시 | 반도체 기억장치 |
JPH08190799A (ja) * | 1995-01-09 | 1996-07-23 | Mitsubishi Denki Semiconductor Software Kk | センスアンプ回路 |
US5949720A (en) * | 1998-10-30 | 1999-09-07 | Stmicroelectronics, Inc. | Voltage clamping method and apparatus for dynamic random access memory devices |
US6873559B2 (en) * | 2003-01-13 | 2005-03-29 | Micron Technology, Inc. | Method and apparatus for enhanced sensing of low voltage memory |
DE102007007565A1 (de) * | 2007-02-15 | 2008-08-21 | Qimonda Ag | Halbleiter-Speicherbauelement mit umschaltbarem Substratpotential, und Verfahren zum Betrieb eines Halbleiter-Speicherbauelements |
US11728804B1 (en) * | 2022-05-05 | 2023-08-15 | National Technology & Engineering Solutions Of Sandia, Llc | High voltage switch with cascaded transistor topology |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5730192A (en) * | 1980-07-29 | 1982-02-18 | Fujitsu Ltd | Sense amplifying circuit |
JPS5942693A (ja) * | 1982-09-01 | 1984-03-09 | Nec Corp | センスアンプ回路 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4144590A (en) * | 1976-12-29 | 1979-03-13 | Texas Instruments Incorporated | Intermediate output buffer circuit for semiconductor memory device |
JPS5816559B2 (ja) * | 1976-10-27 | 1983-03-31 | 日本電気株式会社 | 半導体記憶装置の検査装置および検査方法 |
US4162416A (en) * | 1978-01-16 | 1979-07-24 | Bell Telephone Laboratories, Incorporated | Dynamic sense-refresh detector amplifier |
JPS6045499B2 (ja) * | 1980-04-15 | 1985-10-09 | 富士通株式会社 | 半導体記憶装置 |
JPS601712B2 (ja) * | 1980-12-04 | 1985-01-17 | 株式会社東芝 | 半導体記憶装置 |
DE3101520A1 (de) * | 1981-01-19 | 1982-08-26 | Siemens AG, 1000 Berlin und 8000 München | Monolithisch integrierter halbleiterspeicher |
JPS5894189A (ja) * | 1981-11-27 | 1983-06-04 | Fujitsu Ltd | ダイナミツク型半導体記憶装置 |
JPS5891594A (ja) * | 1981-11-27 | 1983-05-31 | Fujitsu Ltd | ダイナミツク型半導体記憶装置 |
-
1984
- 1984-07-10 JP JP59143004A patent/JPS6122494A/ja active Pending
-
1985
- 1985-07-10 DE DE8585304920T patent/DE3584916D1/de not_active Expired - Fee Related
- 1985-07-10 EP EP85304920A patent/EP0168246B1/en not_active Expired - Lifetime
- 1985-07-10 US US06/753,715 patent/US4692642A/en not_active Expired - Lifetime
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5730192A (en) * | 1980-07-29 | 1982-02-18 | Fujitsu Ltd | Sense amplifying circuit |
JPS5942693A (ja) * | 1982-09-01 | 1984-03-09 | Nec Corp | センスアンプ回路 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5012120A (en) * | 1986-09-09 | 1991-04-30 | Mitsubishi Denki Kabushiki Kaisha | Load control system and method for disconnecting sub-bus from main-bus |
Also Published As
Publication number | Publication date |
---|---|
US4692642A (en) | 1987-09-08 |
EP0168246A2 (en) | 1986-01-15 |
DE3584916D1 (de) | 1992-01-30 |
EP0168246A3 (en) | 1988-04-27 |
EP0168246B1 (en) | 1991-12-18 |
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