KR100702004B1 - 반도체 메모리 장치 및 이 장치의 비트 라인 센싱 방법 - Google Patents

반도체 메모리 장치 및 이 장치의 비트 라인 센싱 방법 Download PDF

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Abstract

본 발명은 반도체 메모리 장치 및 이 장치의 비트 라인 센싱 방법을 공개한다. 이 장치는 제1어드레스에 의해서 억세스되는 제1워드 라인과 반전 비트 라인사이에 연결된 제1메모리 셀, 제2어드레스에 의해서 억세스되는 제2워드 라인과 비트 라인사이에 연결된 제2메모리 셀, 비트 라인과 상기 반전 비트 라인사이에 직렬로 연결되고 제1전압의 제1인에이블 신호가 인가되면, 반전 비트 라인을 센싱하는 제1형 제1MOS트랜지스터와 비트 라인을 센싱하는 제1형 제2MOS트랜지스터를 구비하는 제1형 센스 증폭기, 및 비트 라인과 반전 비트 라인사이에 직렬로 연결되고 제2전압의 제2인에이블 신호가 인가되면, 반전 비트 라인을 센싱하는 제2형 제1MOS트랜지스터와 비트 라인을 센싱하는 제2형 제2MOS트랜지스터를 구비하고, 제1메모리 셀이 선택되는 경우에 제2형 제1MOS트랜지스터의 센싱 능력이 제2형 제2MOS트랜지스터의 센싱 능력에 비해서 좋고, 제2메모리 셀이 선택되는 경우에 제2형 제2MOS트랜지스터의 센싱 능력이 제2형 제1MOS트랜지스터의 센싱 능력에 비해서 좋은 제2형 센스 증폭기를 구비하는 것을 특징으로 한다. 따라서, 비트 라인 센스 증폭기의 “하이”레벨의 데이터에 대한 센싱 능력을 향상시킴으로써 리프레쉬 주기를 늘리는 것이 가능하다. 이에 따라, 리프레쉬 동작시에 소모되는 전력을 줄일 수 있다.

Description

반도체 메모리 장치 및 이 장치의 비트 라인 센싱 방법{Semiconductor memory device and bit line sensing method of the same}
도1은 종래의 반도체 메모리 장치의 일예의 구성을 나타내는 블록도이다.
도2는 도1에 나타낸 신호들(LA, LAB)을 발생하는 회로의 일예의 구성을 나타내는 것이다.
도3은 도1에 나타낸 반도체 메모리 장치의 리프레쉬 동작을 설명하기 위한 타이밍도이다.
도4는 본 발명의 반도체 메모리 장치의 제1실시예의 구성을 나타내는 블록도이다.
도5는 도4에 나타낸 신호들(LA, LAB)을 발생하는 회로의 실시예의 구성을 나타내는 것이다.
도6은 도4에 나타낸 반도체 메모리 장치의 리프레쉬 동작을 설명하기 위한 타이밍도이다.
도7은 본 발명의 반도체 메모리 장치의 제2실시예의 구성을 나타내는 블록도이다.
도8은 도7에 나타낸 신호들(LAi, LAj, LAB)을 발생하는 회로의 실시예의 구성을 나타내는 것이다.
도9는 도7에 나타낸 반도체 메모리 장치의 리프레쉬 동작을 설명하기 위한 타이밍도이다.
도10은 본 발명의 반도체 메모리 장치의 제3실시예의 구성을 나타내는 블록도이다.
도11은 도10에 나타낸 신호들(LAi, LAj, LABi, LABj)을 발생하는 회로의 실시예의 구성을 나타내는 것이다.
도12는 도10에 나타낸 반도체 메모리 장치의 리프레쉬 동작을 설명하기 위한 타이밍도이다.
도13은 본 발명의 반도체 메모리 장치의 제4실시예의 구성을 나타내는 블록도이다.
도14는 도13에 나타낸 신호들(LA, LAB, LAB1, LAB2)을 발생하는 회로의 실시예의 구성을 나타내는 것이다.
도15는 도13에 나타낸 반도체 메모리 장치의 리프레쉬 동작을 설명하기 위한 타이밍도이다.
도16은 본 발명의 반도체 메모리 장치의 제5실시예의 구성을 나타내는 블록도이다.
도17은 도16에 나타낸 신호들(LA, LAB, LA1, LA2)을 발생하는 회로의 실시예의 구성을 나타내는 것이다.
도18은 도16에 나타낸 반도체 메모리 장치의 리프레쉬 동작을 설명하기 위한 타이밍도이다.
도19는 본 발명의 반도체 메모리 장치의 제6실시예의 구성을 나타내는 블록도이다.
도20은 도19에 나타낸 신호들(LA, LAB, LA1, LA2, LAB1, LAB2)을 발생하는 회로의 실시예의 구성을 나타내는 것이다.
도21은 도19에 나타낸 반도체 메모리 장치의 리프레쉬 동작을 설명하기 위한 타이밍도이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 리프레쉬 동작을 수행하는 반도체 메모리 장치 및 이 장치의 비트 라인 센싱 방법에 관한 것이다.
일반적으로, 동적 반도체 메모리 장치의 동적 메모리 셀은 하나의 트랜지스터와 하나의 캐패시터로 구성되어, 1비트의 데이터를 저장하는데, 캐패시터에 저장된 "하이"레벨의 데이터는 시간이 경과됨에 따라 소멸된다. 따라서, 캐패시터에 저장된 "하이"레벨의 데이터가 소멸되기 전에 주기적으로 리플레쉬 동작을 수행하여 데이터를 유지하여야 한다.
동적 반도체 메모리 장치는 리프레쉬 동작은 리프레쉬 어드레스에 응답하여 워드 라인이 선택되면 선택된 워드 라인사이에 연결된 메모리 셀들에 저장된 “하이”레벨의 데이터와 선택된 워드 라인에 연결된 메모리 셀의 비트 라인의 전하, 즉, 프리차지 레벨사이에 전하 공유 동작이 수행된다. 이 후, 비트 라인 센스 증폭 기가 동작을 수행하여 비트 라인쌍을 전원전압 레벨과 접지전압 레벨로 증폭한다.
도1은 종래의 반도체 메모리 장치의 일예의 구성을 나타내는 블록도로서, 메모리 셀 어레이(100)는 접합 영역(CJ), 센스 증폭기 영역(SA), 서브 워드 라인 드라이버 영역(SWD), 및 서브 메모리 셀 어레이 블록(SMCA)으로 구성되고, 서브 메모리 셀 어레이 블록(SMCA)의 상하측에 서브 워드 라인 드라이버 영역(SWD)이 배치되고, 좌우측에 센스 증폭기 영역(SA)이 배치되고, 서브 워드 라인 드라이버 영역(SWD)과 센스 증폭기 영역(SA)이 교차되는 위치에 접합 영역(CJ)이 배치된다. 도1에서는 메모리 셀 어레이(100)의 일부의 구성만을 나타내는 것이다.
워드 라인 선택신호들(PX1, PX2)은 서브 메모리 셀 어레이 블록(SMCA)의 좌측에 접합 영역(CJ)과 센스 증폭기 영역(SA)을 가로지르는 방향으로 배치되고, 워드 라인 선택신호들(PX3, PX4)은 서브 메모리 셀 어레이 블록(SMCA)의 우측에 접합 영역(CJ)과 센스 증폭기 영역(SA)을 가로지르는 방향으로 배치된다. 그리고, 메인 워드 라인 선택신호들(NWE1, ...)은 서브 워드 라인 드라이버 영역(SWD)과 서브 메모리 셀 어레이 블록(SMCA)을 가로지르는 방향으로 배치되고, 서브 워드 라인들(SWD1 ~ SWD4)은 서브 메모리 셀 어레이 블록(SMCA)에 메인 워드 라인들(NWE1, ...)과 동일한 방향으로 배치된다. 어레이 비트 라인쌍들((ABL1, ABL1B), ...)은 서브 워드 라인들(SWD1 ~ SWD4)과 직교하는 방향으로 배치되고, 센스 비트 라인쌍들((SBL1, SBL1B), ...)은 좌우측의 어레이 비트 라인쌍들((ABL1, ABL1B), ...)사이에 위치한다.
그리고, 좌측의 어레이 비트 라인쌍들((ABL1, ABL1B), ...) 각각과 센스 비 트 라인쌍들((SBL1, SBL1B), ...) 각각의 사이에 비트 라인 아이솔레이션 게이트(ISOG1)가 구성되고, 우측의 어레이 비트 라인쌍들((ABL1, ABL1B), ...) 각각과 센스 비트 라인쌍들((SBL1, SBL1B), ...) 각각의 사이에 비트 라인 아이솔레이션 게이트(ISOG2)가 구성되고, 좌측의 어레이 비트 라인쌍들((ABL1, ABL1B), ...) 각각의 사이에 프리차지 회로(PRE1)가 구성된다. 우측의 어레이 비트 라인쌍들((ABL1, ABL1B), ...) 각각의 사이에 프리차지 회로(PRE2)가 구성되고, 센스 증폭기 비트 라인쌍들((SBL1, SBL1B), ...) 각각의 사이에 PMOS센스 증폭기(PSA)와 NMOS센스 증폭기(NSA)가 구성되고, 센스 비트 라인쌍들((SBL1, SBL1B), ...) 각각과 입출력 라인쌍(IO1, IO1B) 사이에 입출력 게이트(IOG)가 구성된다.
비트 라인 아이솔레이션 게이트들(ISOG1, ISOG2) 각각은 NMOS트랜지스터들(N3, N4)로 구성되고, PMOS센스 증폭기(PSA)는 PMOS트랜지스터들(P1, P2)로 구성되고, NMOS센스 증폭기(NSA)는 NMOS트랜지스터들(N1, N2)로 구성된다.
도1에 나타낸 블록도는 최하위 2비트의 로우 어드레스를 디코딩하여 워드 라인 선택신호들(PX1 ~ PX4)을 발생하고, 최하위 2비트를 제외한 나머지 로우 어드레스를 디코딩하여 메인 워드 라인 선택신호들(NWE1, ...)을 발생하고, 워드 라인 선택신호들(PX1 ~ PX4) 각각과 메인 워드 라인 선택신호들(NWE1)을 조합하여 서브 워드 라인들(SWL1 ~ SWL4)을 선택한다. 마찬가지로, 워드 라인 선택신호들(PX1 ~ PX4) 각각과 도시되지 않은 나머지 워드 라인 선택신호들 각각을 조합하여 대응하는 4개의 서브 워드 라인들을 선택한다.
서브 메모리 셀 어레이 블록(SMCA)의 메모리 셀들은 서브 워드 라인(SWL1)과 반전 비트 라인(BL1B)사이에 연결된 하나의 트랜지스터(N)와 하나의 캐패시터(C)로 구성된 메모리 셀(MC1), 서브 워드 라인(SWL2)과 비트 라인(BL1)사이에 연결된 메모리 셀(MC2), 서브 워드 라인(SWL3)과 비트 라인(BL1)사이에 연결된 메모리 셀(MC3), 및 서브 워드 라인(SWL4)과 반전 비트 라인(BL1B)사이에 연결된 메모리 셀(MC4)로 구성되며, 도시되지 않은 메모리 셀들은 동일한 형태로 연결되고 배치된다.
도1에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
프리차지 회로들(PRE1, PRE2) 각각은 프리차지 동작시에 어레이 비트 라인쌍(ABL1, ABL1B)을 프리차지 전압(VBL) 레벨로 프리차지한다. 비트 라인 아이솔레이션 게이트(ISOG1, ISOG2) 각각은 프리차지 동작시에 전원전압(VCC) 레벨의 비트 라인 아이솔레이션 제어신호들(ISO1, ISO2)이 인가되면, 온되어 어레이 비트 라인쌍(ABL1, ABL1B)과 센스 비트 라인쌍(SBL1, SBL1B)을 연결하고, 리드, 라이트, 및, 리프레쉬 동작시에 좌측의 서브 메모리 셀 어레이 블록(SMCA)이 선택되면 고전압 레벨의 비트 라인 아이솔레이션 제어신호(ISO1)가 인가되어 좌측의 어레이 비트 라인쌍(ABL1, ABL1B)과 센스 비트 라인쌍(SBL1, SBL1B)을 연결하고, 우측의 서브 메모리 셀 어레이 블록(SMCA)이 선택되면 고전압 레벨의 비트 라인 아이솔레이션 제어신호(ISO2)가 인가되어 우측의 어레이 비트 라인쌍(ABL1, ABL1B)과 센스 비트 라인쌍(SBL1, SBL1B)을 연결한다. PMOS센스 증폭기(PSA)는 전원전압(VCC) 레벨의 신호(LA)가 인가되면, 센스 비트 라인(SBL1) 또는 반전 센스 비트 라인(SBL1B)의 “로우”레벨의 신호를 감지하여 전원전압(VCC) 레벨로 증폭하고, NMOS센스 증폭기 (NSA)는 접지전압 레벨의 신호(LAB)가 인가되면, 센스 비트 라인(SBL1) 또는 반전 센스 비트 라인(SBL1B)의 “하이”레벨의 신호를 감지하여 접지전압 레벨로 증폭한다. 입출력 게이트(IOG)는 미도시된 컬럼 선택신호에 응답하여 온되어 센스 비트 라인쌍(SBL1, SBL1B)과 입출력 라인쌍(IO1, IO1B)사이에 데이터를 전송한다.
도2는 도1에 나타낸 신호들(LA, LAB)을 발생하는 회로의 일예의 구성을 나타내는 것으로, 제어부(10), PMOS트랜지스터(P3), 및 NMOS트랜지스터(N5)로 구성되어 있다.
도2에 나타낸 구성의 기능을 설명하면 다음과 같다.
제어부(10)는 액티브 명령(ACT) 또는 리프레쉬 명령(REF)이 인가되면, “로우”레벨과 “하이”레벨의 제1 및 제2비트 라인 센스 증폭기 인에이블 제어신호들(LAPG, LANG)을 발생한다. PMOS트랜지스터(P3)는 “로우”레벨의 제1비트 라인 센스 증폭기 인에이블 제어신호(LAPG)에 응답하여 전원전압(VCC) 레벨의 신호(LA)를 발생한다. NMOS트랜지스터(N5)는 “하이”레벨의 제2비트 라인 센스 증폭기 인에이블 제어신호(LANG)에 응답하여 접지전압(VSS) 레벨의 신호(LAB)를 발생한다.
도3은 도1에 나타낸 반도체 메모리 장치의 리프레쉬 동작을 설명하기 위한 타이밍도로서, 메모리 셀(MC1)에 “하이”레벨의 데이터가 저장되고, 어레이 비트 라인쌍(ABL1, ABL1B) 및 센스 비트 라인쌍(SBL1, SBL1B)이 프리차지 전압(VBL) 레벨로 프리차지된 상태에서 리프레쉬 명령(REF)이 인가되어 서브 워드 라인(SWL1)이 선택되는 경우의 동작을 나타내는 것이다.
서브 워드 라인(SWL1)이 선택되면 서브 워드 라인(SWL1)의 레벨이 서서히 증 가하게 되고, 서브 워드 라인(SWL1)이 선택된 후에 소정 시간 후에 메모리 셀(MC1)의 NMOS트랜지스터(N)가 온되어 캐패시터(C)의 전하와 반전 어레이 비트 라인(ABL1B)의 프리차지 레벨사이에 전하 공유 동작이 수행된다. 이때, 비트 라인 아이솔레이션 게이트(ISOG1)는 완전하게 온되어 있으므로, 반전 어레이 비트 라인(ABL1B) 및 반전 센스 비트 라인(SBL1B)은 동일한 레벨로 변화한다. 전하 공유 동작 기간(T)에서의 전하 공유 동작에 의해서 반전 어레이 비트 라인(ABL1B) 및 반전 센스 비트 라인(SBL1B)의 전압이 전압(△V)만큼 증가하면 전원전압(VCC) 레벨과 접지전압(VSS) 레벨의 제1 및 제2비트 라인 센스 증폭기 인에이블 제어신호들(LA, LAB)이 발생된다. 그러면, NMOS트랜지스터(N1)의 게이트와 소스사이의 전압이 NMOS트랜지스터(N1)의 문턱전압이상이 됨으로써 NMOS트랜지스터(N1)가 온되어 센스 비트 라인(SBL1)의 전압을 감소하게 된다. 이에 따라, PMOS트랜지스터(P2)의 게이트와 소스사이의 전압이 PMOS트랜지스터(P2)의 문턱전압이상이 됨으로써 PMOS트랜지스터(P2)가 온되어 반전 센스 비트 라인(SBL1B)의 전압을 증가하게 된다. 그래서, 센스 비트 라인(SBL1)을 접지전압(VSS) 레벨로 증폭하고, 반전 센스 비트 라인(SBL1B)이 전원전압(VCC) 레벨로 증폭한다.
도시하지는 않았지만, 메모리 셀(MC1)에 “로우”레벨의 데이터가 저장되고, 서브 워드 라인(SWL1)이 선택되는 경우에는 전하 공유 동작을 수행함에 의해서 반전 센스 비트 라인(SBL1B)의 전압이 전압(△V)만큼 감소하게 된다. 이 후, 전원전압(VCC) 레벨의 신호(LA)와 접지전압(VSS) 레벨의 신호(LAB)가 인가되면, PMOS트랜지스터(P1)와 NMOS트랜지스터(N2)가 온되어 반전 센스 비트 라인(SBL1B)의 전압을 접지전압(VSS) 레벨로 증폭하고, 센스 비트 라인(SBL1)의 전압을 전원전압(VCC) 레벨로 증폭한다.
상술한 종래의 반도체 메모리 장치의 비트 라인 센스 증폭기는 PMOS트랜지스터들(P1, P2)의 문턱전압이 동일하게 설계되고, NMOS트랜지스터들(N1, N2)의 문턱전압이 동일하게 설계되어 있으므로, PMOS트랜지스터(P1)가 반전 센스 비트 라인(SBL1B)의 “로우”레벨의 데이터를 센싱하는 능력과 PMOS트랜지스터(P2)가 센스 비트 라인(SBL1)의 “로우”레벨의 데이터를 센싱하는 능력이 동일하고, NMOS트랜지스터(N1)가 반전 센스 비트 라인(SBL1B)의 “하이”레벨의 데이터를 센싱하는 능력과 NMOS트랜지스터(N2)가 센스 비트 라인(SBL1)의 “하이”레벨의 데이터를 센싱하는 능력이 동일하다.
일반적으로, 리프레쉬 동작시의 리프레쉬 주기를 결정하는 것은 비트 라인 센스 증폭기의 센싱 능력과 메모리 셀에 저장된 “하이”레벨의 데이터의 방전 시간이다. 즉, 메모리 셀에 저장된 “하이”레벨의 데이터가 완전하게 방전되기 전에 전하 공유 동작 기간(T)에서 전하 공유 동작을 수행하여 센스 비트 라인(또는 반전 센스 비트 라인)의 전압이 프리차지 전압(VBL) 레벨에서 전압(△V) 레벨만큼 증가하여야만 비트 라인 센스 증폭기가 센싱 동작을 수행하는 것이 가능하다.
그리고, 동일 워드 라인에 대한 리프레쉬 동작은 리프레쉬 주기단위로 이루어지며, 리프레쉬 주기가 짧으면 짧을수록 소모되는 전력이 커지게 된다. 리프레쉬 주기는 비트 라인 센스 증폭기의 “하이”레벨의 데이터에 대한 센싱 능력과 관계가 있다. 만일 메모리 셀의 “하이”레벨의 데이터에 대한 보유 능력이 우수하면 리프레쉬 주기를 길게 가져가도 상관없다. 그러나, 메모리 셀의 “하이”레벨의 데이터에 대한 보유 능력은 한계가 있으며, 반도체 메모리 장치를 설계시에 메모리 셀의 “하이”레벨의 데이터에 대한 보유 능력이 가장 좋지 않은 경우를 가정하여 리프레쉬 주기를 설정하기 때문에 리프레쉬 주기를 늘리는 데에 한계가 있다.
그러나, 만일 반도체 메모리 장치의 비트 라인 센스 증폭기의 “하이”레벨의 데이터에 대한 센싱 능력을 좋게 한다면, 즉 비트 라인 센스 증폭기가 센스 비트 라인(또는 반전 센스 비트 라인)의 전압의 아주 작은 레벨 변화를 센싱할 수 있도록 설계된다면 리프레쉬 주기를 길게 가져갈 수 있다.
본 발명의 목적은 비트 라인 센스 증폭기의 “하이”레벨의 데이터에 대한 센싱 능력을 좋게 함으로써 리프레쉬 주기를 늘릴 수 있는 반도체 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 반도체 메모리 장치의 비트 라인 센싱 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제1형태는 제1어드레스에 의해서 억세스되는 제1워드 라인과 반전 비트 라인사이에 연결된 제1메모리 셀, 제2어드레스에 의해서 억세스되는 제2워드 라인과 비트 라인사이에 연결된 제2메모리 셀, 상기 비트 라인과 상기 반전 비트 라인사이에 직렬로 연결되고 제1전압의 제1인에이블 신호가 인가되면, 상기 반전 비트 라인을 센싱하는 제1형 제1MOS트랜지스터와 상기 비트 라인을 센싱하는 제1형 제2MOS트랜지스터를 구비한 제1형 센 스 증폭기, 상기 비트 라인과 상기 반전 비트 라인사이에 직렬로 연결되고 제2전압의 제2인에이블 신호가 인가되면, 상기 반전 비트 라인을 센싱하는 제2형 제1MOS트랜지스터와 상기 비트 라인을 센싱하는 제2형 제2MOS트랜지스터를 구비하고, 상기 제2형 제1MOS트랜지스터의 센싱 능력이 상기 제2형 제2MOS트랜지스터의 센싱 능력에 비해서 좋은 제2형 제1센스 증폭기, 및 상기 비트 라인과 상기 반전 비트 라인사이에 직렬로 연결되고 상기 제2전압의 제3인에이블 신호가 인가되면, 상기 반전 비트 라인을 센싱하는 제2형 제3MOS트랜지스터와 상기 비트 라인을 센싱하는 제2형 제4MOS트랜지스터를 구비하고, 상기 제2형 제4MOS트랜지스터의 센싱 능력이 상기 제2형 제3MOS트랜지스터의 센싱 능력에 비해서 좋은 제2형 제2센스 증폭기를 구비하는 것을 특징으로 한다.
상기 제1형 트랜지스터는 PMOS트랜지스터이고, 상기 제2형 트랜지스터는 NMOS트랜지스터인 것을 특징으로 하고, 상기 제2형 제1MOS트랜지스터의 문턱전압이 상기 제2형 제2MOS트랜지스터의 문턱전압에 비해서 낮고, 상기 제2형 제4MOS트랜지스터의 문턱전압이 상기 제2형 제3MOS트랜지스터의 문턱전압에 비해서 낮은 것을 특징으로 한다.
상기 제1실시예의 반도체 메모리 장치는 상기 제1워드 라인이 선택되는 경우에 상기 제1형 센스 증폭기와 상기 제2형 제1센스 증폭기가 동작하고 난 후 상기 제2형 제2센스 증폭기가 동작하고, 상기 제2워드 라인이 선택되는 경우에 상기 제1형 센스 증폭기와 상기 제2형 제2센스 증폭기가 동작하고 난 후 상기 제2형 제1센스 증폭기가 동작하는 것을 특징으로 한다. 또는, 상기 제1워드 라인이 선택되는 경우에 상기 제1형 센스 증폭기와 상기 제2형 제1센스 증폭기만 동작하고, 상기 제2워드 라인이 선택되는 경우에 상기 제1형 센스 증폭기와 상기 제2형 제2센스 증폭기만 동작하는 것을 특징으로 한다. 그리고, 상기 제1전압은 전원전압이고, 상기 제2전압은 접지전압인 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제2형태는 제1어드레스에 의해서 억세스되는 제1워드 라인과 반전 비트 라인사이에 연결된 제1메모리 셀, 제2어드레스에 의해서 억세스되는 제2워드 라인과 비트 라인사이에 연결된 제2메모리 셀, 상기 비트 라인과 상기 반전 비트 라인사이에 직렬로 연결되고 제1전압의 제1인에이블 신호가 인가되면, 상기 반전 비트 라인을 센싱하는 제1형 제1MOS트랜지스터와 상기 비트 라인을 센싱하는 제1형 제2MOS트랜지스터를 구비하고, 제1형 제2MOS트랜지스터의 센싱 능력이 상기 제1형 제1MOS트랜지스터의 센싱 능력에 비해서 좋은 제1형 제1센스 증폭기, 상기 비트 라인과 상기 반전 비트 라인사이에 직렬로 연결되고 제1전압의 제2인에이블 신호가 인가되면, 상기 반전 비트 라인을 센싱하는 제1형 제3MOS트랜지스터와 상기 비트 라인을 센싱하는 제1형 제4MOS트랜지스터를 구비하고, 제1형 제3MOS트랜지스터의 센싱 능력이 상기 제1형 제4MOS트랜지스터의 센싱 능력에 비해서 좋은 제1형 제2센스 증폭기, 및 상기 비트 라인과 상기 반전 비트 라인사이에 직렬로 연결되고 제2전압의 제3인에이블 신호가 인가되면, 상기 반전 비트 라인을 센싱하는 제2형 제1MOS트랜지스터와 상기 비트 라인을 센싱하는 제2형 제2MOS트랜지스터를 구비하는 제2형 센스 증폭기를 구비하는 것을 특징으로 한다.
상기 제1형 트랜지스터는 PMOS트랜지스터이고, 상기 제2형 트랜지스터는 NMOS트랜지스터인 것을 특징으로 하고, 상기 제1형 제1MOS트랜지스터의 문턱전압이 상기 제1형 제2MOS트랜지스터의 문턱전압에 비해서 높고, 상기 제1형 제4MOS트랜지스터의 문턱전압이 상기 제1형 제3MOS트랜지스터의 문턱전압에 비해서 높은 것을 특징으로 한다.
상기 제2실시예의 반도체 메모리 장치는 상기 제1워드 라인이 선택되는 경우에 상기 제1형 제1센스 증폭기와 상기 제2형 센스 증폭기가 동작하고 난 후 상기 제1형 제2센스 증폭기가 동작하고, 상기 제2워드 라인이 선택되는 경우에 상기 제1형 제2센스 증폭기와 상기 제2형 센스 증폭기가 동작하고 난 후 상기 제1형 제1센스 증폭기가 동작하는 것을 특징으로 한다. 또는, 상기 제1워드 라인이 선택되는 경우에 상기 제1형 제1센스 증폭기와 상기 제2형 센스 증폭기만 동작하고, 상기 제2워드 라인이 선택되는 경우에 상기 제1형 제2센스 증폭기와 상기 제2형 센스 증폭기만 동작하는 것을 특징으로 한다. 그리고, 상기 제1전압은 전원전압이고, 상기 제2전압은 접지전압인 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제3형태는 제1어드레스에 의해서 억세스되는 제1워드 라인과 반전 비트 라인사이에 연결된 제1메모리 셀, 제2어드레스에 의해서 억세스되는 제2워드 라인과 비트 라인사이에 연결된 제2메모리 셀, 상기 비트 라인과 상기 반전 비트 라인사이에 직렬로 연결되고 제1전압의 제1인에이블 신호가 인가되면, 상기 반전 비트 라인을 센싱하는 제1형 제1MOS트랜지스터와 상기 비트 라인을 센싱하는 제1형 제2MOS트랜지스터를 구비하 고, 상기 제1형 제2MOS트랜지스터의 센싱 능력이 상기 제1형 제1MOS트랜지스터의 센싱 능력에 비해서 좋은 제1형 제1센스 증폭기, 상기 비트 라인과 상기 반전 비트 라인사이에 직렬로 연결되고 제2전압의 제2인에이블 신호가 인가되면, 상기 반전 비트 라인을 센싱하는 제1형 제3MOS트랜지스터와 상기 비트 라인을 센싱하는 제1형 제4MOS트랜지스터를 구비하고, 제1형 제3MOS트랜지스터의 센싱 능력이 상기 제1형 제4MOS트랜지스터의 센싱 능력에 비해서 좋은 제1형 제2센스 증폭기, 상기 비트 라인과 상기 반전 비트 라인사이에 직렬로 연결되고 제1전압의 제3인에이블 신호가 인가되면, 상기 반전 비트 라인을 센싱하는 제2형 제1MOS트랜지스터와 상기 비트 라인을 센싱하는 제2형 제2MOS트랜지스터를 구비하고, 상기 제2형 제1MOS트랜지스터의 센싱 능력이 상기 제2형 제2MOS트랜지스터의 센싱 능력에 비해서 좋은 제2형 제1센스 증폭기, 및 상기 비트 라인과 상기 반전 비트 라인사이에 직렬로 연결되고 제2전압의 제4인에이블 신호가 인가되면, 상기 반전 비트 라인을 센싱하는 제2형 제3MOS트랜지스터와 상기 비트 라인을 센싱하는 제2형 제4MOS트랜지스터를 구비하고, 상기 제2형 제4MOS트랜지스터의 센싱 능력이 상기 제2형 제3MOS트랜지스터의 센싱 능력에 비해서 좋은 제2형 제2센스 증폭기를 구비하는 것을 특징으로 한다.
상기 제1형 트랜지스터는 PMOS트랜지스터이고, 상기 제2형 트랜지스터는 NMOS트랜지스터인 것을 특징으로 하고, 상기 제1형 제1MOS트랜지스터의 문턱전압이 상기 제2형 제2MOS트랜지스터의 문턱전압에 비해서 낮고, 상기 제1형 제4MOS트랜지스터의 문턱전압이 상기 제1형 제3MOS트랜지스터의 문턱 전압에 비해서 낮고, 상기 제2형 제1MOS트랜지스터의 문턱전압이 상기 제2형 제2MOS트랜지스터의 문턱전압에 비해서 높고, 상기 제2형 제4MOS트랜지스터의 문턱전압이 상기 제2형 제3MOS트랜지스터의 문턱전압에 비해서 높은 것을 특징으로 한다.
상기 제3실시예의 반도체 메모리 장치는 상기 제1워드 라인이 선택되는 경우에 상기 제1형 제1센스 증폭기와 상기 제2형 제1센스 증폭기가 동작하고 난 후 상기 제1형 제2센스 증폭기과 상기 제2형 제2센스 증폭기가 동작하고, 상기 제2워드 라인이 선택되는 경우에 상기 제1형 제2센스 증폭기와 상기 제2형 제2센스 증폭기가 동작하고 난 후 상기 제1형 제1센스 증폭기와 상기 제2형 제1센스 증폭기가 동작하는 것을 특징으로 한다. 또는, 상기 제1워드 라인이 선택되는 경우에 상기 제1형 제1센스 증폭기와 상기 제2형 제1센스 증폭기만 동작하고, 상기 제2워드 라인이 선택되는 경우에 상기 제1형 제2센스 증폭기와 상기 제2형 제2센스 증폭기만 동작하는 것을 특징으로 한다. 그리고, 상기 제1전압은 전원전압이고 상기 제2전압은 접지전압인 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제4형태는 제1어드레스에 의해서 억세스되는 제1워드 라인과 반전 비트 라인사이에 연결된 제1메모리 셀, 제2어드레스에 의해서 억세스되는 제2워드 라인과 비트 라인사이에 연결된 제2메모리 셀, 상기 비트 라인과 상기 반전 비트 라인사이에 직렬로 연결되고 제1전압의 제1신호가 인가되면, 상기 반전 비트 라인을 센싱하는 제1형 제1MOS트랜지스터와 상기 비트 라인을 센싱하는 1형 제2MOS트랜지스터를 구비하는 제1형 센스 증폭기, 및 상기 비트 라인과 상기 반전 비트 라인사이에 직렬로 연결되고 제2전압의 제2신호가 인가되면, 상기 반전 비트 라인을 센싱하는 제2형 제1MOS트랜지스터 와 상기 비트 라인을 센싱하는 2형 제2MOS트랜지스터를 구비하고, 상기 제1메모리 셀이 선택되는 경우에 상기 제2형 제1MOS트랜지스터의 센싱 능력이 상기 제2형 제2MOS트랜지스터의 센싱 능력에 비해서 좋고, 상기 제2메모리 셀이 선택되는 경우에 상기 제2형 제2MOS트랜지스터의 센싱 능력이 상기 제2형 제1MOS트랜지스터의 센싱 능력에 비해서 좋은 제2형 센스 증폭기를 구비하는 것을 특징으로 한다.
상기 제1형 트랜지스터는 PMOS트랜지스터이고, 상기 제2형 트랜지스터는 NMOS트랜지스터인 것을 특징으로 하고, 상기 제1워드 라인이 선택되는 경우에 상기 제2형 제1MOS트랜지스터의 문턱전압이 상기 제2형 제2MOS트랜지스터의 문턱전압에 비해서 낮고, 상기 제2워드 라인이 선택되는 경우에 상기 제2형 제2MOS트랜지스터의 문턱전압이 상기 제2형 제1MOS트랜지스터의 문턱전압에 비해서 낮은 것을 특징으로 한다. 상기 제1전압은 전원전압이고 상기 제2전압은 접지전압인 것을 특징으로 한다.
상기 제4실시예의 반도체 메모리 장치는 상기 제1워드 라인이 선택되는 경우에 상기 제2형 제1MOS트랜지스터의 기판으로 기판전압보다 높은 전압을 인가하고, 상기 제2형 제2MOS트랜지스터의 기판으로 상기 기판전압을 인가하는 것을 인가하고, 상기 제2워드 라인이 선택되는 경우에 상기 제2형 제1MOS트랜지스터의 기판으로 상기 기판전압을 인가하고, 상기 제2형 제2MOS트랜지스터의 기판으로 상기 기판전압보다 높은 전압을 인가하는 것을 특징으로 한다.
또한, 상기 제4실시예의 반도체 메모리 장치는 상기 제1워드 라인이 선택되는 경우에 상기 제2형 제1MOS트랜지스터의 기판으로 기판전압보다 높은 전압을 인 가하고, 상기 제2형 제2MOS트랜지스터의 기판으로 상기 기판전압을 인가하고 난 후 상기 제1형 센스 증폭기로 상기 제1전압의 제1신호를 인가하고, 상기 제2형 센스 증폭기로 상기 제2전압의 제2신호를 인가하고, 상기 제2워드 라인이 선택되는 경우에 상기 제2형 제1MOS트랜지스터의 기판으로 상기 기판전압을 인가하고, 상기 제2형 제2MOS트랜지스터의 기판으로 상기 기판전압보다 높은 전압을 인가하고 난 후 상기 제1형 센스 증폭기로 상기 제1전압의 제1신호를 인가하고, 상기 제2형 센스 증폭기로 상기 제2전압의 제2신호를 인가하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제5형태는 제1어드레스에 의해서 억세스되는 제1워드 라인과 반전 비트 라인사이에 연결된 제1메모리 셀, 제2어드레스에 의해서 억세스되는 제2워드 라인과 비트 라인사이에 연결된 제2메모리 셀, 상기 비트 라인과 상기 반전 비트 라인사이에 직렬로 연결되고 제1전압의 제1신호가 인가되면, 상기 반전 비트 라인을 센싱하는 제1형 제1MOS트랜지스터와 상기 비트 라인을 센싱하는 제1형 제2MOS트랜지스터를 구비하고, 상기 제1메모리 셀이 선택되는 경우에 상기 제1형 제2MOS트랜지스터의 센싱 능력이 상기 제1형 제1MOS트랜지스터의 센싱 능력에 비해서 좋고, 상기 제2메모리 셀이 선택되는 경우에 상기 제1형 제1MOS트랜지스터의 센싱 능력이 상기 제1형 제2MOS트랜지스터의 센싱 능력에 비해서 좋은 제1형 센스 증폭기, 및 상기 비트 라인과 상기 반전 비트 라인사이에 직렬로 연결되고 제2전압의 제2신호가 인가되면, 상기 반전 비트 라인을 센싱하는 제2형 제1MOS트랜지스터와 상기 비트 라인을 센싱하는 제2형 제2MOS트랜지스터를 구비하는 제2형 센스 증폭기를 구비하는 것을 특징으로 한다.
상기 제1형 트랜지스터는 PMOS트랜지스터이고, 상기 제2형 트랜지스터는 NMOS트랜지스터인 것을 특징으로 한다.
상기 제5실시예의 반도체 메모리 장치는 상기 제1워드 라인이 선택되는 경우에 상기 제1형 제1MOS트랜지스터의 문턱전압이 상기 제1형 제2MOS트랜지스터의 문턱전압에 비해서 높고, 상기 제2워드 라인이 선택되는 경우에 상기 제1형 제2MOS트랜지스터의 문턱전압이 상기 제1형 제1MOS트랜지스터의 문턱전압에 비해서 높은 것을 특징으로 한다. 그리고, 상기 제1전압은 전원전압이고 상기 제2전압은 접지전압인 것을 특징으로 한다.또한, 상기 제5실시예의 반도체 메모리 장치는 상기 제1워드 라인이 선택되는 경우에 상기 제1형 제1MOS트랜지스터의 기판으로 제1전압을 인가하고, 상기 제1형 제2MOS트랜지스터의 기판으로 상기 제1전압보다 낮은 전압을 인가하는 것을 인가하고, 상기 제2워드 라인이 선택되는 경우에 상기 제1형 제1MOS트랜지스터의 기판으로 상기 제1전압보다 낮은 전압을 인가하고, 상기 제1형 제2MOS트랜지스터의 기판으로 상기 제1전압을 인가하는 것을 특징으로 한다. 또는, 상기 제1워드 라인이 선택되는 경우에 상기 제1형 제1MOS트랜지스터의 기판으로 제1전압을 인가하고, 상기 제1형 제2MOS트랜지스터의 기판으로 상기 제1전압보다 낮은 전압을 인가하는 것을 인가하고 난 후 상기 제1형 센스 증폭기로 상기 제1전압의 제1신호를 인가하고, 상기 제2형 센스 증폭기로 상기 제2전압의 제2신호를 인가하고, 상기 제2워드 라인이 선택되는 경우에 상기 제1형 제1MOS트랜지스터의 기판으로 상기 제1전압보다 낮은 전압을 인가하고, 상기 제1형 제2MOS트랜지스터의 기판으로 상기 제1전압을 인가하고 난 후 상기 제1형 센스 증폭기로 상기 제1전압의 제1신호를 인가하고, 상기 제2형 센스 증폭기로 상기 제2전압의 제2신호를 인가하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제6형태는 제1어드레스에 의해서 억세스되는 제1워드 라인과 반전 비트 라인사이에 연결된 제1메모리 셀, 제2어드레스에 의해서 억세스되는 제2워드 라인과 비트 라인사이에 연결된 제2메모리 셀, 상기 비트 라인과 상기 반전 비트 라인사이에 직렬로 연결되고 제1전압의 제1신호가 인가되면, 상기 반전 비트 라인을 센싱하는 제1형 제1MOS트랜지스터와 상기 비트 라인을 센싱하는 제1형 제2MOS트랜지스터를 구비하고, 상기 제1메모리 셀이 선택되는 경우에 상기 제1형 제2MOS트랜지스터의 센싱 능력이 상기 제1형 제1MOS트랜지스터의 센싱 능력에 비해서 좋고, 상기 제2메모리 셀이 선택되는 경우에 상기 제1형 제1MOS트랜지스터의 센싱 능력이 상기 제1형 제2MOS트랜지스터의 센싱 능력에 비해서 좋은 제1형 센스 증폭기, 및 상기 비트 라인과 상기 반전 비트 라인사이에 직렬로 연결되고 제2전압의 제2신호가 인가되면, 상기 반전 비트 라인을 센싱하는 제2형 제1MOS트랜지스터와 상기 비트 라인을 센싱하는 제2형 제2MOS트랜지스터를 구비하고, 상기 제1메모리 셀이 선택되는 경우에 상기 제2형 제1MOS트랜지스터의 센싱 능력이 상기 제2형 제2MOS트랜지스터의 센싱 능력에 비해서 좋고, 상기 제2메모리 셀이 선택되는 경우에 상기 제2형 제2MOS트랜지스터의 센싱 능력이 상기 제2형 제1MOS트랜지스터의 센싱 능력에 비해서 좋은 제2형 센스 증폭기를 구비하는 것을 특징으로 한다.
상기 제1형 트랜지스터는 PMOS트랜지스터이고, 상기 제2형 트랜지스터는 NMOS트랜지스터인 것을 특징으로 한다.
상기 제6실시예의 반도체 메모리 장치는 상기 제1워드 라인이 선택되는 경우에 상기 제1형 제1MOS트랜지스터의 문턱전압이 상기 제1형 제2MOS트랜지스터의 문턱전압에 비해서 높고, 상기 제2형 제1MOS트랜지스터의 문턱전압이 상기 제2형 제2MOS트랜지스터의 문턱전압에 비해서 낮고, 상기 제2워드 라인이 선택되는 경우에 상기 제1형 제2MOS트랜지스터의 문턱전압이 상기 제1형 제1MOS트랜지스터의 문턱전압에 비해서 높고, 상기 제2형 제2MOS트랜지스터의 문턱전압이 상기 제2형 제1MOS트랜지스터의 문턱전압에 비해서 낮은 것을 특징으로 한다. 그리고, 상기 제1전압은 전원전압이고 상기 제2전압은 접지전압인 것을 특징으로 한다.
상기 제6실시예의 반도체 메모리 장치는 상기 제1워드 라인이 선택되는 경우에 상기 제1형 제1MOS트랜지스터의 기판으로 전원전압을 인가하고, 상기 제1형 제2MOS트랜지스터의 기판으로 상기 전원전압보다 낮은 전압을 인가하는 것을 인가하고, 상기 제2형 제1MOS트랜지스터의 기판으로 기판전압보다 높은 전압을 인가하고, 상기 제2형 제2MOS트랜지스터의 기판으로 상기 기판전압을 인가하는 것을 인가하고, 상기 제2워드 라인이 선택되는 경우에 상기 제1형 제1MOS트랜지스터의 기판으로 상기 전원전압보다 낮은 전압을 인가하고, 상기 제1형 제2MOS트랜지스터의 기판으로 상기 전원전압을 인가하고, 상기 제2형 제1MOS트랜지스터의 기판으로 상기 기판전압을 인가하고, 상기 제2형 제2MOS트랜지스터의 기판으로 상기 기판전압보다 높은 전압을 인가하는 것을 특징으로 한다. 또는, 상기 제1워드 라인이 선택되는 경우에 상기 제1형 제1MOS트랜지스터의 기판으로 전원전압을 인가하고, 상기 제1형 제2MOS트랜지스터의 기판으로 상기 전원전압보다 낮은 전압을 인가하는 것을 인가하고, 상기 제2형 제1MOS트랜지스터의 기판으로 기판전압보다 높은 전압을 인가하고, 상기 제2형 제2MOS트랜지스터의 기판으로 상기 기판전압을 인가하고 난 후 상기 제1형 센스 증폭기로 상기 제1전압의 제1신호를 인가하고, 상기 제2형 센스 증폭기로 상기 제2전압의 상기 제2신호를 인가하고, 상기 제2워드 라인이 선택되는 경우에 상기 제1형 제1MOS트랜지스터의 기판으로 상기 전원전압보다 낮은 전압을 인가하고, 상기 제1형 제2MOS트랜지스터의 기판으로 상기 전원전압을 인가하고, 상기 제2형 제1MOS트랜지스터의 기판으로 상기 기판전압을 인가하고, 상기 제2형 제2MOS트랜지스터의 기판으로 상기 기판전압보다 높은 전압을 인가하고 난 후 상기 제1형 센스 증폭기로 상기 제1전압의 제1신호를 인가하고, 상기 제2형 센스 증폭기로 상기 제2전압의 제2신호를 인가하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 비트 라인 센싱 방법의 제1형태는 제1어드레스에 의해서 억세스되는 제1워드 라인과 반전 비트 라인사이에 연결된 제1메모리 셀, 제2어드레스에 의해서 억세스되는 제2워드 라인과 비트 라인사이에 연결된 제2메모리 셀, 상기 비트 라인과 상기 반전 비트 라인사이에 직렬로 연결되고 제1전압의 제1신호가 인가되면, 상기 반전 비트 라인을 센싱하는 제1형 제1MOS트랜지스터와 상기 비트 라인을 센싱하는 제1형 제2MOS트랜지스터를 구비한 제1형 센스 증폭기, 및 상기 비트 라인과 상기 반전 비트 라인사이에 직렬로 연결되고 제2전압의 제2신호가 인가되면, 상기 반전 비트 라인을 센싱하는 제2형 제1MOS트랜지스터와 상기 비트 라인을 센싱하는 제2형 제2MOS트랜지스 터를 구비한 제2형 센스 증폭기를 구비한 반도체 메모리 장치의 비트 라인 센싱 방법에 있어서, 상기 제1워드 라인이 선택되는 경우에 상기 제2형 제1MOS트랜지스터의 센싱 능력이 상기 제2형 제2MOS트랜지스터의 센싱 능력보다 좋아 상기 반전 비트 라인의 데이터를 센싱하고, 제1형 제2MOS트랜지스터가 상기 비트 라인의 데이터를 센싱하고, 상기 제2워드 라인이 선택되는 경우에 상기 제2형 제2MOS트랜지스터의 센싱 능력이 상기 제2형 제1MOS트랜지스터의 센싱 능력보다 좋아 상기 비트 라인의 데이터를 센싱하고, 제1형 제1MOS트랜지스터가 상기 반전 비트 라인의 데이터를 센싱하는 것을 특징으로 한다.
상기 제1워드 라인이 선택되는 경우에 상기 제2형 제1MOS트랜지스터의 문턱전압을 상기 제2형 제2MOS트랜지스터의 문턱전압보다 낮게 하고, 상기 제2워드 라인이 선택되는 경우에 상기 제2형 제2MOS트랜지스터의 문턱전압을 상기 제2형 제1MOS트랜지스터의 문턱전압보다 낮게 하는 것을 특징으로 하고, 상기 제1전압은 전원전압이고 상기 제2전압은 접지전압인 것을 특징으로 한다.
상기 제1워드 라인이 선택되는 경우에 상기 제2형 제1MOS트랜지스터의 기판전압을 상기 제2형 제2MOS트랜지스터의 기판전압보다 높게 하고, 상기 제2워드 라인이 선택되는 경우에 상기 제2형 제2MOS트랜지스터의 기판전압을 상기 제2형 제1MOS트랜지스터의 기판전압보다 높게 하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 비트 라인 센싱 방법의 제2형태는 제1어드레스에 의해서 억세스되는 제1워드 라인과 반전 비트 라인사이에 연결된 제1메모리 셀, 제2어드레스에 의해서 억세스되는 제2워드 라 인과 비트 라인사이에 연결된 제2메모리 셀, 상기 비트 라인과 상기 반전 비트 라인사이에 직렬로 연결되고 제1전압의 제1신호가 인가되면, 상기 반전 비트 라인을 센싱하는 제1형 제1MOS트랜지스터와 상기 비트 라인을 센싱하는 제1형 제2MOS트랜지스터를 구비한 제1형 센스 증폭기, 및 상기 비트 라인과 상기 반전 비트 라인사이에 직렬로 연결되고 제2전압의 제2신호가 인가되면, 상기 반전 비트 라인을 센싱하는 제2형 제1MOS트랜지스터와 상기 비트 라인을 센싱하는 제2형 제2MOS트랜지스터를 구비한 제2형 센스 증폭기를 구비한 반도체 메모리 장치의 비트 라인 센싱 방법에 있어서, 상기 제1워드 라인이 선택되는 경우에 상기 제1형 제2MOS트랜지스터의 센싱 능력이 상기 제1형 제1MOS트랜지스터의 센싱 능력보다 좋아 상기 비트 라인의 데이터를 센싱하고, 상기 제1형 제1MOS트랜지스터가 상기 반전 비트 라인의 데이터를 센싱하고, 상기 제2워드 라인이 선택되는 경우에 상기 제1형 제1MOS트랜지스터의 센싱 능력이 상기 제1형 제2MOS트랜지스터의 센싱 능력보다 좋아 상기 반전 비트 라인의 데이터를 센싱하고, 상기 제1형 제2MOS트랜지스터가 상기 비트 라인의 데이터를 센싱하는 것을 특징으로 한다.
상기 제1워드 라인이 선택되는 경우에 상기 제1형 제1MOS트랜지스터의 문턱전압을 상기 제1형 제2MOS트랜지스터의 문턱전압보다 높게 하고, 상기 제2워드 라인이 선택되는 경우에 상기 제1형 제2MOS트랜지스터의 문턱전압을 상기 제1형 제1MOS트랜지스터의 문턱전압보다 높게 하는 것을 특징으로 하고, 상기 제1전압은 전원전압이고 상기 제2전압은 접지전압인 것을 특징으로 한다.
상기 제1워드 라인이 선택되는 경우에 상기 제1형 제1MOS트랜지스터의 기판 전압을 상기 제1형 제2MOS트랜지스터의 기판전압보다 높게 하고, 상기 제2워드 라인이 선택되는 경우에 상기 제1형 제2MOS트랜지스터의 기판전압을 상기 제1형 제1MOS트랜지스터의 기판전압보다 높게 하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 비트 라인 센싱 방법의 제3형태는 제1어드레스에 의해서 억세스되는 제1워드 라인과 반전 비트 라인사이에 연결된 제1메모리 셀, 제2어드레스에 의해서 억세스되는 제2워드 라인과 비트 라인사이에 연결된 제2메모리 셀, 상기 비트 라인과 상기 반전 비트 라인사이에 직렬로 연결되고 제1전압의 제1신호가 인가되면, 상기 반전 비트 라인을 센싱하는 제1형 제1MOS트랜지스터와 상기 비트 라인을 센싱하는 제1형 제2MOS트랜지스터를 구비한 제1형 센스 증폭기, 및 상기 비트 라인과 상기 반전 비트 라인사이에 직렬로 연결되고 제2전압의 제2신호가 인가되면, 상기 반전 비트 라인을 센싱하는 제2형 제1MOS트랜지스터와 상기 비트 라인을 센싱하는 제2형 제2MOS트랜지스터를 구비한 제2형 센스 증폭기를 구비한 반도체 메모리 장치의 비트 라인 센싱 방법에 있어서, 상기 제1워드 라인이 선택되는 경우에 상기 제1형 제1MOS트랜지스터의 센싱 능력이 상기 제1형 제2MOS트랜지스터의 센싱 능력보다 좋아 상기 반전 비트 라인의 데이터를 센싱하고, 상기 제2형 제2MOS트랜지스터의 센싱 능력이 상기 제2형 제1MOS트랜지스터의 센싱 능력보다 좋아 상기 비트 라인의 데이터를 센싱하고, 상기 제2워드 라인이 선택되는 경우에 상기 제1형 제2MOS트랜지스터의 센싱 능력이 상기 제1형 제1MOS트랜지스터의 센싱 능력보다 좋아 상기 비트 라인의 데이터를 센싱하고, 상기 제2형 제1MOS트랜지스터의 센싱 능력이 상기 제2형 제2MOS트랜 지스터의 센싱 능력보다 좋아 상기 반전 비트 라인의 데이터를 센싱하는 것을 특징으로 한다.
상기 제1워드 라인이 선택되는 경우에 상기 제1형 제1MOS트랜지스터의 문턱전압을 상기 제1형 제2MOS트랜지스터의 문턱전압보다 낮게 하고, 상기 제2형 제1MOS트랜지스터의 문턱전압을 상기 제2형 제2MOS트랜지스터의 문턱전압보다 높게 하고, 상기 제2워드 라인이 선택되는 경우에 상기 제1형 제2MOS트랜지스터의 문턱전압을 상기 제1형 제1MOS트랜지스터의 문턱전압보다 낮게 하고, 상기 제2형 제2MOS트랜지스터의 문턱전압을 상기 제2형 제1MOS트랜지스터의 문턱전압보다 높게 하는 것을 특징으로 하고, 상기 제1전압은 전원전압이고 상기 제2전압은 접지전압인 것을 특징으로 한다.
상기 제1워드 라인이 선택되는 경우에 상기 제2형 제1MOS트랜지스터의 기판전압을 상기 제2형 제2MOS트랜지스터의 기판전압보다 높게 하고, 상기 제1형 제1MOS트랜지스터의 기판전압을 상기 제1형 제2MOS트랜지스터의 기판전압보다 높게 하고, 상기 제2워드 라인이 선택되는 경우에 상기 제2형 제2MOS트랜지스터의 기판전압을 상기 제2형 제1MOS트랜지스터의 기판전압보다 높게 하고, 상기 제1형 제2MOS트랜지스터의 기판전압을 상기 제1형 제1MOS트랜지스터의 기판전압보다 높게 하는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하면 본 발명의 반도체 메모리 장치 및 이 장치의 비트 라인 센싱 방법을 설명하면 다음과 같다.
도4는 본 발명의 반도체 메모리 장치의 제1실시예의 구성을 나타내는 블록도로서, 도1에 나타낸 NMOS센스 증폭기(NSA)를 제1NMOS센스 증폭기(NSAi) 및 제2NMOS센스 증폭기(NSAj)로 대체하여 구성되고, 제1NMOS센스 증폭기(NSAi)는 NMOS트랜지스터들(N6, N7)로 구성되고, 제2NMOS센스 증폭기(NSAj)는 NMOS트랜지스터들(N8, N9)로 구성되어 있다.
그리고, NMOS트랜지스터(N6)의 문턱전압이 NMOS트랜지스터(N7)의 문턱전압보다 상대적으로 낮고, NMOS트랜지스터(N9)의 문턱전압이 NMOS트랜지스터(N8)의 문턱전압보다 상대적으로 낮게 설계되어 있고, PMOS트랜지스터들(P1, P2)의 문턱전압은 동일하게 설계되어 있다.
도4에 나타낸 블록들 각각의 기능은 도1의 기능 설명을 참고로 하면 쉽게 이해될 것이고, 여기에서는 대체되는 블록들의 기능에 대해서만 설명하기로 한다.
메모리 셀들(MC1, MC4)에 “하이”레벨의 데이터가 저장되어 있고, 리프레쉬 동작시에 서브 워드 라인(SWL1) 또는 서브 워드 라인(SWL4)이 선택되면 전하 공유 동작을 수행한다. 이 후, 전원전압(VCC) 레벨의 신호(LA) 및 접지전압(VSS) 레벨의 신호(LABi)가 인가되면, NMOS트랜지스터(N6)의 문턱전압이 NMOS트랜지스터(N7)의 문턱전압보다 낮으므로 반전 센스 비트 라인(SBL1B)의 전압이 조금만 상승하더라도 NMOS트랜지스터(N6)의 게이트와 소스사이의 전압 차가 NMOS트랜지스터(N6)의 문턱전압보다 커지게 되어, NMOS트랜지스터(N6)가 온되어 센스 비트 라인(SBL1)의 전압을 감소하게 된다. 이에 따라, PMOS트랜지스터(P2)의 게이트와 소스사이의 전압 차가 PMOS트랜지스터(P2)의 문턱전압보다 커지게 되어, PMOS트랜지스터(P2)가 온되어 반전 센스 비트 라인(SBL1B)의 전압을 증가하게 된다. 이 후, 접지전압(VSS) 레벨의 신호(LABj)가 인가되면, NMOS센스 증폭기(NSAj)의 NMOS트랜지스터(N8)가 온되어 NMOS트랜지스터들(N6, N8)이 함께 센스 비트 라인(SBL1)을 접지전압(VSS) 레벨로 증폭한다. 그리고, PMOS트랜지스터(P2)는 반전 센스 비트 라인(SBL1B)을 전원전압(VCC) 레벨로 증폭한다.
반면에, 메모리 셀들(MC2, MC3)에 “하이”레벨의 데이터가 저장되어 있고, 리프레쉬 동작시에 서브 워드 라인(SWL2) 또는 서브 워드 라인(SWL3)이 선택되면 전하 공유 동작을 수행한다. 이 후, 전원전압(VCC) 레벨의 신호(LA) 및 접지전압(VSS) 레벨의 신호(LABj)가 인가되면, NMOS트랜지스터(N9)의 문턱전압이 NMOS트랜지스터(N7)의 문턱전압보다 낮으므로 센스 비트 라인(SBL1)의 전압이 조금만 상승하더라도 NMOS트랜지스터(N9)의 게이트와 소스사이의 전압 차가 NMOS트랜지스터(N9)의 문턱전압보다 커지게 되어, NMOS트랜지스터(N9)가 온되어 반전 센스 비트 라인(SBL1B)의 전압을 감소하게 된다. 그리고, PMOS트랜지스터(P1)의 게이트와 소스사이의 전압 차가 PMOS트랜지스터(P1)의 문턱전압보다 커지게 되어, PMOS트랜지스터(P1)가 온되어 센스 비트 라인(SBL1)의 전압을 증가하게 된다. 이 후, 접지전압(VSS) 레벨의 신호(LABi)가 인가되면, NMOS트랜지스터(N7)가 온되어, NMOS트랜지스터들(N7, N9)이 함께 센스 비트 라인(SBL1)을 접지전압(VSS) 레벨로 만든다. 그리고, PMOS트랜지스터(P1)는 반전 센스 비트 라인(SBL1B)을 전원전압(VCC) 레벨로 만든다.
도5는 도4에 나타낸 신호들(LA, LAB)을 발생하는 회로의 실시예의 구성을 나 타내는 것으로, 제어부(20), PMOS트랜지스터(P3), 및 NMOS트랜지스터들(N10, N11)로 구성되어 있다.
도5에 나타낸 구성의 기능을 설명하면 다음과 같다.
제어부(20)는 액티브 명령(ACT) 또는 리프레쉬 명령(REF)이 인가되고, 최하위 2비트의 로우 어드레스(A0, A1)가 인가되어, 최하위 2비트의 로우 어드레스(A0, A1)가 “00” 또는 “11”이면 “로우”레벨과 “하이”레벨의 제1 및 제2비트 라인 센스 증폭기 인에이블 제어신호들(LAPG, LANGi)을 발생한다. 그러면, PMOS트랜지스터(P3)는 “로우”레벨의 제1비트 라인 센스 증폭기 인에이블 제어신호(LAPG)에 응답하여 전원전압(VCC) 레벨의 신호(LA)를 발생한다. NMOS트랜지스터(N10)는 “하이”레벨의 제2비트 라인 센스 증폭기 인에이블 제어신호(LANGi)에 응답하여 접지전압(VSS) 레벨의 신호(LABi)를 발생한다.
이 후, “하이”레벨의 제3비트 라인 센스 증폭기 인에이블 제어신호(LANGj)를 발생한다. 그러면, NMOS트랜지스터(N11)는 “하이”레벨의 제3비트 라인 센스 증폭기 인에이블 제어신호(LANGj)에 응답하여 접지전압(VSS) 레벨의 신호(LABj)를 발생한다.
반면에, 제어부(20)는 액티브 명령(ACT) 또는 리프레쉬 명령(REF)이 인가되고, 최하위 2비트의 로우 어드레스(A0, A1)가 인가되어, 최하위 2비트의 로우 어드레스(A0, A1)가 “01” 또는 “10”이면 “로우”레벨과 “하이”레벨의 제1 및 제3비트 라인 센스 증폭기 인에이블 제어신호들(LAPG, LANGj)을 발생한다. 그러면, PMOS트랜지스터(P3)는 “로우”레벨의 제1비트 라인 센스 증폭기 인에이블 제어신 호(LAPG)에 응답하여 전원전압(VCC) 레벨의 신호(LA)를 발생한다. NMOS트랜지스터(N11)는 “하이”레벨의 제3비트 라인 센스 증폭기 인에이블 제어신호(LANGj)에 응답하여 접지전압(VSS) 레벨의 신호(LABj)를 발생한다.
이 후, “하이”레벨의 제2비트 라인 센스 증폭기 인에이블 제어신호(LANGi)를 발생한다. 그러면, NMOS트랜지스터(N10)는 “하이”레벨의 제2비트 라인 센스 증폭기 인에이블 제어신호(LANGi)에 응답하여 접지전압(VSS) 레벨의 신호(LABi)를 발생한다.
도6은 도4에 나타낸 반도체 메모리 장치의 리프레쉬 동작을 설명하기 위한 타이밍도로서, 도3의 타이밍도와 동일한 조건에서의 동작을 나타내는 것이다.
전하 공유 동작 기간(T)에서의 동작은 도3의 타이밍도에서와 마찬가지로 수행된다. 이때, 리프레쉬 주기가 길게 설정되어 있으므로 전하 공유 동작 기간(T)에서 반전 어레이 비트 라인(ABL1B) 및 반전 센스 비트 라인(SBL1B)의 레벨이 전압(△v) 레벨만큼 올라가게 된다. 도6의 전압(△v)은 도3의 전압(△V)보다 낮은 레벨을 가진다.
전하 공유 동작 기간(T)에서의 전하 공유 동작에 의해서 반전 어레이 비트 라인(ABL1B) 및 반전 센스 비트 라인(SBL1B)의 전압이 전압(△v)만큼 증가하면 전원전압(VCC) 레벨과 접지전압(VSS) 레벨의 제1 및 제2비트 라인 센스 증폭기 인에이블 제어신호들(LA, LABi)이 발생된다. 그러면, NMOS트랜지스터(N6)가 반전 센스 비트 라인(SBL1B)의 전압에 응답하여 온되어 센스 비트 라인(SBL1)의 레벨을 감소하고, PMOS트랜지스터(P2)가 센스 비트 라인(SBL1)의 전압에 응답하여 온되어 반전 센스 비트 라인(SBL1B)의 레벨을 증가한다. 이 후, 접지전압(VSS) 레벨의 제3비트 라인 센스 증폭기 인에이블 제어신호(LABj)가 발생된다. 그러면, PMOS센스 증폭기(PSA) 및 NMOS센스 증폭기들(NSAi, NSAj)이 센싱 동작을 수행하여 반전 어레이 비트 라인(ABL1B) 및 반전 센스 비트 라인(SBL1B)의 전압을 전원전압(VCC) 레벨로 증폭하고, 어레이 비트 라인(ABL1) 및 센스 비트 라인(SBL1)의 전압을 접지전압(VSS) 레벨로 증폭한다.
도시하지는 않았지만, 메모리 셀(MC2)에 “하이”레벨의 데이터가 저장되고, 어레이 비트 라인쌍(ABL1, ABL1B) 및 센스 비트 라인쌍(SBL1, SBL1B)이 프리차지 전압(VBL) 레벨로 프리차지된 상태에서 리프레쉬 명령(REF)이 인가되어 서브 워드 라인(SWL2)이 선택되는 경우에는 신호들(LA, LABj)가 발생되고 난 후, 신호(LABi)가 발생된다.
상술한 바와 같이, 본 발명의 제1실시예의 반도체 메모리 장치의 비트 라인 센스 증폭기는 메모리 셀들(MC1, MC4)이 선택되는 경우에는 NMOS센스 증폭기(NSAi)의 NMOS트랜지스터(N6)의 문턱전압에 비해서 NMOS트랜지스터(N7)에 비해서 문턱전압이 낮아 반전 센스 비트 라인(SBL1B)의 레벨이 △v만큼 변화하더라도 센싱 동작을 수행하는 것이 가능하다. 그리고, 메모리 셀들(MC2, MC3)이 선택되는 경우에는 NMOS트랜지스터(N9)의 문턱전압이 NMOS트랜지스터(N8)에 비해서 문턱전압이 낮아 센스 비트 라인(SBL1)의 레벨이 △v만큼 변화하더라도 센싱 동작을 수행하는 것이 가능하다. 즉, NMOS트랜지스터(N6)의 “하이”레벨의 데이터에 대한 센싱 능력을 NMOS트랜지스터(N7)의 “하이”레벨의 데이터에 대한 센싱 능력보다 좋게 하고, NMOS트랜지스터(N9)의 “하이”레벨의 데이터에 대한 센싱 능력을 NMOS트랜지스터 (N8)의 “하이”레벨의 데이터에 대한 센싱 능력보다 좋게 함으로써, 비트 라인 센스 증폭기의 “하이”레벨의 데이터에 대한 센싱 능력이 향상되어 리프레쉬 주기를 늘리는 것이 가능하다.
상술한 제1실시예의 본 발명의 반도체 메모리 장치의 동작을 접지전압(VSS) 레벨의 신호(LABi/LABj)가 인가된 후 접지전압(VSS) 레벨의 신호(LABj/LABi)가 인가되는 경우를 예로 들어 설명하였으나, 접지전압(VSS) 레벨의 신호(LABi/LABj)가 인가된 후 플로팅 상태의 신호(LABj/LABi)를 인가하더라도 상관없다. 즉, 반드시 두 개의 NMOS센스 증폭기들(NSAi, NSAj)을 동작시켜야 하는 것은 아니다.
도7은 본 발명의 반도체 메모리 장치의 제2실시예의 구성을 나타내는 블록도로서, 도1에 나타낸 PMOS센스 증폭기(PSA)를 제1PMOS센스 증폭기(PSAi) 및 제2PMOS센스 증폭기(PSAj)로 대체하여 구성되고, 제1PMOS센스 증폭기(PSAi)는 PMOS트랜지스터들(P6, P7)로 구성되고, 제2PMOS센스 증폭기(PSAj)는 PMOS트랜지스터들(P4, P5)로 구성되어 있다.
그리고, PMOS트랜지스터(P5)의 문턱전압이 PMOS트랜지스터(P4)의 문턱전압보다 상대적으로 크고, PMOS트랜지스터(P6)의 문턱전압이 PMOS트랜지스터(P7)의 문턱전압보다 상대적으로 크게 설계되어 있고, NMOS트랜지스터들(N1, N2)의 문턱전압이 동일하게 설계되어 있다.
도7에 나타낸 블록들 각각의 기능은 도1의 기능 설명을 참고로 하면 쉽게 이해될 것이고, 여기에서는 대체되는 블록들의 기능에 대해서만 설명하기로 한다.
메모리 셀들(MC1, MC4)에 “하이”레벨의 데이터가 저장되어 있고, 리프레쉬 동작 시에 서브 워드 라인(SWL1) 또는 서브 워드 라인(SWL4)이 선택되면 전하 공유 동작을 수행한다. 이 후, 전원전압(VCC) 레벨의 신호(LAi) 및 접지전압(VSS) 레벨의 신호(LAB)가 인가되면, PMOS트랜지스터(P6)의 문턱전압이 PMOS트랜지스터(P7)의 문턱전압보다 크므로, 전원전압(VCC) 레벨의 신호(LAi)가 인가되면, PMOS트랜지스터(P7)의 게이트와 소스사이의 전압 차가 PMOS트랜지스터(P7)의 문턱전압보다 커지게 된다. 그러면, PMOS트랜지스터(P7)가 온되어 반전 센스 비트 라인(SBL1B)의 전압을 전원전압(VCC) 레벨로 증폭한다. 이에 따라, NMOS트랜지스터(N1)의 게이트와 소스사이의 전압 차가 NMOS트랜지스터(N1)의 문턱전압보다 커지게 되어, NMOS트랜지스터(N1)가 온되어 센스 비트 라인(SBL1)의 전압을 접지전압(VSS) 레벨로 증폭한다. 이 후, 전원전압(VCC) 레벨의 신호(LAj)가 인가되면, PMOS트랜지스터(P5)가 온되어, PMOS트랜지스터들(P5, P7)이 함께 반전 센스 비트 라인(SBL1B)의 전압을 전원전압(VCC) 레벨로 증폭한다.
반면에, 메모리 셀들(MC2, MC3)에 “하이”레벨의 데이터가 저장되어 있고, 리프레쉬 동작시에 서브 워드 라인(SWL2) 또는 서브 워드 라인(SWL3)이 선택되면 전하 공유 동작을 수행한다. 이 후, 전원전압(VCC) 레벨의 신호(LAj) 및 접지전압(VSS) 레벨의 신호(LAB)가 인가되면, PMOS트랜지스터(P4)가 온되어 반전 센스 비트 라인(SBL1B)의 전압을 전원전압(VCC) 레벨로 증폭한다. 그리고, NMOS트랜지스터(N2)가 온되어 센스 비트 라인(SBL1)의 전압을 접지전압(VSS) 레벨로 증폭한다. 이 후, 전원전압(VCC) 레벨의 신호(LAi)가 인가되면, PMOS트랜지스터(P6)가 온되어, PMOS트랜지스터들(P4, P6)이 함께 반전 센스 비트 라인(SBL1B)의 전압을 전원전압 (VCC) 레벨로 증폭한다.
도8은 도7에 나타낸 신호들(LAi, LAj, LAB)을 발생하는 회로의 실시예의 구성을 나타내는 것으로, 제어부(30), PMOS트랜지스터들(P8, P9) 및 NMOS트랜지스터(N5)로 구성되어 있다.
도8에 나타낸 구성의 기능을 설명하면 다음과 같다.
제어부(30)는 액티브 명령(ACT) 또는 리프레쉬 명령(REF)이 인가되고, 최하위 2비트의 로우 어드레스(A0, A1)가 인가되어, 최하위 2비트의 로우 어드레스(A0, A1)가 “00” 또는 “11”이면 “로우”레벨과 “하이”레벨의 제1 및 제2비트 라인 센스 증폭기 인에이블 제어신호들(LAPGi, LANG)을 발생한다. 그러면, PMOS트랜지스터(P8)는 “로우”레벨의 제1비트 라인 센스 증폭기 인에이블 제어신호(LAPGi)에 응답하여 전원전압(VCC) 레벨의 신호(LAi)를 발생한다. NMOS트랜지스터(N5)는 “하이”레벨의 제2비트 라인 센스 증폭기 인에이블 제어신호(LANG)에 응답하여 접지전압(VSS) 레벨의 신호(LAB)를 발생한다. 이 후, “로우”레벨의 제3비트 라인 센스 증폭기 인에이블 제어신호(LAPGj)를 발생한다. 그러면, PMOS트랜지스터(P9)는 “로우”레벨의 제3비트 라인 센스 증폭기 인에이블 제어신호(LAPGj)에 응답하여 전원전압(VCC) 레벨의 신호(LAj)를 발생한다.
반면에, 제어부(30)는 액티브 명령(ACT) 또는 리프레쉬 명령(REF)이 인가되고, 최하위 2비트의 로우 어드레스(A0, A1)가 인가되어, 최하위 2비트의 로우 어드레스(A0, A1)가 “01” 또는 “10”이면 “로우”레벨과 “하이”레벨의 제2 및 제3비트 라인 센스 증폭기 인에이블 제어신호들(LANG, LAPGj)을 발생한다. 그러면, PMOS트랜지스터(P9)는 “로우”레벨의 제3비트 라인 센스 증폭기 인에이블 제어신호(LAPGj)에 응답하여 전원전압(VCC) 레벨의 신호(LAj)를 발생한다. NMOS트랜지스터(N5)는 “하이”레벨의 제2비트 라인 센스 증폭기 인에이블 제어신호(LANG)에 응답하여 접지전압(VSS) 레벨의 신호(LAB)를 발생한다.
이 후, “로우”레벨의 제1비트 라인 센스 증폭기 인에이블 제어신호(LAPGi)를 발생한다. 그러면, PMOS트랜지스터(P8)는 “로우”레벨의 제1비트 라인 센스 증폭기 인에이블 제어신호(LAPGi)에 응답하여 전원전압(VCC) 레벨의 신호(LAi)를 발생한다.
도9는 도7에 나타낸 반도체 메모리 장치의 리프레쉬 동작을 설명하기 위한 타이밍도로서, 도3의 타이밍도와 동일한 조건에서의 동작을 나타내는 것이다.
전하 공유 동작 기간(T)에서의 동작은 도6의 타이밍도에서와 마찬가지로 수행된다.
전하 공유 동작 기간(T)에서의 전하 공유 동작에 의해서 반전 어레이 비트 라인(ABL1B) 및 반전 센스 비트 라인(SBL1B)의 전압이 전압(△v)만큼 증가하면 전원전압(VCC) 레벨과 접지전압(VSS) 레벨의 제1 및 제2비트 라인 센스 증폭기 인에이블 제어신호들(LAi, LAB)이 발생된다. 그러면, PMOS트랜지스터(P7)가 센스 비트 라인(SBL1)의 전압을 센싱하여 온되어 반전 센스 비트 라인(SBL1B)의 레벨을 증가하고, NMOS트랜지스터(N1)가 반전 센스 비트 라인(SBL1B)의 전압을 센싱하여 온되어 센스 비트 라인(SBL1)의 레벨을 감소한다. 이 후, 전원전압(VCC) 레벨의 제3비트 라인 센스 증폭기 인에이블 제어신호(LAj)가 발생된다. 그러면, PMOS센스 증폭 기들(PSAi, PSAj) 및 NMOS센스 증폭기(NSA)가 센싱 동작을 수행하여 반전 어레이 비트 라인(ABL1B) 및 반전 센스 비트 라인(SBL1B)의 전압을 전원전압(VCC) 레벨로 증폭하고, 어레이 비트 라인(ABL1) 및 센스 비트 라인(SBL1)의 전압을 접지전압(VSS) 레벨로 증폭한다. 즉, PMOS트랜지스터(P7)의 문턱전압이 PMOS트랜지스터(P6)의 문턱전압에 비해서 작게 설계되어 있으므로, 전원전압(VCC) 레벨의 신호(LAi)가 인가되면, PMOS트랜지스터(P7)의 게이트와 소스사이의 전압 차가 문턱전압보다 커지게 되어 PMOS트랜지스터(P7)가 온되어 반전 센스 비트 라인(SBL1B)의 레벨을 상승하게 된다.
도시하지는 않았지만, 메모리 셀(MC2)에 “하이”레벨의 데이터가 저장되고, 어레이 비트 라인쌍(ABL1, ABL1B) 및 센스 비트 라인쌍(SBL1, SBL1B)이 프리차지 전압(VBL) 레벨로 프리차지된 상태에서 리프레쉬 명령(REF)이 인가되어 서브 워드 라인(SWL2)이 선택되는 경우에는 신호들(LAj, LAB)가 발생되고 난 후, 신호(LAi)가 발생된다.
상술한 바와 같이, 본 발명의 제1실시예의 반도체 메모리 장치의 비트 라인 센스 증폭기는 메모리 셀들(MC1, MC4)에 대한 리프레쉬 동작시에는 PMOS센스 증폭기(PSAi)의 PMOS트랜지스터(P7)의 문턱전압이 PMOS트랜지스터(P6)의 문턱전압에 비해서 작아서 반전 센스 비트라인(SBL1B)의 레벨이 전압(△v)만큼만 변화하더라도 PMOS트랜지스터(P7)가 센싱 동작을 수행하는 것이 가능하다. 메모리 셀들(MC2, MC3)에 대한 리프레쉬 동작시에는 PMOS센스 증폭기(PSAj)의 PMOS트랜지스터(P4)의 문턱전압이 PMOS트랜지스터(P5)의 문턱전압에 비해서 작아서 센스 비트라인(SBL1) 의 레벨이 전압(△v)만큼만 변화하더라도 PMOS트랜지스터(P4)가 센싱 동작을 수행하는 것이 가능하다. 따라서, 비트 라인 센스 증폭기의 “하이”레벨의 데이터에 대한 센싱 능력이 향상되어 리프레쉬 주기를 늘리는 것이 가능하다.
상술한 제2실시예의 본 발명의 반도체 메모리 장치의 동작을 전원전압(VCC) 레벨의 신호(LAi/LAj)가 인가된 후 전원전압(VCC) 레벨의 신호(LAj/LAi)가 인가되는 경우를 예로 들어 설명하였으나, 전원전압(VCC) 레벨의 신호(LAi/LAj)가 인가된 후 플로팅 상태의 신호(LAj/LAi)를 인가하더라도 상관없다. 즉, 반드시 두 개의 PMOS센스 증폭기들(NSAi, NSAj)을 동작시켜야 하는 것은 아니다.
도10은 본 발명의 반도체 메모리 장치의 제3실시예의 구성을 나타내는 블록도로서, 도3에 나타낸 NMOS센스 증폭기(NSA)를 NMOS센스 증폭기들(NSAi, NSAj)로 대체하고, PMOS센스 증폭기(PSA)를 PMOS센스 증폭기들(PSAi, PSAj)로 대체하여 구성되어 있다. NMOS센스 증폭기(NSAi)는 NMOS트랜지스터들(N6, N7)로 구성되고, NMOS센스 증폭기(NSAj)는 NMOS트랜지스터들(N8, N9)로 구성되고, PMOS센스 증폭기(PSAj)는 PMOS트랜지스터들(P4, P5)로 구성되고, PMOS센스 증폭기(PSAi)는 PMOS트랜지스터들(P6, P7)로 구성되어 있다.
도10에서, PMOS트랜지스터(P5)의 문턱전압이 PMOS트랜지스터(P4)의 문턱전압보다 상대적으로 크고, PMOS트랜지스터(P6)의 문턱전압이 PMOS트랜지스터(P7)의 문턱전압보다 상대적으로 크게 설계되고, NMOS트랜지스터(N6)의 문턱전압이 NMOS트랜지스터(N7)의 문턱전압보다 상대적으로 작고, NMOS트랜지스터(N9)의 문턱전압이 NMOS트랜지스터(N8)의 문턱전압보다 상대적으로 작게 설계되어 있다.
도10에 나타낸 블록들 각각의 기능은 도1의 기능 설명을 참고로 하면 쉽게 이해될 것이고, 여기에서는 대체되는 블록들의 기능에 대해서만 설명하기로 한다.
메모리 셀들(MC1, MC4)에 “하이”레벨의 데이터가 저장되어 있고, 리프레쉬 동작시에 서브 워드 라인(SWL1) 또는 서브 워드 라인(SWL4)이 선택되면 전하 공유 동작을 수행한다. 이 후, 전원전압(VCC) 레벨의 신호(LAi) 및 접지전압(VSS) 레벨의 신호(LABi)가 인가되면, PMOS트랜지스터(P7)의 게이트와 소스사이의 전압 차가 PMOS트랜지스터(P7)의 문턱전압보다 커지게 되고, NMOS트랜지스터(N6)의 게이트와 소스사이의 전압 차가 NMOS트랜지스터(N6)의 문턱전압보다 커지게 된다. 그러면, PMOS트랜지스터(P7)가 온되어 반전 센스 비트 라인(SBL1B)의 전압을 전원전압(VCC) 레벨로 증폭하고, NMOS트랜지스터(N6)가 온되어 센스 비트 라인(SBL1)의 전압을 접지전압(VSS) 레벨로 증폭한다. 이 후, 전원전압(VCC) 레벨의 신호(LAj) 및 접지전압(VSS) 레벨의 신호(LABj)가 인가되면, PMOS센스 증폭기들(PSAi, PSAj) 및 NMOS센스 증폭기들(NSAi, NSAj)이 함께 센싱 동작을 수행하여 센스 비트 라인(SBL1)의 전압을 접지전압(VSS) 레벨로 만들고, 반전 센스 비트 라인(SBL1B)의 전압을 전원전압(VCC) 레벨로 만든다.
반면에, 메모리 셀들(MC2, MC3)에 “하이”레벨의 데이터가 저장되어 있고, 리프레쉬 동작시에 서브 워드 라인(SWL2) 또는 서브 워드 라인(SWL3)이 선택되면 전하 공유 동작을 수행한다. 이 후, 전원전압(VCC) 레벨의 신호(LAj) 및 접지전압(VSS) 레벨의 신호(LABj)가 인가되면, PMOS트랜지스터(P4)의 게이트와 소스사이의 전압 차가 PMOS트랜지스터(P4)의 문턱전압보다 커지게 되고, NMOS트랜지스터(N9)의 게이트와 소스사이의 전압 차가 NMOS트랜지스터(N9)의 문턱전압보다 커지게 된다. 그러면, PMOS트랜지스터(P4)가 온되어 센스 비트 라인(SBL1)의 전압을 전원전압(VCC) 레벨로 증폭하고, NMOS트랜지스터(N9)가 온되어 반전 센스 비트 라인(SBL1B)의 전압을 접지전압(VSS) 레벨로 증폭하다. 이 후, 전원전압(VCC) 레벨의 신호(LAi) 및 접지전압(VSS) 레벨의 신호(LABi)가 인가되면, PMOS센스 증폭기들(PSAi, PSAj) 및 NMOS센스 증폭기들(NSAi, NSAj)이 함께 센싱 동작을 수행하여 반전 센스 비트 라인(SBL1B)의 전압을 전원전압(VCC) 레벨로 만들고, 센스 비트 라인(SBL1)의 전압을 접지전압(VSS) 레벨로 만든다.
도11은 도10에 나타낸 신호들(LAi, LAj, LABi, LABj)을 발생하는 회로의 실시예의 구성을 나타내는 것으로, 제어부(40), PMOS트랜지스터들(P8, P9), 및 NMOS트랜지스터들(N10, N11)로 구성되어 있다.
도11에 나타낸 구성의 기능을 설명하면 다음과 같다.
제어부(40)는 액티브 명령(ACT) 또는 리프레쉬 명령(REF)이 인가되고, 최하위 2비트의 로우 어드레스(A0, A1)가 인가되어, 최하위 2비트의 로우 어드레스(A0, A1)가 “00” 또는 “11”이면 “로우”레벨과 “하이”레벨의 제1 및 제2비트 라인 센스 증폭기 인에이블 제어신호들(LAPGi, LANGi)을 발생한다. 그러면, PMOS트랜지스터(P8)는 “로우”레벨의 제1비트 라인 센스 증폭기 인에이블 제어신호(LAPGi)에 응답하여 전원전압(VCC) 레벨의 신호(LAi)를 발생하고, NMOS트랜지스터(N10)는 “하이”레벨의 제2비트 라인 센스 증폭기 인에이블 제어신호(LANGi)에 응답하여 접지전압(VSS) 레벨의 신호(LABi)를 발생한다.
이 후, "로우“레벨의 제3비트 라인 센스 증폭기 인에이블 제어신호(LAPGj) 및 “하이”레벨의 제4비트 라인 센스 증폭기 인에이블 제어신호(LANGj)를 발생한다. 그러면, PMOS트랜지스터(P9)는 “로우”레벨의 제3비트 라인 센스 증폭기 인에이블 제어신호(LAPGj)에 응답하여 전원전압(VCC) 레벨의 신호(LAj)를 발생하고, NMOS트랜지스터(N11)는 “하이”레벨의 제4비트 라인 센스 증폭기 인에이블 제어신호(LANGj)에 응답하여 접지전압(VSS) 레벨의 신호(LABj)를 발생한다.
반면에, 제어부(40)는 액티브 명령(ACT) 또는 리프레쉬 명령(REF)이 인가되고, 최하위 2비트의 로우 어드레스(A0, A1)가 인가되어, 최하위 2비트의 로우 어드레스(A0, A1)가 “01” 또는 “10”이면 “로우”레벨과 “하이”레벨의 제3 및 제4비트 라인 센스 증폭기 인에이블 제어신호들(LAPGj, LANGj)을 발생한다. 그러면, PMOS트랜지스터(P9)는 “로우”레벨의 제3비트 라인 센스 증폭기 인에이블 제어신호(LAPGj)에 응답하여 전원전압(VCC) 레벨의 신호(LAj)를 발생한다. NMOS트랜지스터(N11)는 “하이”레벨의 제4비트 라인 센스 증폭기 인에이블 제어신호(LANGj)에 응답하여 접지전압(VSS) 레벨의 신호(LABj)를 발생한다.
이 후, "로우“레벨의 제1비트 라인 센스 증폭기 인에이블 제어신호(LAPGi) 및 “하이”레벨의 제2비트 라인 센스 증폭기 인에이블 제어신호(LANGi)를 발생한다. 그러면, PMOS트랜지스터(P8)는 “로우”레벨의 제1비트 라인 센스 증폭기 인에이블 제어신호(LAPGi)에 응답하여 전원전압(VCC) 레벨의 신호(LAi)를 발생하고, NMOS트랜지스터(N10)는 “하이”레벨의 제2비트 라인 센스 증폭기 인에이블 제어신호(LANGi)에 응답하여 접지전압(VSS) 레벨의 신호(LABi)를 발생한다.
도12는 도10에 나타낸 반도체 메모리 장치의 리프레쉬 동작을 설명하기 위한 타이밍도로서, 도3의 타이밍도와 동일한 조건에서의 동작을 나타내는 것이다.
전하 공유 동작 기간(T)에서의 동작은 도6의 타이밍도에서와 마찬가지로 수행된다.
전하 공유 동작 기간(T)에서의 전하 공유 동작에 의해서 반전 어레이 비트 라인(ABL1B) 및 반전 센스 비트 라인(SBL1B)의 전압이 전압(△v)만큼 증가하면 전원전압(VCC) 레벨과 접지전압(VSS) 레벨의 제1 및 제2비트 라인 센스 증폭기 인에이블 제어신호들(LAi, LABi)이 발생된다. 그러면, PMOS트랜지스터(P7)가 센스 비트 라인(SBL1)의 전압을 센싱하여 반전 센스 비트 라인(SBL1B)의 레벨을 증가하고, NMOS트랜지스터(N6)가 반전 센스 비트 라인(SBL1B)의 전압을 센싱하여 센스 비트 라인(SBL1)의 레벨을 감소한다. 이 후, 전원전압(VCC) 레벨의 제3비트 라인 센스 증폭기 인에이블 제어신호(LAj) 및 접지전압(VSS) 레벨의 제4비트 라인 센스 증폭기 인에이블 제어신호(LABj)가 발생된다. 그러면, PMOS센스 증폭기들(PSAi, PSAj) 및 NMOS센스 증폭기들(NSAi, NSAj)이 함께 센싱 동작을 수행하여 반전 센스 비트 라인(SBL1B)을 전원전압(VCC) 레벨로, 센스 비트 라인(SBL1)을 접지전압(VSS) 레벨로 증폭한다.
도시하지는 않았지만, 메모리 셀(MC2)에 “하이”레벨의 데이터가 저장되고, 어레이 비트 라인쌍(ABL1, ABL1B) 및 센스 비트 라인쌍(SBL1, SBL1B)이 프리차지 전압(VBL) 레벨로 프리차지된 상태에서 리프레쉬 명령(REF)이 인가되어 서브 워드 라인(SWL2)이 선택되는 경우에는 신호들(LAj, LABj)이 발생되고 난 후, 신호들 (LAi, LABi)이 발생된다.
상술한 실시예의 본 발명의 제3실시예의 반도체 메모리 장치의 비트 라인 센스 증폭기는 메모리 셀들(MC1, MC4)에 대한 리프레쉬 동작시에는 PMOS센스 증폭기(PSAi)의 PMOS트랜지스터(P7)의 문턱전압이 PMOS트랜지스터(P6)의 문턱전압에 비해서 작아 반전 센스 비트라인(SBL1B)의 레벨이 전압(△v)만큼만 변화하더라도 PMOS트랜지스터(P7)가 센싱 동작을 수행하는 것이 가능하고, NMOS센스 증폭기(NSAi)의 NMOS트랜지스터(N6)의 문턱전압이 NMOS트랜지스터(N7)의 문턱전압에 비해서 낮아 반전 센스 비트 라인(SBL1B)의 레벨이 △v만큼 증가하더라도 NMOS트랜지스터(N6)가 센싱 동작을 수행하는 것이 가능하다. 그리고, 메모리 셀들(MC2, MC3)에 대한 리프레쉬 동작시에는 PMOS센스 증폭기(PSAj)의 PMOS트랜지스터(P4)의 문턱전압이 PMOS트랜지스터(P5)의 문턱전압에 비해서 낮아 센스 비트라인(SBL1)의 레벨이 전압(△v)만큼만 변화하더라도 PMOS트랜지스터(P4)가 센싱 동작을 수행하는 것이 가능하고, NMOS센스 증폭기(NSAj)의 NMOS트랜지스터(N9)의 문턱전압이 NMOS트랜지스터(N8)의 문턱전압에 비해서 낮아 센스 비트 라인(SBL1)의 레벨이 △v만큼 증가하더라도 NMOS트랜지스터(N9)가 센싱 동작을 수행하는 것이 가능하다. 따라서, 비트 라인 센스 증폭기의 “하이”레벨의 데이터에 대한 센싱 능력이 향상되어 리프레쉬 주기를 늘리는 것이 가능하다.
상술한 제3실시예의 본 발명의 반도체 메모리 장치의 동작을 전원전압(VCC) 레벨의 신호(LAi/LAj) 및 접지전압(VSS) 레벨의 신호(LABi/LABj)가 인가된 후 전원전압(VCC) 레벨의 신호(LAj/LAi) 및 접지전압(VSS) 레벨의 신호(LABj/LABi)가 인가 되는 경우를 예로 들어 설명하였으나, 전원전압(VCC) 레벨의 신호(LAi/LAj) 및 접지전압(VSS) 레벨의 신호(LABi/LABj)가 인가된 후 플로팅 상태의 신호(LAj/LAi, LABj/LABi)를 인가하더라도 상관없다. 즉, 반드시 두 개의 NMOS센스 증폭기들(NSAi, NSAj) 및 두 개의 PMOS센스 증폭기들(PSAi, PSAj)을 동작시켜야 하는 것은 아니다.
도13은 본 발명의 반도체 메모리 장치의 제4실시예의 구성을 나타내는 블록도로서, 도1에 나타낸 NMOS트랜지스터들(N1, N2) 각각의 기판들로 신호들(LAB1, LAB2) 각각이 인가되는 것을 제외하고는 도1의 구성과 동일하다.
도13에 나타낸 블록들 각각의 기능은 도1의 기능 설명을 참고로 하면 쉽게 이해될 것이고, 여기에서는 신호들(LAB1, LAB2)의 인가에 따른 동작에 대해서만 설명하기로 한다.
메모리 셀들(MC1, MC4)에 “하이”레벨의 데이터가 저장되어 있고, 리프레쉬 동작시에 서브 워드 라인(SWL1) 또는 서브 워드 라인(SWL4)이 선택되면 전하 공유 동작을 수행한다. 이 후, 기판전압(VBB)보다 높은 레벨의 신호(LAB1) 및 기판전압(VBB) 레벨의 신호(LAB2)가 인가되면, NMOS트랜지스터(N1)의 문턱전압이 NMOS트랜지스터(N2)의 문턱전압보다 낮아지게 된다. 그리고, 전원전압(VCC) 레벨의 신호(LA) 및 접지전압(VSS) 레벨의 신호(LAB)가 인가되면, 도4의 비트 라인 센스 증폭기와 동일한 동작을 수행한다.
반면에, 메모리 셀들(MC2, MC3)에 “하이”레벨의 데이터가 저장되어 있고, 리프레쉬 동작시에 서브 워드 라인(SWL2) 또는 서브 워드 라인(SWL3)이 선택되면 전하 공유 동작을 수행한다. 이 후, 기판전압(VBB)보다 높은 레벨의 신호(LAB2) 및 기판전압(VBB) 레벨의 신호(LAB1)가 인가되면, NMOS트랜지스터(N2)의 문턱전압이 NMOS트랜지스터(N1)의 문턱전압보다 낮아지게 된다. 그리고, 전원전압(VCC) 레벨의 신호(LA) 및 접지전압(VSS) 레벨의 신호(LAB)가 인가되면, 도4의 비트 라인 센스 증폭기와 동일한 동작을 수행한다.
도14는 도13에 나타낸 신호들(LA, LAB, LAB1, LAB2)을 발생하는 회로의 실시예의 구성을 나타내는 것으로, 제어부(50), PMOS트랜지스터(P3), 및 NMOS트랜지스터들(N5, N12 ~ N15)로 구성되어 있다.
도14에 나타낸 구성의 기능을 설명하면 다음과 같다.
제어부(50)는 액티브 명령(ACT) 또는 리프레쉬 명령(REF)이 인가되고, 최하위 2비트의 로우 어드레스(A0, A1)가 인가되어, 최하위 2비트의 로우 어드레스(A0, A1)가 “00” 또는 “11”이면, 먼저, “하이”레벨의 제1 및 제4기판전압 제어신호들(CON1, CON4) 및 “로우”레벨의 제2 및 제3기판전압 제어신호들(CON2, CON3)을 발생한다. 이때, NMOS트랜지스터(N13)로 인가되는 “로우”레벨은 기판전압(VBB) 레벨이다. 그러면, NMOS트랜지스터들(N13, N14)가 오프되고 NMOS트랜지스터들(N12, N15)이 온되어 기판전압(VBB)보다 높은 전압(VBB+α)의 신호(LAB1) 및 기판전압(VBB) 레벨의 신호(LAB2)를 발생한다.
반면에, 제어부(50)는 액티브 명령(ACT) 또는 리프레쉬 명령(REF)이 인가되고, 최하위 2비트의 로우 어드레스(A0, A1)가 인가되어, 최하위 2비트의 로우 어드레스(A0, A1)가 “01” 또는 “10”이면, 먼저, “로우”레벨의 제1 및 제4기판전 압 제어신호들(CON1, CON4) 및 “하이”레벨의 제2 및 제3기판전압 제어신호들(CON2, CON3)을 발생한다. 이때, NMOS트랜지스터(N15)로 인가되는 “로우”레벨은 기판전압(VBB) 레벨이다. 그러면, NMOS트랜지스터들(N12, N15)이 오프되고, NMOS트랜지스터들(N13, N14)이 온되어 기판전압(VBB) 레벨의 신호(LAB1) 및 기판전압(VBB)보다 높은 전압(VBB+α)의 신호(LAB2)를 발생한다.
이 후, “로우”레벨과 “하이”레벨의 제1 및 제2비트 라인 센스 증폭기 인에이블 제어신호들(LAPG, LANG)을 발생한다. 그러면, PMOS트랜지스터(P3)는 “로우”레벨의 제1비트 라인 센스 증폭기 인에이블 제어신호(LAPG)에 응답하여 전원전압(VCC) 레벨의 신호(LA)를 발생하고, NMOS트랜지스터(N5)는 “하이”레벨의 제2비트 라인 센스 증폭기 인에이블 제어신호(LANG)에 응답하여 접지전압(VSS) 레벨의 신호(LAB)를 발생한다.
도15는 도13에 나타낸 반도체 메모리 장치의 리프레쉬 동작을 설명하기 위한 타이밍도로서, 도6의 타이밍도와 동일한 조건에서의 동작을 나타내는 것이다.
전하 공유 동작 기간(T)에서의 동작은 도6의 타이밍도에서와 마찬가지로 수행된다.
이 후, 기판전압(VBB)보다 높은 전압(VBB+α) 레벨의 신호(LAB1) 및 기판전압(VBB) 레벨의 신호(LAB2)가 인가되면, NMOS트랜지스터(N1)의 문턱전압이 NMOS트랜지스터(N2)의 문턱전압보다 낮아지게 된다. 그리고, 전원전압(VCC) 레벨의 신호(LA) 및 접지전압(VSS) 레벨의 신호(LAB)가 인가되면, 도6의 타이밍도에서와 동일한 동작을 수행한다.
도시하지는 않았지만, 메모리 셀(MC2)에 “하이”레벨의 데이터가 저장되고, 어레이 비트 라인쌍(ABL1, ABL1B) 및 센스 비트 라인쌍(SBL1, SBL1B)이 프리차지 전압(VBL) 레벨로 프리차지된 상태에서 리프레쉬 명령(REF)이 인가되어 서브 워드 라인(SWL2)이 선택되는 경우에는 기판전압(VBB)보다 높은 전압(VBB+α) 레벨의 신호(LAB2) 및 기판전압(VBB) 레벨의 신호(LAB1)를 발생한다. 그리고, 전원전압(VCC) 레벨의 신호(LA) 및 접지전압(VSS) 레벨의 신호(LAB)가 인가된다.
도13에 나타낸 본 발명의 반도체 메모리 장치는 도4에 나타낸 반도체 메모리 장치와 서로 다른 구성을 가지지만 동일한 동작을 수행한다.
도16은 본 발명의 반도체 메모리 장치의 제5실시예의 구성을 나타내는 블록도로서, 도1에 나타낸 PMOS트랜지스터들(P1, P2) 각각의 기판들로 신호들(LA1, LA2) 각각이 인가되도록 구성되는 것을 제외하고는 도1의 구성과 동일하다.
도16에 나타낸 블록들 각각의 기능은 도1의 기능 설명을 참고로 하면 쉽게 이해될 것이고, 여기에서는 신호들(LA1, LA2)의 인가에 따른 동작에 대해서만 설명하기로 한다.
메모리 셀들(MC1, MC4)에 “하이”레벨의 데이터가 저장되어 있고, 리프레쉬 동작시에 서브 워드 라인(SWL1) 또는 서브 워드 라인(SWL4)이 선택되면 전하 공유 동작을 수행한다. 이 후, 전원전압(VCC) 레벨의 신호(LA2), 전원전압(VCC) 레벨보다 낮은 전압의 신호(LA1)가 인가되면, PMOS트랜지스터(P2)의 문턱전압이 PMOS트랜지스터(P1)의 문턱전압보다 낮아지게 된다. 그리고, 전원전압(VCC) 레벨의 신호(LA) 및 접지전압(VSS) 레벨의 신호(LAB)가 인가되면, 도7의 비트 라인 센스 증폭기와 동일한 동작을 수행한다.
반면에, 메모리 셀들(MC2, MC3)에 “하이”레벨의 데이터가 저장되어 있고, 리프레쉬 동작시에 서브 워드 라인(SWL2) 또는 서브 워드 라인(SWL3)이 선택되면 전하 공유 동작을 수행한다. 이 후, 전원전압(VCC) 레벨의 신호(LA1) 및 전원전압(VCC) 레벨보다 낮은 전압의 신호(LA2)가 인가되면, PMOS트랜지스터(P1)의 문턱전압이 PMOS트랜지스터(P2)의 문턱전압보다 낮아지게 된다. 그리고, 전원전압(VCC) 레벨의 신호(LA) 및 접지전압(VSS) 레벨의 신호(LAB)가 인가되면, 도7의 비트 라인 센스 증폭기와 동일한 동작을 수행한다.
도17은 도16에 나타낸 신호들(LA, LAB, LA1, LA2)을 발생하는 회로의 실시예의 구성을 나타내는 것으로, 제어부(60), PMOS트랜지스터들(P3, P10 ~ P13), 및 NMOS트랜지스터(N5)로 구성되어 있다.
도17에 나타낸 구성의 기능을 설명하면 다음과 같다.
제어부(60)는 액티브 명령(ACT) 또는 리프레쉬 명령(REF)이 인가되고, 최하위 2비트의 로우 어드레스(A0, A1)가 인가되어, 최하위 2비트의 로우 어드레스(A0, A1)가 “00” 또는 “11”이면, 먼저, “로우”레벨의 제1 및 제4기판전압 제어신호들(CON5, CON8), 및 “하이”레벨의 제2 및 제3기판전압 제어신호들(CON6, CON7)을 발생한다. 그러면, PMOS트랜지스터들(P10, P13)이 온되고 PMOS트랜지스터들(P11, P12)이 오프되어 전원전압(VCC) 레벨의 신호(LA2), 전원전압(VCC) 레벨보다 낮은 전압(VCC-β) 레벨의 신호(LA1)를 발생한다.
반면에, 제어부(60)는 액티브 명령(ACT) 또는 리프레쉬 명령(REF)이 인가되고, 최하위 2비트의 로우 어드레스(A0, A1)가 인가되어, 최하위 2비트의 로우 어드 레스(A0, A1)가 “01” 또는 “10”이면, 먼저, “하이”레벨의 제1 및 제4기판전압 제어신호들(CON5, CON8), 및 “로우”레벨의 제2 및 제3기판전압 제어신호들(CON6, CON7)을 발생한다. 그러면, PMOS트랜지스터들(P10, P13)이 오프되고 PMOS트랜지스터들(P11, P12)이 온되어 전원전압(VCC) 레벨의 신호(LA1), 전원전압(VCC) 레벨보다 낮은 전압(VCC-β) 레벨의 신호(LA2)를 발생한다.
이 후, “로우”레벨과 “하이”레벨의 제1 및 제2비트 라인 센스 증폭기 인에이블 제어신호들(LAPG, LANG)을 발생한다. 그러면, PMOS트랜지스터(P3)는 “로우”레벨의 제1비트 라인 센스 증폭기 인에이블 제어신호(LAPG)에 응답하여 전원전압(VCC) 레벨의 신호(LA)를 발생하고, NMOS트랜지스터(N5)는 “하이”레벨의 제2비트 라인 센스 증폭기 인에이블 제어신호(LANG)에 응답하여 접지전압(VSS) 레벨의 신호(LAB)를 발생한다.
도18은 도16에 나타낸 반도체 메모리 장치의 리프레쉬 동작을 설명하기 위한 타이밍도로서, 도3의 타이밍도와 동일한 조건에서의 동작을 나타내는 것이다.
전하 공유 동작 기간(T)에서의 동작은 도6의 타이밍도에서와 마찬가지로 수행된다.
이 후, 전원전압(VCC) 레벨의 신호(LA2) 및 전원전압(VCC) 레벨보다 낮은 전압의 신호(LA1)가 발생되고, 전원전압(VCC)의 신호(LA) 및 접지전압(VSS) 레벨의 신호(LAB)가 인가되면, 도6의 타이밍도에서와 동일한 동작을 수행한다.
도시하지는 않았지만, 메모리 셀(MC2)에 “하이”레벨의 데이터가 저장되고, 어레이 비트 라인쌍(ABL1, ABL1B) 및 센스 비트 라인쌍(SBL1, SBL1B)이 프리차지 전압(VBL) 레벨로 프리차지된 상태에서 리프레쉬 명령(REF)이 인가되어 서브 워드 라인(SWL2)이 선택되는 경우에는 전원전압(VCC) 레벨의 신호(LA1) 및 전원전압(VCC) 레벨보다 낮은 전압의 신호(LA2)가 발생되고, 전원전압(VCC)의 신호(LA) 및 접지전압(VSS) 레벨의 신호(LAB)가 인가된다.
도16에 나타낸 본 발명의 반도체 메모리 장치는 도7에 나타낸 반도체 메모리 장치와 서로 다른 구성을 가지지만 동일한 동작을 수행한다.
도19는 본 발명의 반도체 메모리 장치의 제6실시예의 구성을 나타내는 블록도로서, 도1에 나타낸 PMOS트랜지스터들(P1, P2) 각각의 기판들로 신호들(LA1, LA2)이 각각 인가되고, NMOS트랜지스터들(N1, N2) 각각의 기판들로 신호들(LAB1, LAB2)이 각각 인가되도록 구성되는 것을 제외하고는 도10의 구성과 동일하다.
도19에 나타낸 블록들 각각의 기능은 도1의 기능 설명을 참고로 하면 쉽게 이해될 것이고, 여기에서는 신호들(LA1, LA2, LAB1,LAB2)의 인가에 따른 동작에 대해서만 설명하기로 한다.
메모리 셀들(MC1, MC4)에 “하이”레벨의 데이터가 저장되어 있고, 리프레쉬 동작시에 서브 워드 라인(SWL1) 또는 서브 워드 라인(SWL4)이 선택되면 전하 공유 동작을 수행한다. 이 후, 전원전압(VCC) 레벨의 신호(LA2), 기판전압(VBB)보다 높은 레벨의 신호(LAB1), 전원전압(VCC) 레벨보다 낮은 전압의 신호(LA1), 및 기판전압(VBB) 레벨의 신호(LAB2)가 인가되면, PMOS트랜지스터(P1)의 문턱전압이 PMOS트랜지스터(P2)의 문턱전압보다 높아지게 되고, NMOS트랜지스터(N1)의 문턱전압이 NMOS트랜지스터(N2)의 문턱전압보다 낮아지게 된다. 이 후, 전원전압(VCC) 레벨의 신호(LA) 및 접지전압(VSS) 레벨의 신호(LAB)가 인가되면, 도10의 비트 라인 센스 증폭기와 동일한 동작을 수행한다.
반면에, 메모리 셀들(MC2, MC3)에 “하이”레벨의 데이터가 저장되어 있고, 리프레쉬 동작시에 서브 워드 라인(SWL2) 또는 서브 워드 라인(SWL3)이 선택되면 전하 공유 동작을 수행한다. 이 후, 전원전압(VCC) 레벨의 신호(LA1), 기판전압(VBB)보다 높은 레벨의 신호(LAB2), 전원전압(VCC) 레벨보다 낮은 전압의 신호(LA2), 및 기판전압(VBB) 레벨의 신호(LAB1)가 인가되면, PMOS트랜지스터(P2)의 문턱전압이 PMOS트랜지스터(P1)의 문턱전압보다 높아지게 되고, NMOS트랜지스터(N2)의 문턱전압이 NMOS트랜지스터(N1)의 문턱전압보다 낮아지게 된다. 이 후, 전원전압(VCC) 레벨의 신호(LA) 및 접지전압(VSS) 레벨의 신호(LAB)가 인가되면, 도10의 비트 라인 센스 증폭기와 동일한 동작을 수행한다.
도20은 도19에 나타낸 신호들(LA, LAB, LA1, LA2, LAB1, LAB2)을 발생하는 회로의 실시예의 구성을 나타내는 것으로, 제어부(70), PMOS트랜지스터들(P3, P10 ~ P13), 및 NMOS트랜지스터들(N5, N12 ~ N15)로 구성되어 있다.
도20에 나타낸 구성의 기능을 설명하면 다음과 같다.
제어부(70)는 액티브 명령(ACT) 또는 리프레쉬 명령(REF)이 인가되고, 최하위 2비트의 로우 어드레스(A0, A1)가 인가되어, 최하위 2비트의 로우 어드레스(A0, A1)가 “00” 또는 “11”이면, 먼저, “하이”레벨의 제1 및 제4기판전압 제어신호들(CON1, CON4) 및 “로우”레벨의 제2 및 제3기판전압 제어신호들(CON2, CON3)을 발생하고, “로우”레벨의 제5 및 제8기판전압 제어신호들(CON5, CON8), 및 “하이”레벨의 제6 및 제7기판전압 제어신호들(CON6, CON7)을 발생한다. 이때, NMOS 트랜지스터(N13)로 인가되는 “로우”레벨은 기판전압(VBB) 레벨이다. 그러면, NMOS트랜지스터들(N13, N14)가 오프되고 NMOS트랜지스터들(N12, N15)이 온되어 기판전압(VBB)보다 높은 전압(VBB+α)의 신호(LAB1) 및 기판전압(VBB) 레벨의 신호(LAB2)를 발생하고, PMOS트랜지스터들(P10, P13)이 온되고 PMOS트랜지스터들(P11, P12)이 오프되어 전원전압(VCC) 레벨의 신호(LA2), 전원전압(VCC) 레벨보다 낮은 전압(VCC-β)의 신호(LA1)를 발생한다.
반면에, 제어부(70)는 액티브 명령(ACT) 또는 리프레쉬 명령(REF)이 인가되고, 최하위 2비트의 로우 어드레스(A0, A1)가 인가되어, 최하위 2비트의 로우 어드레스(A0, A1)가 “01” 또는 “10”이면, 먼저, “로우”레벨의 제1 및 제4기판전압 제어신호들(CON1, CON4) 및 “하이”레벨의 제2 및 제3기판전압 제어신호들(CON2, CON3)을 발생하고, “하이”레벨의 제5 및 제8기판전압 제어신호들(CON5, CON8), 및 “로우”레벨의 제6 및 제7기판전압 제어신호들(CON6, CON7)을 발생한다. 이때, NMOS트랜지스터(N15)로 인가되는 “로우”레벨은 기판전압(VBB) 레벨이다. 그러면, NMOS트랜지스터들(N12, N15)이 오프되고, NMOS트랜지스터들(N13, N14)이 온되어 기판전압(VBB) 레벨의 신호(LAB1) 및 기판전압(VBB)보다 높은 전압(VBB+α)의 신호(LAB2)를 발생하고, PMOS트랜지스터들(P10, P13)이 오프되고 PMOS트랜지스터들(P11, P12)이 온되어 전원전압(VCC) 레벨의 신호(LA1), 전원전압(VCC) 레벨보다 낮은 전압(VCC-β)의 신호(LA2)를 발생한다.
이 후, “로우”레벨과 “하이”레벨의 제1 및 제2비트 라인 센스 증폭기 인에이블 제어신호들(LAPG, LANG)을 발생한다. 그러면, PMOS트랜지스터(P3)는 “로우 ”레벨의 제1비트 라인 센스 증폭기 인에이블 제어신호(LAPG)에 응답하여 전원전압(VCC) 레벨의 신호(LA)를 발생하고, NMOS트랜지스터(N5)는 “하이”레벨의 제2비트 라인 센스 증폭기 인에이블 제어신호(LANG)에 응답하여 접지전압(VSS) 레벨의 신호(LAB)를 발생한다.
도21은 도19에 나타낸 반도체 메모리 장치의 리프레쉬 동작을 설명하기 위한 타이밍도로서, 도3의 타이밍도와 동일한 조건에서의 동작을 나타내는 것이다.
전하 공유 동작 기간(T)에서의 동작은 도6의 타이밍도에서와 마찬가지로 수행된다.
이 후, 전원전압(VCC) 레벨의 신호(LA2), 전원전압(VCC) 레벨보다 낮은 전압(VCC-β)의 신호(LA1), 기판전압(VBB) 레벨의 신호(LAB2), 및 기판전압(VBB) 레벨보다 높은 전압(VBB+α)의 신호(LAB1)가 발생되고, 전원전압(VCC)의 신호(LA) 및 접지전압(VSS) 레벨의 신호(LAB)가 인가되면, 도12의 타이밍도에서와 동일한 동작을 수행한다.
도시하지는 않았지만, 메모리 셀(MC2)에 “하이”레벨의 데이터가 저장되고, 어레이 비트 라인쌍(ABL1, ABL1B) 및 센스 비트 라인쌍(SBL1, SBL1B)이 프리차지 전압(VBL) 레벨로 프리차지된 상태에서 리프레쉬 명령(REF)이 인가되어 서브 워드 라인(SWL2)이 선택되는 경우에는 전원전압(VCC) 레벨의 신호(LA1), 전원전압(VCC) 레벨보다 낮은 전압(VCC-β)의 신호(LA2), 기판전압(VBB) 레벨의 신호(LAB1), 및 기판전압(VBB)보다 높은 전압(VBB+α)의 신호(LAB2)가 발생되고, 전원전압(VCC)의 신호(LA) 및 접지전압(VSS) 레벨의 신호(LAB)가 인가된다.
도19에 나타낸 본 발명의 반도체 메모리 장치는 도10에 나타낸 반도체 메모 리 장치와 서로 다른 구성을 가지지만 동일한 동작을 수행한다.
상술한 실시예들의 본 발명의 반도체 메모리 장치는 PMOS센스 증폭기를 구성하는 PMOS트랜지스터들의 센싱 능력 및/또는 NMOS센스 증폭기를 구성하는 NMOS트랜지스터들의 센싱 능력을 서로 다르게 함으로써 “하이”레벨의 데이터에 대한 센싱 능력을 향상시킨다. 이에 따라, 반도체 메모리 장치의 리프레쉬 주기를 늘리는 것이 가능하다.
상술한 실시예들의 본 발명의 반도체 메모리 장치의 비트 라인 센스 증폭기는 리프레쉬 동작시 및 리드 동작시에 “하이”레벨의 데이터에 대한 센싱 능력이 향상된다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 반도체 메모리 장치 및 이 장치의 비트 라인 센싱 방법은 비트 라인 센스 증폭기의 “하이”레벨의 데이터에 대한 센싱 능력을 향상시킴으로써 리프레쉬 주기를 늘리는 것이 가능하다. 이에 따라, 리프레쉬 동작시에 소모되는 전력을 줄일 수 있다.

Claims (48)

  1. 제1어드레스에 의해서 억세스되는 제1워드 라인과 반전 비트 라인사이에 연결된 제1메모리 셀;
    제2어드레스에 의해서 억세스되는 제2워드 라인과 비트 라인사이에 연결된 제2메모리 셀;
    상기 비트 라인과 상기 반전 비트 라인사이에 직렬로 연결되고 제1전압의 제1인에이블 신호가 인가되면, 상기 반전 비트 라인을 센싱하는 제1형 제1MOS트랜지스터와 상기 비트 라인을 센싱하는 제1형 제2MOS트랜지스터를 구비한 제1형 센스 증폭기;
    상기 비트 라인과 상기 반전 비트 라인사이에 직렬로 연결되고 제2전압의 제2인에이블 신호가 인가되면, 상기 반전 비트 라인을 센싱하는 제2형 제1MOS트랜지스터와 상기 비트라인을 센싱하는 제2형 제2MOS트랜지스터를 구비하고, 상기 제2형 제1MOS트랜지스터의 문턱전압이 상기 제2형 제2MOS트랜지스터의 문턱전압에 비해서 낮은 제2형 제1센스 증폭기; 및
    상기 비트 라인과 상기 반전 비트 라인사이에 직렬로 연결되고 상기 제2전압의 제3인에이블 신호가 인가되면, 상기 반전 비트 라인을 센싱하는 제2형 제3MOS트랜지스터와 상기 비트라인을 센싱하는 제2형 제4MOS트랜지스터를 구비하고, 상기 제2형 제4MOS트랜지스터의 문턱전압이 상기 제2형 제3MOS트랜지스터의 문턱전압에 비해서 낮은 제2형 제2센스 증폭기를 구비하고,
    상기 제1형 트랜지스터는 PMOS트랜지스터이고,
    상기 제2형 트랜지스터는 NMOS트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서, 상기 제1워드 라인이 선택되는 경우에
    상기 제1형 센스 증폭기와 상기 제2형 제1센스 증폭기가 동작하고 난 후 상기 제2형 제2센스 증폭기가 동작하고,상기 제2워드 라인이 선택되는 경우에
    상기 제1형 센스 증폭기와 상기 제2형 제2센스 증폭기가 동작하고 난 후 상기 제2형 제1센스 증폭기가 동작하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 제1워드 라인이 선택되는 경우에
    상기 제1형 센스 증폭기와 상기 제2형 제1센스 증폭기만 동작하고
    상기 제2워드 라인이 선택되는 경우에 상기 제1형 센스 증폭기와 상기 제2형 제2센스 증폭기만 동작하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제1항에 있어서, 상기 제1전압은 전원전압이고, 상기 제2전압은 접지전압인 것을 특징으로 하는 반도체 메모리 장치.
  7. 제1어드레스에 의해서 억세스되는 제1워드 라인과 반전 비트 라인사이에 연결된 제1메모리 셀;
    제2어드레스에 의해서 억세스되는 제2워드 라인과 비트 라인사이에 연결된 제2메모리 셀;
    상기 비트 라인과 상기 반전 비트 라인사이에 직렬로 연결되고 제1전압의 제1인에이블 신호가 인가되면, 상기 반전 비트 라인을 센싱하는 제1형 제1MOS트랜지스터와 상기 비트 라인을 센싱하는 제1형 제2MOS트랜지스터를 구비하고, 상기 제1형 제1MOS트랜지스터의 문턱전압이 상기 제1형 제2MOS트랜지스터의 문턱전압에 비해서 높은 제1형 제1센스 증폭기;
    상기 비트 라인과 상기 반전 비트 라인사이에 직렬로 연결되고 제1전압의 제2인에이블 신호가 인가되면, 상기 반전 비트 라인을 센싱하는 제1형 제3MOS트랜지스터와 상기 비트 라인을 센싱하는 제1형 제4MOS트랜지스터를 구비하고, 상기 제1형 제4MOS트랜지스터의 문턱전압이 상기 제1형 제3MOS트랜지스터의 문턱전압에 비해서 높은 제1형 제2센스 증폭기; 및
    상기 비트 라인과 상기 반전 비트 라인사이에 직렬로 연결되고 제2전압의 제3인에이블 신호가 인가되면, 상기 반전 비트 라인을 센싱하는 제2형 제1MOS트랜지스터와 상기 비트 라인을 센싱하는 제2형 제2MOS트랜지스터를 구비하는 제2형 센스 증폭기를 구비하고,
    상기 제1형 트랜지스터는 PMOS트랜지스터이고,
    상기 제2형 트랜지스터는 NMOS트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
  8. 삭제
  9. 삭제
  10. 제7항에 있어서, 상기 제1워드 라인이 선택되는 경우에
    상기 제1형 제1센스 증폭기와 상기 제2형 센스 증폭기가 동작하고 난 후 상기 제1형 제2센스 증폭기가 동작하고,
    상기 제2워드 라인이 선택되는 경우에 상기 제1형 제2센스 증폭기와 상기 제2형 센스 증폭기가 동작하고 난 후 상기 제1형 제1센스 증폭기가 동작하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제7항에 있어서, 상기 제1워드 라인이 선택되는 경우에
    상기 제1형 제1센스 증폭기와 상기 제2형 센스 증폭기만 동작하고,
    상기 제2워드 라인이 선택되는 경우에 상기 제1형 제2센스 증폭기와 상기 제2형 센스 증폭기만 동작하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제7항에 있어서, 상기 제1전압은 전원전압이고, 상기 제2전압은 접지전압인 것을 특징으로 하는 반도체 메모리 장치.
  13. 제1어드레스에 의해서 억세스되는 제1워드 라인과 반전 비트 라인사이에 연결된 제1메모리 셀;
    제2어드레스에 의해서 억세스되는 제2워드 라인과 비트 라인사이에 연결된 제2메모리 셀;
    상기 비트 라인과 상기 반전 비트 라인사이에 직렬로 연결되고 제1전압의 제1인에이블 신호가 인가되면, 상기 반전 비트 라인을 센싱하는 제1형 제1MOS트랜지스터와 상기 비트 라인을 센싱하는 제1형 제2MOS트랜지스터를 구비하고, 상기 제1형 제1MOS트랜지스터의 문턱전압이 상기 제1형 제2MOS트랜지스터의 문턱전압에 비해서 낮은 제1형 제1센스 증폭기;
    상기 비트 라인과 상기 반전 비트 라인사이에 직렬로 연결되고 제2전압의 제2인에이블 신호가 인가되면, 상기 반전 비트 라인을 센싱하는 제1형 제3MOS트랜지스터와 상기 비트 라인을 센싱하는 제1형 제4MOS트랜지스터를 구비하고, 상기 제1형 제4MOS트랜지스터의 문턱전압이 상기 제1형 제3MOS트랜지스터의 문턱전압에 비해서 낮은 제1형 제2센스 증폭기;
    상기 비트 라인과 상기 반전 비트 라인사이에 직렬로 연결되고 제1전압의 제3인에이블 신호가 인가되면, 상기 반전 비트 라인을 센싱하는 제2형 제1MOS트랜지스터와 상기 비트 라인을 센싱하는 제2형 제2MOS트랜지스터를 구비하고, 상기 제2형 제1MOS트랜지스터의 문턱전압이 상기 제2형 제2MOS트랜지스터의 문턱전압에 비해서 높은 제2형 제1센스 증폭기; 및
    상기 비트 라인과 상기 반전 비트 라인사이에 연결되고 제2전압의 제4인에이블 신호가 인가되면, 상기 반전 비트 라인을 센싱하는 제2형 제3MOS트랜지스터와 상기 비트 라인을 센싱하는 제2형 제4MOS트랜지스터를 구비하고, 상기 제2형 제4MOS트랜지스터의 문턱전압이 상기 제2형 제3MOS트랜지스터의 문턱전압에 비해서 높은 제2형 제2센스 증폭기를 구비하고,
    상기 제1형 트랜지스터는 PMOS트랜지스터이고,
    상기 제2형 트랜지스터는 NMOS트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
  14. 삭제
  15. 삭제
  16. 제13항에 있어서, 상기 제1워드 라인이 선택되는 경우에
    상기 제1형 제1센스 증폭기와 상기 제2형 제1센스 증폭기가 동작하고 난 후 상기 제1형 제2센스 증폭기과 상기 제2형 제2센스 증폭기가 동작하고, 상기 제2워드 라인이 선택되는 경우에 상기 제1형 제2센스 증폭기와 상기 제2형 제2센스 증폭기가 동작하고 난 후 상기 제1형 제1센스 증폭기와 상기 제2형 제1센스 증폭기가 동작하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제13항에 있어서, 상기 제1워드 라인이 선택되는 경우에
    상기 제1형 제1센스 증폭기와 상기 제2형 제1센스 증폭기만 동작하고, 상기 제2워드 라인이 선택되는 경우에 상기 제1형 제2센스 증폭기와 상기 제2형 제2센스 증폭기만 동작하는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제13항에 있어서, 상기 제1전압은 전원전압이고 상기 제2전압은 접지전압인 것을 특징으로 하는 반도체 메모리 장치.
  19. 제1어드레스에 의해서 억세스되는 제1워드 라인과 반전 비트 라인사이에 연결된 제1메모리 셀;
    제2어드레스에 의해서 억세스되는 제2워드 라인과 비트 라인사이에 연결된 제2메모리 셀;
    상기 비트 라인과 상기 반전 비트 라인사이에 직렬로 연결되고 제1전압의 제1신호가 인가되면, 상기 반전 비트 라인을 센싱하는 제1형 제1MOS트랜지스터와 상기 비트 라인을 센싱하는 1형 제2MOS트랜지스터를 구비하는 제1형 센스 증폭기; 및
    상기 비트 라인과 상기 반전 비트 라인사이에 직렬로 연결되고 제2전압의 제2신호가 인가되면, 상기 반전 비트 라인을 센싱하는 제2형 제1MOS트랜지스터와 상기 비트 라인을 센싱하는 2형 제2MOS트랜지스터를 구비하고,
    상기 제1워드 라인이 선택되는 경우에 상기 제2형 제1MOS트랜지스터의 문턱전압이 상기 제2형 제2MOS트랜지스터의 문턱전압에 비해서 낮고,
    상기 제2워드 라인이 선택되는 경우에 상기 제2형 제2MOS트랜지스터의 문턱전압이 상기 제2형 제1MOS트랜지스터의 문턱전압에 비해서 낮고,
    상기 제1형 트랜지스터들은 PMOS트랜지스터이고,
    상기 제2형 트랜지스터들은 NMOS트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
  20. 삭제
  21. 삭제
  22. 제19항에 있어서, 상기 제1전압은 전원전압이고 상기 제2전압은 접지전압인 것을 특징으로 하는 반도체 메모리 장치.
  23. 제22항에 있어서, 상기 제1워드 라인이 선택되는 경우에 상기 제2형 제1MOS트랜지스터의 기판으로 기판전압보다 높은 전압을 인가하고, 상기 제2형 제2MOS트랜지스터의 기판으로 상기 기판전압을 인가하는 것을 인가하고,
    상기 제2워드 라인이 선택되는 경우에 상기 제2형 제1MOS트랜지스터의 기판으로 상기 기판전압을 인가하고, 상기 제2형 제2MOS트랜지스터의 기판으로 상기 기판전압보다 높은 전압을 인가하는 것을 특징으로 하는 반도체 메모리 장치.
  24. 제22항에 있어서, 상기 제1워드 라인이 선택되는 경우에 상기 제2형 제1MOS트랜지스터의 기판으로 기판전압보다 높은 전압을 인가하고, 상기 제2형 제2MOS트랜지스터의 기판으로 상기 기판전압을 인가하고 난 후 상기 제1형 센스 증폭기로 상기 제1전압의 제1신호를 인가하고, 상기 제2형 센스 증폭기로 상기 제2전압의 제2신호를 인가하고,
    상기 제2워드 라인이 선택되는 경우에 상기 제2형 제1MOS트랜지스터의 기판으로 상기 기판전압을 인가하고, 상기 제2형 제2MOS트랜지스터의 기판으로 상기 기판전압보다 높은 전압을 인가하고 난 후 상기 제1형 센스 증폭기로 상기 제1전압의 제1신호를 인가하고, 상기 제2형 센스 증폭기로 상기 제2전압의 제2신호를 인가하는 것을 특징으로 하는 반도체 메모리 장치.
  25. 제1어드레스에 의해서 억세스되는 제1워드 라인과 반전 비트 라인사이에 연결된 제1메모리 셀;
    제2어드레스에 의해서 억세스되는 제2워드 라인과 비트 라인사이에 연결된 제2메모리 셀;
    상기 비트 라인과 상기 반전 비트 라인사이에 직렬로 연결되고 제1전압의 제1신호가 인가되면, 상기 반전 비트 라인을 센싱하는 제1형 제1MOS트랜지스터와 상기 비트 라인을 센싱하는 제1형 제2MOS트랜지스터를 구비하는 제1형 센스 증폭기; 및
    상기 비트 라인과 상기 반전 비트 라인사이에 직렬로 연결되고 제2전압의 제2신호가 인가되면, 상기 반전 비트 라인을 센싱하는 제2형 제1MOS트랜지스터와 상기 비트 라인을 센싱하는 제2형 제2MOS트랜지스터를 구비하는 제2형 센스 증폭기를 구비하며,
    상기 제1워드 라인이 선택되는 경우에 상기 제1형 제1MOS트랜지스터의 문턱전압이 상기 제1형 제2MOS트랜지스터의 문턱전압에 비해서 높고,
    상기 제2워드 라인이 선택되는 경우에 상기 제1형 제2MOS트랜지스터의 문턱전압이 상기 제1형 제1MOS트랜지스터의 문턱전압에 비해서 높고,
    상기 제1형 트랜지스터는 PMOS트랜지스터이고,
    상기 제2형 트랜지스터는 NMOS트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
  26. 삭제
  27. 삭제
  28. 제25항에 있어서, 상기 제1전압은 전원전압이고 상기 제2전압은 접지전압인 것을 특징으로 하는 반도체 메모리 장치.
  29. 제28항에 있어서, 상기 제1워드 라인이 선택되는 경우에 상기 제1형 제1MOS트랜지스터의 기판으로 제1전압을 인가하고, 상기 제1형 제2MOS트랜지스터의 기판으로 상기 제1전압보다 낮은 전압을 인가하는 것을 인가하고,
    상기 제2워드 라인이 선택되는 경우에 상기 제1형 제1MOS트랜지스터의 기판으로 상기 제1전압보다 낮은 전압을 인가하고, 상기 제1형 제2MOS트랜지스터의 기판으로 상기 제1전압을 인가하는 것을 특징으로 하는 반도체 메모리 장치.
  30. 제28항에 있어서, 상기 제1워드 라인이 선택되는 경우에 상기 제1형 제1MOS트랜지스터의 기판으로 제1전압을 인가하고, 상기 제1형 제2MOS트랜지스터의 기판으로 상기 제1전압보다 낮은 전압을 인가하는 것을 인가하고 난 후 상기 제1형 센스 증폭기로 상기 제1전압의 제1신호를 인가하고, 상기 제2형 센스 증폭기로 상기 제2전압의 제2신호를 인가하고,
    상기 제2워드 라인이 선택되는 경우에 상기 제1형 제1MOS트랜지스터의 기판으로 상기 제1전압보다 낮은 전압을 인가하고, 상기 제1형 제2MOS트랜지스터의 기판으로 상기 제1전압을 인가하고 난 후 상기 제1형 센스 증폭기로 상기 제1전압의 제1신호를 인가하고, 상기 제2형 센스 증폭기로 상기 제2전압의 제2신호를 인가하는 것을 특징으로 하는 반도체 메모리 장치.
  31. 제1어드레스에 의해서 억세스되는 제1워드 라인과 반전 비트 라인사이에 연결된 제1메모리 셀;
    제2어드레스에 의해서 억세스되는 제2워드 라인과 비트 라인사이에 연결된 제2메모리 셀;
    상기 비트 라인과 상기 반전 비트 라인사이에 직렬로 연결되고 제1전압의 제1신호가 인가되면, 상기 반전 비트 라인을 센싱하는 제1형 제1MOS트랜지스터와 상기 비트 라인을 센싱하는 제1형 제2MOS트랜지스터를 구비하는 제1형 센스 증폭기; 및
    상기 비트 라인과 상기 반전 비트 라인사이에 직렬로 연결되고 제2전압의 제2신호가 인가되면, 상기 반전 비트 라인을 센싱하는 제2형 제1MOS트랜지스터와 상기 비트 라인을 센싱하는 제2형 제2MOS트랜지스터를 구비하는 제2형 센스 증폭기를 구비하며,
    상기 제1워드 라인이 선택되는 경우에 상기 제1형 제1MOS트랜지스터의 문턱전압이 상기 제1형 제2MOS트랜지스터의 문턱전압에 비해서 높고, 상기 제2형 제1MOS트랜지스터의 문턱전압이 상기 제2형 제2MOS트랜지스터의 문턱전압에 비해서 낮고,
    상기 제2워드 라인이 선택되는 경우에 상기 제1형 제2MOS트랜지스터의 문턱전압이 상기 제1형 제1MOS트랜지스터의 문턱전압에 비해서 높고, 상기 제2형 제2MOS트랜지스터의 문턱전압이 상기 제2형 제1MOS트랜지스터의 문턱전압에 비해서 낮고,
    상기 제1형 트랜지스터는 PMOS트랜지스터이고,
    상기 제2형 트랜지스터는 NMOS트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
  32. 삭제
  33. 삭제
  34. 제31항에 있어서, 상기 제1전압은 전원전압이고 상기 제2전압은 접지전압인 것을 특징으로 하는 반도체 메모리 장치.
  35. 제34항에 있어서, 상기 제1워드 라인이 선택되는 경우에 상기 제1형 제1MOS트랜지스터의 기판으로 전원전압을 인가하고, 상기 제1형 제2MOS트랜지스터의 기판으로 상기 전원전압보다 낮은 전압을 인가하는 것을 인가하고, 상기 제2형 제1MOS트랜지스터의 기판으로 기판전압보다 높은 전압을 인가하고, 상기 제2형 제2MOS트랜지스터의 기판으로 상기 기판전압을 인가하는 것을 인가하고,
    상기 제2워드 라인이 선택되는 경우에 상기 제1형 제1MOS트랜지스터의 기판으로 상기 전원전압보다 낮은 전압을 인가하고, 상기 제1형 제2MOS트랜지스터의 기판으로 상기 전원전압을 인가하고, 상기 제2형 제1MOS트랜지스터의 기판으로 상기 기판전압을 인가하고, 상기 제2형 제2MOS트랜지스터의 기판으로 상기 기판전압보다 높은 전압을 인가하는 것을 특징으로 하는 반도체 메모리 장치.
  36. 제34항에 있어서, 상기 제1워드 라인이 선택되는 경우에 상기 제1형 제1MOS트랜지스터의 기판으로 전원전압을 인가하고, 상기 제1형 제2MOS트랜지스터의 기판으로 상기 전원전압보다 낮은 전압을 인가하는 것을 인가하고, 상기 제2형 제1MOS트랜지스터의 기판으로 기판전압보다 높은 전압을 인가하고, 상기 제2형 제2MOS트랜지스터의 기판으로 상기 기판전압을 인가하고 난 후 상기 제1형 센스 증폭기로 상기 제1전압의 제1신호를 인가하고, 상기 제2형 센스 증폭기로 상기 제2전압의 상기 제2신호를 인가하고,
    상기 제2워드 라인이 선택되는 경우에 상기 제1형 제1MOS트랜지스터의 기판으로 상기 전원전압보다 낮은 전압을 인가하고, 상기 제1형 제2MOS트랜지스터의 기판으로 상기 전원전압을 인가하고, 상기 제2형 제1MOS트랜지스터의 기판으로 상기 기판전압을 인가하고, 상기 제2형 제2MOS트랜지스터의 기판으로 상기 기판전압보다 높은 전압을 인가하고 난 후 상기 제1형 센스 증폭기로 상기 제1전압의 제1신호를 인가하고, 상기 제2형 센스 증폭기로 상기 제2전압의 제2신호를 인가하는 것을 특징으로 하는 반도체 메모리 장치.
  37. 제1어드레스에 의해서 억세스되는 제1워드 라인과 반전 비트 라인사이에 연결된 제1메모리 셀;
    제2어드레스에 의해서 억세스되는 제2워드 라인과 비트 라인사이에 연결된 제2메모리 셀;
    상기 비트 라인과 상기 반전 비트 라인사이에 직렬로 연결되고 제1전압의 제1신호가 인가되면, 상기 반전 비트 라인을 센싱하는 제1형 제1MOS트랜지스터와 상기 비트 라인을 센싱하는 제1형 제2MOS트랜지스터를 구비한 제1형 센스 증폭기; 및
    상기 비트 라인과 상기 반전 비트 라인사이에 직렬로 연결되고 제2전압의 제2신호가 인가되면, 상기 반전 비트 라인을 센싱하는 제2형 제1MOS트랜지스터와 상기 비트 라인을 센싱하는 제2형 제2MOS트랜지스터를 구비한 제2형 센스 증폭기를 구비하고,
    상기 제1형 트랜지스터들이 PMOS트랜지스터이고, 상기 제2형 트랜지스터들이 NMOS트랜지스터인 반도체 메모리 장치의 비트 라인 센싱 방법에 있어서,
    상기 제1워드 라인이 선택되는 경우에
    상기 제2형 제1MOS트랜지스터의 문턱전압을 상기 제2형 제2MOS트랜지스터의 문턱전압보다 낮게 하여 상기 반전 비트 라인의 데이터를 센싱하고, 상기 제1형 제2MOS트랜지스터가 상기 비트 라인의 데이터를 센싱하고,
    상기 제2워드 라인이 선택되는 경우에
    상기 제2형 제2MOS트랜지스터의 문턱전압을 상기 제2형 제1MOS트랜지스터의 문턱전압보다 낮게 하여 상기 비트 라인의 데이터를 센싱하고, 상기 제1형 제1MOS트랜지스터가 상기 반전 비트 라인의 데이터를 센싱하는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 센싱 방법.
  38. 삭제
  39. 제37항에 있어서, 상기 제1전압은 전원전압이고 상기 제2전압은 접지전압인 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 센싱 방법.
  40. 제39항에 있어서, 상기 제1워드 라인이 선택되는 경우에
    상기 제2형 제1MOS트랜지스터의 기판전압을 상기 제2형 제2MOS트랜지스터의 기판전압보다 높게 하고,
    상기 제2워드 라인이 선택되는 경우에
    상기 제2형 제2MOS트랜지스터의 기판전압을 상기 제2형 제1MOS트랜지스터의 기판전압보다 높게 하는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 센싱 방법.
  41. 제1어드레스에 의해서 억세스되는 제1워드 라인과 반전 비트 라인사이에 연결된 제1메모리 셀;
    제2어드레스에 의해서 억세스되는 제2워드 라인과 비트 라인사이에 연결된 제2메모리 셀;
    상기 비트 라인과 상기 반전 비트 라인사이에 직렬로 연결되고 제1전압의 제1신호가 인가되면, 상기 반전 비트 라인을 센싱하는 제1형 제1MOS트랜지스터와 상기 비트 라인을 센싱하는 제1형 제2MOS트랜지스터를 구비한 제1형 센스 증폭기; 및
    상기 비트 라인과 상기 반전 비트 라인사이에 연결되고 제2전압의 제2신호가 인가되면, 상기 반전 비트 라인을 센싱하는 제2형 제1MOS트랜지스터와 상기 비트 라인을 센싱하는 제2형 제2MOS트랜지스터를 구비한 제2형 센스 증폭기를 구비하고,
    상기 제1형 트랜지스터가 PMOS트랜지스터이고, 상기 제2형 트랜지스터가 NMOS트랜지스터인 반도체 메모리 장치의 비트 라인 센싱 방법에 있어서,
    상기 제1워드 라인이 선택되는 경우에
    상기 제1형 제1MOS트랜지스터의 문턱전압을 상기 제1형 제2MOS트랜지스터의 문턱전압보다 높게 하고
    상기 제2워드 라인이 선택되는 경우에
    상기 제1형 제2MOS트랜지스터의 문턱전압을 상기 제1형 제1MOS트랜지스터의 문턱전압보다 높게 하는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 센싱 방법.
  42. 삭제
  43. 제41항에 있어서, 상기 제1전압은 전원전압이고 상기 제2전압은 접지전압인 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 센싱 방법.
  44. 제43항에 있어서, 상기 제1워드 라인이 선택되는 경우에
    상기 제1형 제1MOS트랜지스터의 기판전압을 상기 제1형 제2MOS트랜지스터의 기판전압보다 높게 하고,
    상기 제2워드 라인이 선택되는 경우에
    상기 제1형 제2MOS트랜지스터의 기판전압을 상기 제1형 제1MOS트랜지스터의 기판전압보다 높게 하는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 센싱 방법.
  45. 제1어드레스에 의해서 억세스되는 제1워드 라인과 반전 비트 라인사이에 연결된 제1메모리 셀;
    제2어드레스에 의해서 억세스되는 제2워드 라인과 비트 라인사이에 연결된 제2메모리 셀;
    상기 비트 라인과 상기 반전 비트 라인사이에 직렬로 연결되고 제1전압의 제1신호가 인가되면, 상기 반전 비트 라인을 센싱하는 제1형 제1MOS트랜지스터와 상기 비트 라인을 센싱하는 제1형 제2MOS트랜지스터를 구비한 제1형 센스 증폭기; 및
    상기 비트 라인과 상기 반전 비트 라인사이에 직렬로 연결되고 제2전압의 제2신호가 인가되면, 상기 반전 비트 라인을 센싱하는 제2형 제1MOS트랜지스터와 상기 비트 라인을 센싱하는 제2형 제2MOS트랜지스터를 구비한 제2형 센스 증폭기를 구비하고,
    상기 제1형 트랜지스터가 PMOS트랜지스터이고, 상기 제2형 트랜지스터가 NMOS트랜지스터인 반도체 메모리 장치의 비트 라인 센싱 방법에 있어서,
    상기 제1워드 라인이 선택되는 경우에
    상기 제1형 제1MOS트랜지스터의 문턱전압을 상기 제1형 제2MOS트랜지스터의 문턱전압보다 낮게 하고, 상기 제2형 제1MOS트랜지스터의 문턱전압을 상기 제2형 제2MOS트랜지스터의 문턱전압보다 높게 하고,
    상기 제2워드 라인이 선택되는 경우에
    상기 제1형 제2MOS트랜지스터의 문턱전압을 상기 제1형 제1MOS트랜지스터의 문턱전압보다 낮게 하고, 상기 제2형 제2MOS트랜지스터의 문턱전압을 상기 제2형 제1MOS트랜지스터의 문턱전압보다 높게 하는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 센싱 방법.
  46. 삭제
  47. 제45항에 있어서, 상기 제1전압은 전원전압이고 상기 제2전압은 접지전압인 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 센싱 방법.
  48. 제47항에 있어서, 상기 제1워드 라인이 선택되는 경우에
    상기 제2형 제1MOS트랜지스터의 기판전압을 상기 제2형 제2MOS트랜지스터의 기판전압보다 높게 하고, 상기 제1형 제1MOS트랜지스터의 기판전압을 상기 제1형 제2MOS트랜지스터의 기판전압보다 높게 하고,
    상기 제2워드 라인이 선택되는 경우에
    상기 제2형 제2MOS트랜지스터의 기판전압을 상기 제2형 제1MOS트랜지스터의 기판전압보다 높게 하고, 상기 제1형 제2MOS트랜지스터의 기판전압을 상기 제1형 제1MOS트랜지스터의 기판전압보다 높게 하는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 센싱 방법.
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