JP3093771B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、Ｐ型半導体基板を用いたＮウェル（Ｎ型分
離層）構造のCMOSダイナミックRAM（ランダム・アクセ
ス・メモリ）等のような半導体記憶装置、特にＰチャネ
ル型センスアンプ回路のＮウェルバイアス構造等に関す
るものである。
（従来の技術） 従来、このような分野の技術としては、例えば第２図
及び第３図のようなものがあった。以下その構成を図を
用いて説明する。
第２図は、従来の半導体記憶装置、例えばウェル構造
のCMOSダイナミックRAMを示す要部の回路図、及び第３
図は第２図中のＡ−Ａ線断面拡大図である。
第２図に示すように、この半導体記憶装置は、メモリ
セルアレイ10、Ｐチャネル型センスアンプ列20、及びＮ
チャネル型センスアンプ列30を備えている。メモリセル
アレイ10は、複数のワード線WL1〜WLnと、複数対のビッ
ト線対BL1・▲▼１〜BLn・▲▼ｎと、それらの
交差箇所にそれぞれ接続された複数の１トランジスタ型
メモリセル1111〜11nnとで、構成されている。
Ｐチャネル型っセンスアンプ列20は、各ビット線対BL
1・▲▼１〜BLn・▲▼ｎ間にそれぞれ接続され
た複数のＰチャネル型センスアンプ回路211〜21nで構成
されている。Ｐチャネル型センスアンプ回路211〜21
nは、各ビット線対間の電位差をそれぞれ検知・増幅す
るもので、各ビット線対間にたすき接続された第１及び
第２のＰチャネル型MOSトランジスタ（以下、PMOSとい
う）21a,21bより構成されている。
Ｎチャネル型センスアンプ列30は、各ビット線対BL1
・▲▼１〜BLn・▲▼ｎ間にそれぞれ接続され
たＮチャネル型センスアンプ回路311〜31nで構成されて
いる。各Ｎチャネル型センスアンプ回路311〜31nは、Ｐ
チャネル型センスアンプ回路211〜21nと同様に、２個の
Ｎチャネル型MOSトランジスタ（以下、NMOSという）で
それぞれ構成されている。
ワード線WL1〜WLnは、ロウデコーダ・ワード線ドライ
バ40により駆動される。各Ｐチャネル型センスアンプ回
路211〜21nは、Ｐチャネル型センスアンプ駆動回路41に
接続されたＰチャネル型センスアンプ駆動信号線PSによ
り活性化され、同じく各Ｎチャネル型センスアンプ回路
311〜31nは、Ｎチャネル型センスアンプ駆動回路42に接
続されたＮチャネル型センスアンプ駆動信号線▲▼
により活性化される構成になっている。
各Ｐチャネル型センスアンプ回路211〜21nを構成する
第１及び第２のPMOS21a,21bのＮウェルバイアス源は、
それぞれＮウェルバイアス用のVcc（電源電位）配線VN
にそれぞれ共通接続されている。このＰチャネル型セン
スアンプ回路211〜21nの１つ、211の断面図が第３図に
示されている。
第３図において、Ｐ型半導体基板50には、Ｎウェル
（Ｎ型分離層）51が形成され、そのＮウェル51内に、第
１及び第２のPMOS22,23が形成されている。第１のPMOS2
2のドレイン22Dが第１のビット線BL1に、ゲート22Gが第
２のビット線▲▼１に、ソース22SがＰチャネル型
センスアンプ駆動信号線PSに、それぞれ接続されてい
る。同様に、第２のPMOS23は、ドレイン23Dが第２のビ
ット線▲▼１に、ゲート23Gが第１のビット線BL
1に、ソース23Sがセンスアンプ駆動信号線PSに、それぞ
れ接続されている。第１及び第２のPMOS22,23のＮウェ
ルバイアス源22B,23Bは、Ｎウェルバイアス用Vcc配線VN
にそれぞれ接続されている。
Ｎウェル51には、エミッタがセンスアンプ駆動信号線
PSに、ベースがVcc配線VNに、コレクタがＰ型半導体基
板50にそれぞれ接続された寄生のラテラルPNPトランジ
スタ52,53が、それぞれ存在する。
以上のように構成される半導体記憶装置において、例
えば第２図のメモリセル111nが選択された場合の読出し
動作を説明する。
先ず、ロウデコーダ・ワード線ドライバ40により、ワ
ード線WLnを“H"レベルに上げ、メモリセル111nからビ
ット線BL1にデータを読出す。この結果、ビット線BL1の
電位は、プリチャージレベルから読出し信号だけ変化す
る。その後、センスアンプ駆動回路41によってセンスア
ンプ駆動信号線PSを“H"レベルにすると共に、センスア
ンプ駆動回路42によってセンスアンプ駆動信号線▲
▼を“L"レベルにする。すると、センスアンプ回路211
〜21n,311〜31nが活性化され、ビット線対BL1・▲
▼１に読出された微小信号が増幅される。この増幅され
た読出し信号は、図示しないトランスファゲートを介し
てデータ線対へ送られる。
第４図（ａ）〜（ｄ）は、Ｐチャネル型センスアンプ
駆動回路411〜41n、Ｐチャネル型センスアンプ駆動信号
線PS1〜PSn、及びＮウェルバイアス用のVcc配線VNにお
ける従来の配置例を示す図である。
第４図（ａ）では、Ｐ型半導体基板50上にVcc（電源
電位）パッド60が設けられ、そのVccパッド60に接続さ
れたVcc配線VNaを介して、Ｎウェルバイアス用のVcc配
線VNがそれぞれ接続されている。この配列例では、Vcc
配線VNaが、メモリセルアレイ及びセンスアンプ周辺の
周辺回路を駆動することなく、Ｎウェルバイアス専用に
配線されている。同様に、第４図（ｃ）では、Vccパッ
ド60に接続された２本のVcc配線VNa,VNbを介してバイア
ス用のVcc配線VNが接続され、周辺回路を駆動すること
なく、バイアス専用に配線されている。
第４図（ｂ），（ｄ）では、Vccパッド60に接続され
たVcc配線VNaが周辺回路61を駆動し、かつＮウェルバイ
アス用としても使用されている例を示している。
第４図（ａ）〜（ｄ）のいずれの配置例でも、Vcc配
線VNa,VNb,VNの引廻し距離が長いため、バイアス用Vcc
配線VNは高インピーダンスをもって配線されている。
（発明が解決しようとする課題） しかしながら、上記半導体記憶装置のＮウェルバイア
ス構造では、次のような課題があった。
（ｉ） 第５図は、第３図に対応するもので、従来の例
えばＰチャネル型センスアンプ回路211のそばに、Ｎウ
ェル51外のVss（接地電位）に接続されるN+拡散層が存
在する場合の断面図である。この図に示すように、Ｐチ
ャネル型センスアンプ回路211のそばのＮウェル51外
に、Vssに接続されたN+拡散層54が形成される場合、エ
ミッタがVccに、ベースがＰ型半導体基板50に、コレク
タがＮウェルバイアス用のVcc配線VNにそれぞれ接続さ
れた寄生のNPNトランジスタ55が存在する。
この種のＮウェルCMOS構成の半導体記憶装置では、Vc
cからVssへの貫通電流が流れるラッチアップ現象等を防
止するため、Ｎウェル51に、Ｎウェルバイアス用のVcc
配線VNを接続してそのＮウェル51にバイアスをかけてい
る。ところが、寄生のNPNトランジスタ55が存在する
と、Vccの変動や、第４図に示すような配線の引廻しに
よる電圧ドロップ等により、Ｎウェルバイアス用のVcc
配線VNのレベルが、Ｐチャネル型センスアンプ駆動信号
線PSのレベルに比べ、PNPトランジスタ52,53の閾値Vtp
より大きく落込むことがある。
このように、Vcc配線VNのレベルが大きく落込むと、P
NPトランジスタ52,53がオンして電流i1が流れ、これが
トリガとなってNPNトランジスタ55もオンし、VccからVs
sへの貫通電流i2が流れてラッチアップが起こり、素子
の誤動作や破壊を招くという問題があった。
（ii） Ｎウェルバイアス用にVcc配線VNを配線しなけ
ればならないので、その配線面積によるチップサイズの
増大を招くという問題があった。
本発明は前記従来技術が持っていた課題として、Ｎウ
ェルバイアス用Vcc配線のレベル低下によるラッチアッ
プ現象の発生と、そのVcc配線によるチップサイズの増
大という点について解決した半導体記憶装置を提供する
ものである。
（課題を解決するための手段） 前記課題を解決するために、本発明のうちの第１の発
明では、ワード線と、前記ワード線に接続され、データ
を格納するメモリセルと、前記ワード線が所定の電位に
設定された時、前記メモリセルに格納されたデータに基
づく電位差が与えられるビット線対と、センスアンプ駆
動信号を出力するセンスアンプ駆動回路と、前記センス
アンプ駆動信号に応答して、前記ビット線対間の電位差
を増幅するセンスアンプ回路とを有する半導体記憶装置
において、前記センスアンプ回路は、第１導電型の半導
体基板内の第２導電型のウェル内に形成された第１導電
型の第１のMOSトランジスタ及び第１導電型の第２のMOS
トランジスタを備え、前記第１のMOSトランジスタのド
レインは前記ビット線対の一方及び前記第２のMOSトラ
ンジスタのゲートに接続され、前記第２のMOSトランジ
スタのドレインは前記ビット線対の他方及び前記第１の
MOSトランジスタのゲートに接続され、前記第１及び第
２のMOSトランジスタのソースは前記センスアンプ駆動
信号が与えられ、前記ウェルは前記センスアンプ駆動信
号が与えられる。
第２の発明では、第１の発明の半導体記憶装置におい
て、前記ウェルは、センスアンプ駆動信号線に接続さ
れ、前記センスアンプ駆動信号線を介して前記センスア
ンプ駆動信号が与えられ、前記ウェルの、前記ウェルと
前記センスアンプ駆動信号線との接続箇所及び前記接続
箇所の近傍箇所は、前記ウェルのその他の箇所と比べて
第２導電型の不純物濃度が高い。
（作 用） 本発明によれば、以上のように半導体記憶装置を構成
したので、例えば、ワード線によって選択されたメモリ
セルからビット線へ、データが読出されると、該ビット
線の電位が変化する。その後、センスアンプ駆動回路か
らセンスアンプ駆動信号が出力され、センスアンプ回路
内の第１及び第２のMOSトランジスタのソースに与えら
れる。すると、第１及び第２のMOSトランジスタの両コ
ンダクタンスに差が生じ、ビット線対間の電位差が増幅
される。この際、第１及び第２のMOSトランジスタが形
成されているウェルにも、センスアンプ駆動信号が与え
られるので、その第１及び第２のMOSトランジスタのソ
ースとウェルとが同一電位となり、半導体基板内の寄生
トランジスタがオンしない。
（実施例） 第１図は本発明の実施例を示す半導体記憶装置、例え
ばウェル構造のCMOSダイナミックRAMの要部回路図、及
び第６図は第１図中のＢ−Ｂ線断面拡大図である。
第１図の半導体記憶装置は、データを格納するメモリ
セルアレイ70と、メモリセルから読出した微小信号を検
知・増幅するＰチャネル型センスアンプ列80及びＮチャ
ネル型センスアンプ列90と、ワード線選択・駆動用のロ
ウデコーダ・ワード線ドライバ100と、Ｐチャネル型セ
ンスアンプ駆動回路101及びＮチャネル型センスアンプ
駆動回路102とを、備えている。
メモリセルアレイ70は、複数のワード線WL1〜WLnと、
そのワード線WL1〜WLnと交差する複数対のビット線対BL
1・▲▼１〜BLn▲▼ｎ・と、それらの交差箇所
にそれぞれ接続された複数の１トランジスタ型メモリセ
ル7111〜71nnとを、備えている。各メモリセル7111〜71
nnは、１個の電荷蓄積用のキャパシタ72と、１個の電荷
転送用NMOS73とで、それぞれ構成されている。
Ｐチャネル型センスアンプ列80は、各ビット線対間に
接続された複数のＰチャネル型センスアンプ回路811〜8
1nで構成されている。各Ｐチャネル型センスアンプ回路
811〜81nは、ビット線対間の微小電位差を検知・増幅す
る回路であり、Ｐチャネル型センスアンプ駆動回路101
に接続されたＰチャネル型センスアンプ駆動信号線PSに
よって活性化される第１及び第２のPMOS82,83で、それ
ぞれ構成されている。
例えば、センスアンプ回路811において、第１のPMOS8
2は、ドレイン（またはソース）が第１のビット線BL
1に、ゲートが第２のビット線▲▼１にそれぞれ接
続されている。さらに第２のPMOS83は、ドレイン（また
はソース）が第２のビット線▲▼１に、ゲートが第
１のビット線BL1にそれぞれ接続されている。この第１
及び第２のPMOS82,83の各ソース（またはドレイン）
は、Ｐチャネル型センスアンプ駆動信号線PSに共通接続
され、その第１及び第２のPMOS82,83のＮウェルバイア
ス源も、センスアンプ駆動信号線PSに接続されている。
同様に、Ｎチャネル型センスアンプ列90は、各ビット
線対間の微小電位差を検知・増幅する複数のＮチャネル
型センスアンプ回路911〜91nで構成されている。各Ｎチ
ャネル型センスアンプ911〜91nは、各ビット線対間にた
すき接続された２個のNMOSでそれぞれ構成され、それら
がＮチャネル型センスアンプ駆動信号線▲▼に接続
され、その信号線▲▼によって活性化の制御が行わ
れる。
Ｐチャネル型センスアンプ回路811〜81n中の１つ、81
1の断面図が第６図に示されている。
第６図に示すように、Ｐ型半導体基板110にＮウェル1
11が形成され、そのＮウェル111には、ドレイン82D、ゲ
ート83G及びソース83Sを有する第１のPMOS82と、ドレイ
ン83D、ゲート83G及びソース83Sを有する第２のPMOS83
と、第１のPMOS82のＮウェルバイアス源82Bと、第２のP
MOS83のＮウェルバイアス源83Bとが、形成されている。
このＮウェル111中には、エミッタがＰチャネル型セン
スアンプ駆動信号線PSに、ベースがＮウェルバイアス源
82B,83Bに、コレクタＰ型半導体基板110にそれぞれ接続
された寄生の２個のラテラルPNPトランジスタ112,113が
それぞれ存在している。
第７図は第１図の電圧波形図であり、この図を参照し
つつ、例えば第１図のメモリセル711nが選択された場合
の読み出し動作を説明する。
先ず、ロウデコーダ・ワード線ドライバ100によって
ワード線WLnを“H"レベルに上げ、メモリセル711nから
ビット線BL1にデータを読出す。その結果、ビット線BL1
の電位は、プリチャージレベル（＝1/2・Vcc）から読み
出し信号分だけ変化する。その後、Ｐチャネル型センス
アンプ駆動回路101によってセンスアンプ駆動信号線PS
を“H"レベルにすると共に、Ｎチャネル型センスアンプ
駆動回路102によってセンスアンプ駆動信号▲▼を
“L"レベルにし、Ｐチャネル型センスアンプ回路811〜8
1n及びＮチャネル型センスアンプ回路911〜91nを活性化
させる。
すると、Ｐチャネル型センスアンプ回路811では、第
１及び第２のPMOS82,83の両コンダクタンスに差が生
じ、第１のビット線BL1を“H"レベル（＝Vcc）へ上昇さ
せる。これに対してＮチャネル型センスアンプ回路911
では、Ｐチャネル型センスアンプ回路811と同様に、第
２のビット線▲▼１を“L"レベル（＝Vss）へ引下
げる。これにより、ビット線対BL1・▲▼１に読出
された微小信号が増幅される。この増幅された読出し信
号は、図示しないコラムデコーダにより選択されたトラ
ンスファゲートを介して、データ線対へ送られる。
本実施例では、次のような利点を有している。
（ａ） 第６図に示すように、Ｎウェル111内には、寄
生のラテラルPNPトランジスタ112及び113が存在する
が、このPNPトランジスタ112,113のエミッタとベースと
が、それぞれＰチャネル型センスアンプ駆動信号線PSに
それぞれ接続されて同電位となっている。
そのため、第７図の破線のVcc配線電位に示すよう
に、電源電位の変動や、配線の引廻しによる電圧ドロッ
プ等により、Vcc配線の電位がセンスアンプ駆動信号線P
Sの電位よりも低下した場合、それに応じてビット線BL1
の“H"レベルへの立上がりも緩やかになる。しかし、従
来のようにPNPトランジスタ112,113の各エミッタとベー
スとの間には電位差が生じないため、PNPトランジスタ1
12,113がオン状態とならない。従って、PNPトランジス
タ112,113がラッチアップのトリガとなることを的確に
防止できる。
（ｂ） センスアンプ駆動信号線PSをＮウェルバイアス
源82B,83Bに接続するため、従来の第４図（ａ），
（ｂ）に示すようなＮウェルバイアス用のVcc配線VNを
省略できる。さらに、第４図（ｃ），（ｄ）に示すよう
なＮウェルバイアス用のVcc配線VNa,VNも省略できる。
そのため、第４図のVccパッド60を周辺回路61専用に使
えるので、その周辺回路60に供給するVccのレベル低下
をなくし、周辺回路61の的確な動作が期待できる。
また、Ｎウェルバイアス用のVcc配線VN,VNbを省略で
きるので、その配線面積の省略によるチップサイズの縮
小化が可能となる。あるいは、Ｎウェルバイアス用のVc
c配線VN,VNbに使っていたスペースを利用し、他の電源
配線幅や信号配線幅を太くすることによってそれらのイ
ンピーダンスを小さくし、動作速度の高速化を図ること
も可能である。
本実施例では、センスアンプ駆動信号線PSがＮウェル
111に接続されるため、そのセンスアンプ駆動信号線PS
の負荷容量が大きくなり、該センスアンプ駆動信号線PS
の速度低下が考えられる。しかし、Ｎウェルバイアス用
Vcc配線VNの削減に伴い、その配線幅分だけセンスアン
プ駆動信号線PSの幅を広げてインピーダンスを低下させ
たり、あるいはＰチャネル型センスアンプ駆動回路101
の駆動能力を上げること等により、センスアンプ駆動信
号線PSの速度低下を簡単に防止できる。
なお、本発明は図示の実施例に限定されず、種々の変
形が可能である。その変形例としては、例えば次のよう
なものがある。
（ｉ） 上記実施例では、ＮウェルCMOS構成のダイナミ
ックRAMについて説明したが、電源電位の極性を変える
こと等により、ＰウェルCMOS構成のダイナミックRAMに
も適用可能である。この場合、半導体基板がＮ型で、ウ
ェルがＰ型となるため、そのウェル内に形成されるＮチ
ャネル型センスアンプ回路について、本発明を適用する
ことになる。
（ii） 上記実施例では、ダイナミックRAMについて説
明したが、Ｐチャネル型センスアンプ回路及びＮチャネ
ル型センスアンプ回路、あるいはそのいずれか一方のセ
ンスアンプ回路を備えるものであれば、スタテックRAM
等の他の半導体記憶装置にも適用可能である。
（発明の効果） 以上詳細に説明したように、本発明によれば、センス
アンプ回路を構成する第１のMOSトランジスタ及び第２
のMOSトランジスタのソースと、第１及び第２のMOSトラ
ンジスタが形成されているウェルとにセンスアンプ駆動
信号が与えられ、第１及び第２のMOSトランジスタのソ
ースと前記ウェルとが同一電位となるようにしている。
そのため、メモリセルのデータに基づいてビット線対間
に与えられた電位差をセンスアンプ回路によって増幅す
る時、第１及び第２のMOSトランジスタのソースをエミ
ッタとし、第２導電型のウェルをベースとし、第１導電
型の半導体基板をコレクタとする、半導体基板内の寄生
トランジスタがオンしないので、ラッチアップが防止さ
れ、半導体記憶装置の誤動作や破壊を防止できる。
しかも、ウェルバイアス用に電源配線等を設ける必要
がないため、その配線の省略によるチップサイズの縮小
化、さらにはウェルバイアス用電源配線の省略により、
周辺回路に供給する電源電位のレベル低下を防止し、周
辺回路の的確な動作が期待できる。
【図面の簡単な説明】
第１図は本発明の実施例を示す半導体記憶装置の要部の
回路図、第２図は従来の半導体記憶装置の要部の回路
図、第３図は第２図中のＡ−Ａ線断面拡大図、第４図
（ａ）〜（ｄ）は第２図の配置例を示す図、第５図は従
来のＰチャネル型センスアンプ回路の断面図、第６図は
第１図中のＢ−Ｂ線断面拡大図、第７図は第１図の電圧
波形図である。 70……メモリセルアレイ、7111〜71nn……メモリセル、
80……Ｐチャネル型センスアンプ列、811〜81n……Ｐチ
ャネル型センスアンプ回路、82,83……PMOS、82B,83B…
…Ｎウェルバイアス源、90……Ｎチャネル型センスアン
プ列、911〜91n……Ｎチャネル型センスアンプ回路、10
1……Ｐチャネル型センスアンプ駆動回路、102……Ｎチ
ャネル型センスアンプ駆動回路、110……半導体基板、1
11……Ｎウェル、BL1・▲▼１〜BLn・▲▼ｎ…
…ビット線対、▲▼……Ｎチャネル型センスアンプ
駆動信号線、PS……Ｐチャネル型センスアンプ駆動信号
線、WL1〜WLn……ワード線。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 上原 英敬 東京都港区虎ノ門１丁目７番12号 沖電 気工業株式会社内 (56)参考文献 特開 平２−76244（ＪＰ，Ａ) 特開 昭64−64352（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/8242

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】ワード線と、前記ワード線に接続され、デ
    ータを格納すメモリセルと、前記ワード線が所定の電位
    に設定された時、前記メモリセルに格納されたデータに
    基づく電位差が与えられるビット線対と、センスアンプ
    駆動信号を出力するセンスアンプ駆動回路と、前記セン
    スアンプ駆動信号に応答して、前記ビット線対間の電位
    差を増幅するセンスアンプ回路とを有する半導体記憶装
    置において、 前記センスアンプ回路は、第１導電型の半導体基板内の
    第２導電型のウェル内に形成された第１導電型の第１の
    MOSトランジスタ及び第１導電型の第２のMOSトランジス
    タを備え、前記第１のMOSトランジスタのドレインは前
    記ビット線対の一方及び前記第２のMOSトランジスタの
    ゲートに接続され、前記第２のMOSトランジスタのドレ
    インは前記ビット線対の他方及び前記第１のMOSトラン
    ジスタのゲートに接続され、前記第１及び第２のMOSト
    ランジスタのソースは前記センスアンプ駆動信号が与え
    られ、 前記ウェルは前記センスアンプ駆動信号が与えられるこ
    とを特徴とする半導体記憶装置。
  2. 【請求項２】前記ウェルは、センスアンプ駆動信号線に
    接続され、前記センスアンプ駆動信号線を介して前記セ
    ンスアンプ駆動信号が与えられ、 前記ウェルの、前記ウェルと前記センスアンプ駆動信号
    線との接続箇所及び前記接続箇所の近傍箇所は、前記ウ
    ェルのその他の箇所と比べて第２導電型の不純物濃度が
    高いことを特徴とする請求項１記載の半導体記憶装置。
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04352467A (ja) * 1991-05-30 1992-12-07 Toshiba Corp Ｍｏｓ型半導体集積回路装置
WO1993005514A1 (en) * 1991-09-04 1993-03-18 Vlsi Technology, Inc. Anti-fuse structures and methods for making same
US5321647A (en) * 1992-05-07 1994-06-14 International Business Machines Corp. Semiconductor memory device and operational method with reduced well noise
US5323044A (en) * 1992-10-02 1994-06-21 Power Integrations, Inc. Bi-directional MOSFET switch
KR0133973B1 (ko) * 1993-02-25 1998-04-20 기다오까 다까시 반도체 기억장치
JPH07211510A (ja) * 1994-01-27 1995-08-11 Nippondenso Co Ltd 半導体装置
JP3549602B2 (ja) * 1995-01-12 2004-08-04 株式会社ルネサステクノロジ 半導体記憶装置
JP2751891B2 (ja) * 1995-09-29 1998-05-18 日本電気株式会社 半導体集積回路
JPH09199607A (ja) * 1996-01-18 1997-07-31 Nec Corp Ｃｍｏｓ半導体装置
US5973374A (en) * 1997-09-25 1999-10-26 Integrated Silicon Solution, Inc. Flash memory array having well contact structures
KR20000045475A (ko) * 1998-12-30 2000-07-15 김영환 웰 바이어싱 트랜지스터 형성방법
US20050283189A1 (en) * 1999-03-31 2005-12-22 Rosenblatt Peter L Systems and methods for soft tissue reconstruction
US6744301B1 (en) * 2000-11-07 2004-06-01 Intel Corporation System using body-biased sleep transistors to reduce leakage power while minimizing performance penalties and noise
US6445216B1 (en) 2001-05-14 2002-09-03 Intel Corporation Sense amplifier having reduced Vt mismatch in input matched differential pair
US7825488B2 (en) 2006-05-31 2010-11-02 Advanced Analogic Technologies, Inc. Isolation structures for integrated circuits and modular methods of forming the same
US8513087B2 (en) * 2002-08-14 2013-08-20 Advanced Analogic Technologies, Incorporated Processes for forming isolation structures for integrated circuit devices
US7667268B2 (en) * 2002-08-14 2010-02-23 Advanced Analogic Technologies, Inc. Isolated transistor
US8089129B2 (en) * 2002-08-14 2012-01-03 Advanced Analogic Technologies, Inc. Isolated CMOS transistors
US7330388B1 (en) 2005-09-23 2008-02-12 Cypress Semiconductor Corporation Sense amplifier circuit and method of operation
DE102007007565A1 (de) * 2007-02-15 2008-08-21 Qimonda Ag Halbleiter-Speicherbauelement mit umschaltbarem Substratpotential, und Verfahren zum Betrieb eines Halbleiter-Speicherbauelements
US8030731B2 (en) * 2007-03-28 2011-10-04 Advanced Analogic Technologies, Inc. Isolated rectifier diode

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL176029C (nl) * 1973-02-01 1985-02-01 Philips Nv Geintegreerde logische schakeling met komplementaire transistoren.
US4000413A (en) * 1975-05-27 1976-12-28 Intel Corporation Mos-ram
US4195357A (en) * 1978-06-15 1980-03-25 Texas Instruments Incorporated Median spaced dummy cell layout for MOS random access memory
US4198697A (en) * 1978-06-15 1980-04-15 Texas Instruments Incorporated Multiple dummy cell layout for MOS random access memory
EP0166386A3 (de) * 1984-06-29 1987-08-05 Siemens Aktiengesellschaft Integrierte Schaltung in komplementärer Schaltungstechnik
US4728998A (en) * 1984-09-06 1988-03-01 Fairchild Semiconductor Corporation CMOS circuit having a reduced tendency to latch
JPH0622276B2 (ja) * 1984-10-18 1994-03-23 日本テキサス・インスツルメンツ株式会社 半導体装置
JPH0654796B2 (ja) * 1986-07-14 1994-07-20 株式会社日立製作所 複合半導体装置
US4712124A (en) * 1986-12-22 1987-12-08 North American Philips Corporation Complementary lateral insulated gate rectifiers with matched "on" resistances
US5023689A (en) * 1987-03-18 1991-06-11 Nec Corporation Complementary integrated circuit device equipped with latch-up preventing means

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