JPWO2005101773A1 - 送信回路、受信回路及びクロック抽出回路並びにデータ伝送方法及びデータ伝送システム - Google Patents
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Abstract
Description
[図2]データ長の異なるデジタルデータを示した図である。
[図3]本発明の一実施形態のデジタルデータ送信回路および受信回路並びにデジタルデータ伝送方法およびデジタルデータ伝送システムの概念を示す図である。
[図4]本発明の一実施形態のシリアルデータの概要を示す図である。
[図5]本発明の一実施態様における送信ユニットの回路構成を示す図である。
[図6]本発明の一実施形態における第1のエンコーダ回路2504aの回路ブロック図である。
[図7]本発明の一実施形態における組み合わせ論理回路2504a−1の回路構成を示す図である。
[図8]本発明の一実施態様における第1のエンコーダ回路の回路図及び動作テーブルである。
[図9]本発明の一実施例のエンコード方法のフローチャートである。
[図10]本発明の一実施態様における受信ユニットの回路構成を示す図である。
[図11]本発明の一実施形態における第1のデコーダ回路2524aの回路図である。
[図12]本発明の一実施形態における第2のデコーダ回路2524bの回路図である。
[図13]本発明の一実施形態における第1/第2のデコーダ判別回路2524cの回路図である。
[図14]本発明の一実施形態におけるデコード方法のフローチャートである。
[図15]本発明の一実施形態におけるDEフィルタの回路図及び動作説明図である。
[図16]本発明の受信回路であるクロック抽出回路の回路構成を示すハードウエアブロック図である。
[図17]画像表示の1ライン分のシリアルデータ構成図である。
[図18]ブランキング期間中のシリアルデータの立ち上がりの数と、電圧制御発振器の周Tvcoとの関係図である。
[図19]アクティブ期間中のシリアルデータの立ち上がり数と、電圧制御発振器の周期との関係図である。
[図20]クロックの抽出のプロセスを示すフローチャートである。
[図21]電圧制御発振回路の回路構成を示すハードウエアブロックと各クロック間のタイミングを示す図である。
[図22]サンプラの入出力信号のシリアルデータとサブクロックとのタイミングチャート、およびサンプリング結果のタイミングチャートである。
[図23]エッジ数判定回路の回路構成を示すハードウエアブロック図である。
[図24]エッジ検出回路の回路構成を示すハードウエアブロック図と入出力信号のタイミングチャートである。
[図25]周波数差検出回路の回路構成を示すハードウエアブロック図である。
[図26]タイマの回路構成を示すハードウエアブロック図と各信号のタイミングチャートである。
[図27]チャージポンプの構成を示す回路ブロック図である。
[図28]制御回路の回路構成を示すハードウエアブロック図、そのタイミングチャートおよび制御動作状態遷移図である。
[図29]クロック抽出のプロセスでの電圧制御発振器の周波数の時間変化である。
[図30]デジタルデータをシリアル伝送した際に生じるデータエラーを説明した図である。
[図31]データエラーが生じないデジタルデータのシリアル伝送を説明した図である。
[図32]本発明の一実施例のエンコード方法のフローチャートである。
[図33]本発明の一実施例におけるエンコーダ回路の回路構成図である。
[図34]本発明の一実施例における評価関数の回路構成図である。
[図35]本発明の一実施例のエンコード方法のフローチャートである。
[図36]本発明の一実施例のクロック復元位相同期回路2600の回路構成を示すハードウエアブロック図である。
[図37]本発明の一実施例における微調周波数比較回路80の回路ブロック図である。
[図38]本発明の一実施例のエッジ抽出回路80aの回路構成を示す図である。
[図39]本発明の一実施例のStart/Stop推定回路80bの回路構成を示す図である。
[図40]本発明の一実施例の周波数検出回路80cの回路構成を示す図である。
[図41]本発明の一実施例の送信ユニット3000の概略構成図である。
[図42]本発明の一実施例のCRD検出回路3000の回路構成を示す図である。
[図43]本発明の一実施例の第1のエンコーダ回路の回路構成を示す図である。
[図44]本発明の一実施例のシリアルデジタルデータを示す図である。
[図45]本発明の一実施例を示す図である。
[図46]本発明の一実施例を示す図である。
[図47]本発明の一実施例における送信ユニットを示す図である。
[図48]本発明の一実施例におけるエンコーダ回路を示す図である。
[図49]本発明の一実施例における受信ユニットを示す図である。
[図50]本発明の一実施例におけるデコーダ回路を示す図である。
[図51]本本発明の一実施例における送信ユニットを示す図である。
[図52]本発明の一実施例を示す図である。
[図53]本発明の一実施例のシリアルデジタルデータを示す図である。
[図54]本発明の一実施例における受信ユニットを示す図である。
[図55]本発明の一実施例におけるDEフィルタを示す図である。
[図56]本発明の一実施例のシリアルデジタルデータを示す図である。
[図57]本発明の一実施例を示す図である。
[図58]本発明の一実施例におけるDCバランスエンコーダ回路を示す図である。
[図59]本発明の一実施例を示す図である。
[図60]本発明の一実施例を示す図である。
[図61]本発明の一実施例における送信ユニットを示す図である。
[図62]本発明の一実施例における受信ユニットを示す図である。
[図63]本発明の一実施例のシリアルデジタルデータを示す図である。
[図64]本発明の一実施例におけるクロック抽出回路を示す図である。
[図65]シリアルデータ伝送システムのシステム構成例を示す図である。
[図66]アクティブマトリクス型の液晶ディスプレイに用いられる画像データの構成を示す図である。
[図67]従来のデジタルデータのシリアル伝送を示す図である。
[図68]本発明の一実施例のシリアルデジタルデータを示す図である。
[図69]本発明の一実施例のシリアルデジタルデータを示す図である。
[図70]本発明の一実施例におけるシリアルデータとサンプリングクロックとの関係を示すタイミングチャートである。
402 シリアル化回路
403 位相同期回路
404 エンコーダ回路
405 スイッチ回路
406 出力バッファ
411 入力色データ
412 入力同期データ
414 入力クロック
415 シリアルデータ
421 受信ユニット
422 パラレル化回路
423 クロック抽出回路
424 デコーダ回路
425 スイッチ回路
426 スイッチ回路
427 入力バッファ
431 出力色データ
432 出力同期データ
434 出力クロック
2501 送信ユニット
2502 シリアル化回路
2503 位相同期回路
2504 エンコーダ回路
2505 スイッチ回路
2506 出力バッファ
2511 入力色データ
2512 入力同期データ
2514 入力クロック
2515 シリアルデータ
2521 受信ユニット
2522 パラレル化回路
2523 クロック抽出回路
2524 デコーダ回路
2525 スイッチ回路
2526 スイッチ回路
2527 入力バッファ
2531 出力色データ
2532 出力同期データ
2534 出力クロック
10 位相比較回路
20 ループフィルタ
30 電圧制御発振器
40 サンプラ
50 周波数比較回路
51 エッジ数判定回路
52 周波数差検出回路
53 タイマ
60 チャージポンプ
70 制御回路
200 受信回路(クロック復元位相同期回路)
300 シリアルデータ
PLLCLK PLLクロック
SUBCLK サブクロック
DetCLK エッジ検出クロック
NEDG0 ライズエッジ数0
NEDG1 ライズエッジ数1
FQDEN 周波数比較イネーブル信号
PHDEN 位相比較イネーブル信号
FQDRQ 周波数比較要求信号
TIM 1ラインスキャン以上の時間を示す信号
CLK システムクロックタイマ
ここで、図5を用いて本発明のデジタルデータ伝送システムの送信ユニット2501の構成及び各構成要素の接続構成について説明する。図5に示すとおり、スイッチ回路2505には、第1のエンコーダ回路2504a及び第2のエンコーダ回路2504bからの出力が入力される。スイッチ回路2505は、20個のマルチプレクサを有している。なお、図5に示すとおり、本実施形態においては、第1のエンコーダ回路2404aからの18ビット(ENCD1〜18)の出力と、第2のエンコーダ回路2504bからの7ビットの出力がスイッチ回路2505に入力される。
図10に、本実施形態の受信ユニット2521の構成を示す。送信ユニット2501から出力されたシリアルデータ2515は、入力バッファ2527を通してパラレル化回路2522およびクロック抽出回路2523へ入力される。クロック抽出回路2523は、シリアルデータ2515からクロックを抽出し、出力クロック2534および位相の異なる複数のクロックを復元する。パラレル化回路2522は、クロック抽出回路2523によって復元された位相の異なる複数のクロックに基づき、シリアルデータ2515をパラレル化し、その出力データ(DSR0〜DSR20)を第1のデコーダ回路2524a、第2のデコーダ回路2524b及び第1/第2のデコーダ判別回路2524cへ出力する。第1のデコーダ回路2524aには、第1の入力情報2511に対応する出力データ(DSR1〜19)が入力され、第2のデコーダ回路2524bには、出力データ(本実施形態においては、DSR4、DSR6、DSR8、DSR10、DSR12、DSR14、DSR16)が入力される。また、第1/第2のデコーダ判別回路2524cには、出力データ(DSR1〜19)が入力される。各デコーダ回路2524a、2524bは、入力されたデータをデコードし、それぞれ、第1の入力情報2511及び第2の入力情報に対応するデータをスイッチ回路2525、2526へ出力する。
以下画像データの伝送を例に、図を用いて本発明の受信回路の実施例を詳細に説明する。図16は、本発明の受信回路であるクロック復元位相同期回路(クロック抽出回路)の回路構成を示すハードウエアブロック図である。このクロック抽出回路は、図3におけるクロック抽出回路2523に相当する。図17は、送信側の送信ユニットで、パラレルの画像データがシリアルデータ化されて送信される、シリアルデータ構成を示す図である。最初に、図16に示されるクロック復元位相同期回路への入力信号であるシリアルデータのデータ構成を説明する。図17は、画像表示における1ラインをスキャンするに必要なシリアルデータ構成を示し、任意の1ライン期間(tLine)は、ブランキング期間(tSync)およびアクティブ期間(tActive)から成っている。いずれにおいても、スタート/ストップの1/0で区切られた21ビットが、1シンボルとして伝送される。位相同期に必要な位相比較は、このスタート/ストップを手がかりに行われる。
(1)NEDG=0であれば、fvco>fo
(2)NEDG=1がある程度連続すれば、fvco≒fo(連続する数をNとすれば、fvcoとfoの差≒fo/Nとなる。実施例においては、N=30〜50とする)
(3)ブランキング期間を経過したにもかかわらず、(1)、(2)が起きなければ、fvco<fo(これは、後述するtTME期間中に必ずブランキングを経るように、tLineよりも十分長いtTMEを設定することによる)
Claims (30)
- 第1の情報と第2の情報とをそれぞれ第1の期間と第2の期間とにおいて交互に周期的に伝送するデジタルデータ伝送方法であって、
前記第1の期間における前記第1の情報の単位時間あたりの情報量は、前記第2の期間における前記第2の情報の単位時間あたりの情報量よりも多く、
前記第1の期間における前記第1の情報は、最小のパルス幅のn倍を1シンボルとするシリアルデータとして伝送され、前記第2の期間における前記第2の情報は、パルス幅変調されたシリアルデータとして伝送されることを特徴とする伝送方法。 - 前記パルス幅変調されたシリアルデータは、常に上位ビットの値が下位ビットの値以上であって、1シンボルにライズエッジを1つのみ有する請求項1に記載の伝送方法。
- 前記シリアルデータは、DCバランスするようにエンコードされる請求項1に記載の伝送方法。
- 第1の情報と第2の情報とをそれぞれ第1の期間と第2の期間とにおいて交互に周期的にシリアル伝送する伝送システムであって、
前記第2の情報を、順にシリアル化して1シンボルのシリアルデータとしたときに前記第1の情報をシリアル化したときのシリアルデータの最小パルス幅のn倍の周期のパルス幅変調信号となるようにエンコードする第2のエンコーダと、
前記第1の情報を、順にシリアル化したときの1シンボルのシリアルデータが前記パルス幅変調信号と相違するようにエンコードする第1のエンコーダと、
前記エンコードされた前記第1の情報を前記1シンボルのシリアルデータに変換し、前記エンコードされた前記第2の情報を前記1シンボルの前記パルス幅変調信号であるシリアルデータに変換し、前記第1の情報の1シンボルシリアルデータと前記第2の情報の1シンボルシリアルデータとを交互に周期的にシリアル化するシリアル化回路と、
前記シリアル化されたデータを伝送する伝送路と、
前記伝送路を伝送した第1の情報のシリアルデータ又は前記第2の情報のシリアルデータからこれらシリアルデータにおける基準クロックを抽出するクロック抽出回路と、
前記第1の情報のシリアルデータと前記第2の情報のシリアルデータとのデータの前記相違に基づき、前記第1の情報のシリアルデータと前記第2の情報のシリアルデータとを判別する情報判別回路と、
前記分離された前記第1の情報のシリアルデータを前記第1のエンコーダに対応して前記第1の情報にデコードする第1のデコーダと、前記分離された前記第2の情報のシリアルデータを前記第2のエンコーダに対応して前記第2の情報にデコードする第2のデコーダと、
を含み、
前記第1の期間に伝送する前記第1の情報の単位時間当たりの情報量は、前記第2の期間に伝送する前記第2の情報の単位時間当たりの情報量よりも多いことを特徴とする伝送システム。 - 第1の情報と第2の情報とをそれぞれ第1の期間と第2の期間とにおいて交互に周期的にシリアル伝送する伝送システムであって、
前記第2の情報を、順にシリアル化して1シンボルのシリアルデータとしたときに前記第1の情報をシリアル化したときのシリアルデータの最小パルス幅のn倍の周期パルス幅変調信号となるようにエンコードする第2のエンコーダと、
前記第1の情報を、順にシリアル化したときの1シンボルのシリアルデータが前記パルス幅変調信号と相違するようにエンコードする第1のエンコーダと、
前記エンコードされた前記第1の情報を前記1シンボルのシリアルデジタルデータに変換し、前記エンコードされた前記第2の情報を前記1シンボルの前記パルス幅変調信号であるシリアルデータに変換し、前記第1の情報の1シンボルシリアルデータと前記第2の情報の1シンボルシリアルデータとを交互に周期的にシリアル化するシリアル化回路と、前記シリアル化されたデータを伝送する伝送路と、
前記伝送路を伝送した第1の情報のシリアルデータ又は前記第2の情報のシリアルデータからこれらシリアルデータにおける基準クロックを抽出するクロック抽出回路と、
を備え、
前記クロック抽出回路は、
電圧制御回路、前記シリアルデータと電圧制御発振回路の出力の位相を比較する位相比較回路、前記電圧制御回路の制御電圧を生成するループフィルタからなる位相比較ループと、
前記シリアルデータを前記電圧制御発振回路で生成された多相クロックでサンプリングするサンプリング回路と、
前記1シンボルのシリアルデータの周波数と前記電圧制御発振回路の発振周波数とを比較して、電圧制御発振回路の発振周波数を前記1シンボルのシリアルデータの周波数にあわせる周波数制御回路であって、前記電圧制御発振回路で作られた前記1シンボルの期間中のシリアル信号中のライズエッジの数が0か1かそれ以外か判定するエッジ数判定回路と、ライズエッジの数が0か、周波数制御回路がディゼイブルされた場合にリセットされ所定の時間間隔でタイマ信号を出力するタイマとを有し、ライズエッジの数が0の場合に電圧制御発振回路の発振周波数を下げ、タイマからタイマ信号が出力された場合には、電圧制御発振回路の周波数を上げるように制御を行う周波数制御回路と、
前記周波数制御回路の出力を受けて、前記ループフィルタに電流パルスを出力するチャージポンプと、
前記位相比較回路から周波数比較モード要求信号が入力された場合には、周波数制御回路をイネーブル、位相比較回路をディゼイブルし、ライズエッジもしくはフォールエッジの数が1の場合が所定の数以上続いたことを検出して、前記電圧制御発振回路の出力周波数が前記位相比較ループのキャプチャレンジ内であることを判定し、周波数制御回路をディゼイブル、位相比較回路をイネーブルするモード切り替え回路を有するクロック抽出回路と、
前記第1の情報のシリアルデータと前記第2の情報のシリアルデータとのデータの前記相違に基づき、前記第1の情報のシリアルデータと前記第2の情報のシリアルデータとを識別する情報判別回路と、
前記分離された前記第1の情報のシリアルデータを前記第1のエンコーダに対応して前記第1の情報にデコードする第1のデコーダと、前記分離された前記第2の情報のシリアルデータを前記第2のエンコーダに対応して前記第2の情報にデコードする第2のデコーダと、
を含むことを特徴とする伝送システム。 - 第1の情報と第2の情報とをそれぞれ第1の期間と第2の期間とにおいて交互に周期的にシリアル伝送するための送信回路であって、
前記第2の情報を、順にシリアル化して1シンボルのシリアルデータとしたときに前記第1の情報をシリアル化したときのシリアルデータの最小パルス幅のn倍の周期のパルス幅変調信号となるようにエンコードする第2のエンコーダと、
前記第1の情報を、順にシリアル化したときの1シンボルのシリアルデータが前記パルス幅変調信号と相違するようにエンコードする第1のエンコーダと、
前記エンコードされた前記第1の情報を前記1シンボルのシリアルデータに変換し、前記エンコードされた前記第2の情報を前記1シンボルの前記パルス幅変調信号であるシリアルデータに変換するシリアル化回路と、
を備える送信回路。 - 前記第1のエンコーダは、前記1シンボルのシリアルデータ中に2つ以上のライズエッジを有するようにエンコードし、
前記第2のエンコーダは、前記1シンボルのシリアルデータ中に1つのライズエッジのみを前記1シンボルの始点から一定位置に配されるようにエンコードすることを特徴とする請求項6に記載の送信回路。 - 前記ライズエッジをフォールエッジとした請求項7に記載の送信回路。
- 前記第1のエンコーダは、
入力と出力との対応関係を複数有する組み合わせ論理回路と、
少なくとも前記入力される第1の情報を評価し、この評価に基づいた判定信号を出力する判定回路と
を備え、
前記組み合わせ論理回路は、前記判定信号に応じて選択された前記対応関係のエンコードを行うとともに、この選択された前記対応関係を識別するためのエンコードビットを前記出力に付与することを特徴とする請求項6に記載の送信回路。 - 前記対応関係は、第1の対応関係と第2の対応関係とを含み、
前記第1の対応関係は、前記入力と出力とが等しい関係であり、
前記第2の対応関係は、前記入力に対して出力を2ビットおきに符号反転する関係であることを特徴とする請求項9に記載の送信回路。 - 前記判定回路は、前記第1の情報を単純シリアル変換したときに、ライズエッジ数が0である場合には、前記組み合わせ論理回路に前記第2の対応関係を選択させる判定信号を出力することを特徴とする請求項10に記載の送信回路。
- 前記ライズエッジをフォールエッジとした請求項11に記載の送信回路。
- 前記判定回路は、前記第1の情報を単純シリアル変換し、その前後に互いに符号の異なるスタートビットとストップビットとを付加したときに、ライズエッジ数が1である場合には、前記組み合わせ論理回路に前記第2の対応関係を選択させる判定信号を出力することを特徴とする請求項10に記載の送信回路。
- 前記ライズエッジをフォールエッジとした請求項13に記載の送信回路。
- 前記判定回路は、前記組み合わせ論理回路に、前記複数の対応関係のうちエンコード後の前記1シンボルのシリアルデータにおける同符号連続数が、最も小さくなる前記対応関係を選択させる判定信号を出力することを特徴とする請求項9に記載の送信回路。
- 前記判定回路は、前記組み合わせ論理回路に、前記複数の対応関係のうちエンコード後の前記1シンボルのシリアルデータにおける同符号連続数が、前記1シンボルのシリアルデータのビット数の2分の1に1を加えた値より小さくなる前記対応関係を選択させる判定信号を出力することを特徴とする請求項9に記載の送信回路。
- 前記判定回路は、前記組み合わせ論理回路に、前記複数の対応関係のうちエンコード後のデータの対称関係にあるデータのそれぞれの累積数の差を、最も小さくさせる前記対応関係を選択させる判定信号を出力することを特徴とする請求項9に記載の送信回路。
- 前記判定回路は、主情報伝送周波数、EMI量、前記1シンボルのシリアルデジタルデータ及び前記パルス幅変調信号のSN比又はエラーレートのうち少なくとも一つを含む情報を評価し、その評価に応じた判定信号を出力することを特徴とする請求項9に記載の送信回路。
- シリアル伝送された信号を受信するための受信回路であって、
前記第1の情報のシリアルデータ又は前記第2の情報のシリアルデータからこれらシリアルデータにおける基準クロックを抽出するクロック抽出回路と、
前記第1の情報のシリアルデータと前記第2の情報のシリアルデータとのデータの前記相違に基づき、前記第1の情報のシリアルデータと前記第2の情報のシリアルデータとを判別する情報判別回路と、
前記判別された前記第1の情報のシリアルデータを前記第1のエンコーダに対応して前記第1の情報にデコードする第1のデコーダと、前記分離された前記第2の情報のシリアルデータを前記第2のエンコーダに対応して前記第2の情報にデコードする第2のデコーダと、
を備え、
第2の情報のシリアルデータであって、第1の情報の1シンボルのシリアルデータの最小パルス幅のn倍の周期のパルス幅変調信号である1シンボルのシリアルデータ化された第2の情報のシリアルデータと、第1の情報のシリアルデータであって、1シンボルのシリアルデータが前記パルス幅変調信号と相違するようにシリアル化された第1の情報のシリアルデータと、が交互に周期的にシリアル伝送された信号を受信する受信回路。 - 前記第1の情報のシリアルデータは、エンコードモードを識別するエンコードビットを含み、前記第1のデコーダは、前記エンコードビットに応じたデコードを行うことを特徴とする請求項19に記載の受信回路。
- 前記情報判別回路は、前記シリアルデータの1シンボル中におけるライズエッジ数に応じて前記第1の情報のシリアルデータと前記第2の情報のシリアルデータとを識別することを特徴とする請求項19に記載の受信回路。
- 前記ライズエッジをフォールエッジとした請求項21に記載の受信回路。
- 電圧制御回路、シリアルデータと電圧制御発振回路の出力の位相を比較する位相比較回路、前記電圧制御回路の制御電圧を生成するループフィルタからなる位相比較ループと、
前記シリアルデータを前記電圧制御発振回路で生成された多相クロックでサンプリングするサンプリング回路と、
前記シリアルデータの周波数と前記電圧制御発振回路の発振周波数を比較して、電圧制御発振回路の発振周波数をシリアルデータの周波数にあわせる周波数制御回路であって、前記電圧制御発振回路で作られた1シンボル分の期間中のシリアル信号中のライズエッジの数が0か1かそれ以外か判定するエッジ数判定回路と、ライズエッジの数が0か、周波数制御回路がディゼイブルされた場合にリセットされ所定の時間間隔でタイマ信号を出力するタイマとを具備し、ライズエッジの数が0の場合に電圧制御発振回路の発振周波数を下げ、タイマからタイマ信号が出力された場合には、電圧制御発振回路の周波数を上げるように制御を行う周波数制御回路と、
前記周波数制御回路の出力を受けて、前記ループフィルタに電流パルスを出力するチャージポンプと、
前記位相比較回路から周波数比較モード要求信号が入力された場合には、周波数制御回路をイネーブル、位相比較回路をディゼイブルし、ライズエッジの数が1の場合が所定の数以上続いたことを検出して、前記電圧制御発振回路の出力周波数が前記位相比較ループのキャプチャレンジ内であることを判定し、周波数制御回路をディゼイブル、位相比較回路をイネーブルするモード切り替え回路と、を具備することを特徴とする受信回路。 - 前記エッジ数判定回路が、エッジ数ゼロの判定を、前記サンプリングされた信号中のライズエッジ数の計数結果がゼロを示す出力と、前記シリアルデータから直接判断した結果ライズエッジが存在しないことを示す出力との論理積によりエッジ数ゼロの判定することを特徴とする請求項23に記載の受信回路。
- 前記周波数制御回路が、前記電圧制御発振回路の発振周波数を上げることよりも、下げることを優先して行うことを特徴とする請求項23に記載の受信回路。
- 前記チャージポンプは、前記周波数制御回路からアップ信号を受けた場合に充電するトータルの電荷量が、前記周波数制御回路からダウン信号を受けた場合に放電するトータルの電荷量よりも大きいことを特徴とする請求項23の受信回路。
- シリアル伝送された信号からクロックを抽出するクロック抽出回路であって、
前記シリアル伝送された信号は、第1の情報がエンコードされた1シンボルのシリアルデジタルデータと、
第2の情報が前記1シンボルのシリアルデジタルデータと異なるようにエンコードされ、前記1シンボルのシリアルデジタルデータを構成するデジタルデータのパルス幅のn倍の周期でパルス幅変調されたパルス幅変調信号であって、前記1シンボル中にライズエッジ又はフォールエッジを1つのみ有し、前記ライズエッジ又はフォールエッジは、前記1シンボルのフレーム端から一定位置に配されるパルス幅変調信号と、
が交互に周期的にシリアル伝送された信号であって、
電圧制御発振器と、
入力データ列と前記電圧制御発振器からの出力信号との位相差に応じた位相差信号を出力する位相比較器と、
前記入力データ列と前記電圧制御発振器からの出力信号との周波数差に応じた周波数差信号を出力する周波数比較器と、
前記位相差信号又は周波数差信号を選択するモード切替回路と、
を備え、
前記周波数差比較器は、前記電圧制御発振器からの出力信号の1シンボル周期中の入力データエッジ数が0であるか1であるかを判定し、判定結果に応じたエッジ数判定信号を出力するエッジ数判定回路と、
前記エッジ数が0であり且つ前記位相差信号が選択されている場合にリセットされる、所定の時間間隔でタイマ信号を出力するタイマと、
前記エッジ数判定信号と、前記タイマ信号とに基づき前記電圧制御発振器の発振周波数を制御する周波数制御回路と、
を有し、
前記タイマの前記所定の時間間隔は、前記従情報が伝送される時間間隔よりも長く、
前記周波数制御回路は、前記エッジ数が0の場合には、前記電圧制御発振器の発振周波数を下げ、前記タイマ信号が出力された場合には、前記電圧制御発振器の発振周波数を上げ、
前記モード切替回路は、前記エッジ数が1である判定結果を所定の回数だけ連続して得られた場合に前記位相差信号を選択し、
前記電圧制御発振器の発振周波数は、前記モード切替回路によって選択された前記位相差信号又は前記周波数差信号に基づき制御されるクロック抽出回路。 - 微調周波数比較回路を備え、
前記微調周波数比較回路は、1シンボル中のライズエッジの位置のシンボル毎の変化量に応じて前記発振器の発振信号の周波数と前記1フレーム中の前記ライズエッジの周期に基づく周波数との周波数ずれ量を算出し、前記周波数ずれ量に応じた制御信号を前記前記電圧制御発振器に出力することを特徴とする請求項27に記載のクロック抽出回路。 - 前記微調周波数比較回路は、前記1シンボルにおけるスタートビットとストップビットとを推定する推定回路を備え、
前記スタートビット及び前記ストップビットの1シンボル毎の変化量に応じて前記電圧制御発振器の前記発振信号の周波数と前記1シンボル中の前記ライズエッジの周期に基づく周波数との周波数ずれ量を導出し、
前記周波数ずれ量に応じた制御信号を前記電圧制御発振器に出力することを特徴とする請求項28に記載のクロック抽出回路。 - 入力データをサンプリングし、サンプリングデータを出力するサンプラ回路を備え、
前記エッジ数判定回路は、前記入力データに基づいて前記入力データ列のエッジの有無を検出し、エッジ有無情報を出力するエッジ検出回路を有し、
前記エッジ数判定回路は、前記サンプリングデータと前記エッジ有無情報に基づいてエッジ数を判定することを特徴とする請求項27に記載のクロック抽出回路。
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