JP2004336192A - 半導体回路及び画像受信装置 - Google Patents
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Abstract
【解決手段】所与の基準周波数によって周波数帯域を第1の周波数帯域と第2の周波数帯域に分割し、入力クロック信号の属する周波数帯域がいずれの周波数帯域に属するか判定する半導体回路10である。入力クロック信号CKINが第2の基準周波数より速くなった場合に、入力クロック信号が第1の周波数帯域から第2周波数帯域に変化したと判断し、入力クロック信号が第1の基準周波数より遅くなった場合に、入力クロック信号が第2の周波数帯域から第1周波数帯域に変化したと判断して、入力クロック周波数判定号を出力する入力クロック周波数判定回路を含む。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は半導体回路に関する。特にPLL(Phase Locked Loop)に入力される入力クロック信号の属する周波数帯域がいずれの周波数帯域に属するか判定する半導体回路、画像受信装置に関する。
【0002】
【背景技術】
DVI(Digital Visual Interface)方式等で画像信号を送信する場合には、送信する画像のサイズとリフレッシュレートによって画像信号の送信周波数が異なってくる。このときの送信クロック周波数はたとえば25メガヘルツから175メガヘルツまでの周波数帯域をとる可能性がある。
【0003】
このような場合画像信号を受信する側のPLL(Phase Locked Loop)では、25メガヘルツから175メガヘルツまでの周波数に応じて処理を行う必要があるため、例えばハイスピードモードとロースピードモードのように、受信するクロック周波数に応じて設定を切り替えるような構成を持たせる場合がおおい。
【0004】
【特許文献1】
特開2000−236260号
【特許文献2】
特開2000−324135号
【特許文献3】
特開2000−293327号
【0005】
【発明が解決しようとする課題】
しかしながら、従来は入力周波数がハイスピードモードであるかロースピードモードであるかを単一のレベルで判定していたため、たとえは入力周波数が判定レベル付近であった場合、微少でも入力周波数に揺らぎが有る場合に、周波数判定回路の判定出力が安定せずに誤動作を起こすおそれがあった。
【0006】
本発明は以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、安定した入力周波数の判定が行える半導体回路、画像受信装置を提供することである。
【0007】
【課題を解決するための手段】
(1)本発明は、所与の基準周波数によって周波数帯域を第1の周波数帯域と第1の周波数帯域よりはやい周波数帯域である第2の周波数帯域に分割し、入力クロック信号の属する周波数帯域がいずれの周波数帯域に属するか判定する半導体回路であって、
入力クロック信号が所与の周波数より速い周波数である第2の基準周波数より速くなった場合に、入力クロック信号が第1の周波数帯域から第2周波数帯域に変化したと判断し、
入力クロック信号が所与の周波数より遅い周波数である第1の基準周波数より遅くなった場合に、入力クロック信号が第2の周波数帯域から第1周波数帯域に変化したと判断して、
入力クロック周波数判定号を出力する入力クロック周波数判定回路を含むことを特徴とする。
【0008】
ここで入力クロック信号が所与の周波数より速い周波数である第2の基準周波数より速くなったか否かの判定や、入力クロック信号が所与の周波数より遅い周波数である第1の基準周波数より遅くなったか否かの判定は、例えば周波数自体で行う場合でもよいし、周波数を電圧や電流に変換した値を用いて行う場合でもよい。
【0009】
ここで入力クロック信号は、例えばPLL(Phase Locked Loop)に入力される入力クロック信号でもよい。
【0010】
本発明によれば、入力クロック信号が第1の周波数帯域に属するか第2の周波数帯域に属するかについての判定にヒステリシス特性を得られるので安定した入力周波数の判定が行える半導体回路を提供することが出来る。
【0011】
(2)本発明の半導体回路は、
前記入力クロック周波数判定回路は、
入力クロック信号が現在第1の周波数帯域に属している場合には第1の基準値を出力し、入力クロック信号が現在第2の周波数帯域に属している場合には第2の基準値を出力するように、入力クロック信号が現在属している周波数帯域に応じて基準値を切り替えて出力する基準値出力回路と、
基準値出力回路から出力された基準値と入力クロック信号又は入力クロック信号に基づき得られる電圧値又は電流値と比較して、比較結果に基づき入力クロック周波数判定信号を生成する回路とを含むことを特徴とする。
【0012】
(3)本発明の半導体回路は、
前記入力クロック周波数判定回路は、
基準電圧を出力する基準電圧出力回路と、
入力クロック信号の周波数に基づき入力クロック変換電圧を生成して出力する周波数電圧変換回路と、
周波数電圧変換回路から出力された前記入力クロック変換電圧と、基準電圧出力回路から出力された基準電圧とを比較して、比較結果に基づき入力クロック周波数判定信号を生成する回路とを含み、
前記基準電圧出力回路は、
入力クロック信号が現在第1の周波数帯域に属している場合には第1の基準電圧値を出力し、入力クロック信号が現在第2の周波数帯域に属している場合には第2の基準電圧値を出力するように、入力クロック信号が現在属している周波数帯域に応じて基準電圧を切り替えて出力することを特徴とする。
【0013】
(4)本発明の半導体回路は、
前記周波数判定回路の出力する前記入力クロック周波数判定信号を受けて、入力電圧と発振周波数の変換特性を切り替える電圧制御発振回路を含むことを特徴とする。
【0014】
(5)本発明の半導体回路は、
前記周波数判定回路の出力する前記入力クロック周波数判定信号を用いて出力信号を生成するPLL回路を含むことを特徴とする。
【0015】
(6)本発明の半導体回路は、
前記PLL回路は、
前記周波数判定回路の出力する前記入力クロック周波数判定信号を受けて、入力電圧と発振周波数の変換特性を切り替える電圧制御発振回路を含むことを特徴とする。
【0016】
(7)本発明の半導体回路は、
前記PLL回路は、
位相検出回路が出力する信号に基づく電位を、前記入力クロック周波数判定信号に応じた特性で生成して出力するチャージポンプ回路を含むことを特徴とする。
【0017】
(8)本発明の半導体回路は、
前記PLL回路は、
チャージポンプ回路が出力する電位を、前記入力クロック周波数判定信号に応じた濾波して出力するループフィルタ回路を含むことを特徴とする。
【0018】
(9)本発明の半導体回路は、
前記入力クロック信号は、画像信号を受信する際の基準クロック信号であることを特徴とする。
【0019】
(10)本発明の画像信号受信装置は、
上記いずれかに記載の半導体回路を含むことを特徴とする。
【0020】
【発明の実施の形態】
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。
【0021】
図1は本実施の形態の入力周波数判定回路(半導体回路)の一例である。図2は本実施の形態の入力周波数判定回路(半導体回路)の入出力特性を示した図である。
【0022】
本実施の形態の入力周波数判定回路(半導体回路)10は、所与の基準周波数によって周波数帯域を第1の周波数帯域と第2の周波数帯域(第1の周波数帯域<第2の周波数帯域)に分割し、PLL(Phase Locked Loop)に入力される入力クロック信号がいずれの周波数帯域に属するかを判定する半導体回路である。
【0023】
入力周波数判定回路(半導体回路)10は、入力クロック信号CKINが所与の第2の基準周波数(第2の基準周波数は第1の基準周波数より速い周波数に設定されている)より速くなった場合に、入力クロック信号CKINが第1の周波数帯域から第2周波数帯域に変化したと判断し、入力クロック信号CKINが第1の基準周波数より遅くなった場合に、入力クロック信号CKINが第2の周波数帯域から第1周波数帯域に変化したと判断して、入力クロック周波数判定信号62を出力する。
【0024】
基準値出力回路(基準電圧出力回路40)は、入力クロック信号が現在第1の周波数帯域に属している場合には第1の基準電圧値を出力し、入力クロック信号が現在第2の周波数帯域に属している場合には第2の基準電圧値を出力するように、入力クロック信号が現在属している周波数帯域に応じて基準電圧を切り替えて出力する。
【0025】
入力クロック周波数判定信号生成回路50は、基準値出力回路(基準電圧出力回路40)から出力された基準値(図1では電圧V2)と入力クロック信号又は入力クロック信号に基づき得られる電圧値又は電流値(図1では電圧V1)と比較して、比較結果に基づき入力クロック周波数判定信号62を生成する。
【0026】
基準電圧出力回路40は、基準電圧を出力する。周波数電圧変換回路30は、入力クロック信号の周波数に応じて入力クロック変換電圧を生成して出力する。
【0027】
また入力クロック周波数判定信号生成回路50は、周波数電圧変換回路30から出力された前記入力クロック変換電圧V1と、基準電圧出力回路10から出力された基準電圧V2とを比較して、比較結果に基づき入力クロック周波数判定信号62を生成するようにしてもよい。
【0028】
前記基準電圧出力回路40が、前記入力クロック周波数判定信号62に基づき、出力する基準電圧を第1の基準電圧値VREF1(入力クロックが第1の周波数帯域に属する場合に設定される電圧値)又は第2の基準電圧値VREF2(入力クロックが第2の周波数帯域に属する場合に設定される電圧値)のいずれかに切り替えるよう構成してもよい。ここにおいて第1の基準電圧VREF1<第2の基準電圧VREF2となる。
【0029】
ここで基準電圧出力回路40は、基準電圧発生回路42と、スイッチ回路44を含むように構成することが出来る。基準電圧発生回路42は、第1の基準電圧値VREF1及び第2の基準電圧値VREF2を生成してスイッチ回路44に出力する。スイッチ回路44は、前記入力クロック周波数判定信号62に基づき、出力電圧を第1の基準電圧値VREF1又は第2の基準電圧値VREF2に切り替える。
【0030】
分周回路20は、入力クロック信号を分周して分周クロック1(N−CK1)、分周クロック2(N−CK2)を出力する。そして周波数電圧変換回路30が、分周クロック1(N−CK1)、分周クロック2(N−CK2)に基づき入力クロック変換電圧V1を生成するようにしてもよい。
【0031】
また入力クロック周波数判定信号生成回路50が、コンパレータ52とDフィリップフロップ54を含むように構成してもよい。コンパレータ52は入力クロック変換電圧V1と基準電圧V2を比較して比較信号COMPを出力する。Dフィリップフロップ54は比較信号COMPと分周クロック2(N−CK2)に基づき、入力クロック周波数判定信号62を出力するように構成してもよい。
【0032】
このような構成をとることで、本実施の形態の入力周波数判定回路(半導体回路)10は、入力クロック信号CKINが第1の周波数帯域(ロースピードモード)にある時は、入力クロック信号CKINが所与の第2の基準周波数(図2のFDET−L)より速くなった場合に、入力クロック信号CKINが第1の周波数帯域(ロースピードモード)から第2周波数帯域(ハイスピードモード)に変化したと判断し、図2のa→b→cに沿って入力数端数判定信号の電位のレベルが変化する。
【0033】
また入力クロック信号CKINが第2の周波数帯域(ハイスピードモード)にある時は、入力クロック信号CKINが所与の第1の基準周波数(図2のFDET−H)より遅くなった場合に、入力クロック信号CKINが第2の周波数帯域(ハイスピードモード)から第1周波数帯域(ロースピードモード)に変化したと判断し、図2のc→d→aに沿って入力数端数判定信号の電位のレベルが変化する。
【0034】
すなわち、入力クロック信号が現在ロースピードである場合には図2のa→b→cに沿って入力数端数判定信号の電位のレベルが変化し、入力クロック信号CKINが現在ハイスピードである場合には図2のc→d→aに沿って入力数端数判定信号の電位のレベルが変化するヒステリシス特性が得られる。
【0035】
図3〜図6は、図1の入力周波数判定回路の動作タイミングを示すタイミングチャート図である。
【0036】
図3は第1の基準周波数より遅い周波数の入力クロック信号CKINが入力される場合の入力周波数判定回路の動作タイミングを示すタイミングチャート図である。
【0037】
図3に示すように入力クロック信号CKIN(110)は基準周波数より遅い周波数で、電位レベルが変化する。
【0038】
時刻t1の分周クロック1(N−CK1)のたち下がりから図1の周波数電圧変換回路のキャパシタC1のチャージが開始され、電位V1はランプ状に上昇する。そして時刻t3の分周クロック1(N−CK1)のたち上がりによりキャパシタC1のチャージが停止され、電位V1の上昇は停止する。
【0039】
さらに時刻t4の分周クロック2(N−CK2)のたち上がりによりキャパシタC1のはディスチャージされ、電位V1はLレベルとなる。
【0040】
この間、図1のコンパレータ52は入力クロック変換電圧V1(140)と第1の基準電圧VREF1を比較し、入力クロック変換電圧V1(140)が第1の基準電圧VREF1より大きい時に比較信号COMP(150)をLレベルにし、入力クロック変換電圧V1(140)が第1の基準電圧VREF1以下の時に比較信号COMP(150)をHレベルにする。ここで第1の基準電圧VREF1は第1の基準周波数に対応して設定された電圧値である。
【0041】
時刻t1〜時刻t2の間は入力クロック変換電圧V1(140)≦第1の基準電圧VREF1であるため、比較信号COMP(150)はHレベルとなり、時刻t2から時刻t4の間は入力クロック変換電圧V1(140)>第1の基準電圧VREF1であるため、比較信号COMP(150)はLレベルとなる。
【0042】
図1のDフィリップフロップ54は比較信号COMP(150)と分周クロック2(N−CK2)130に基づき、入力クロック周波数判定信号FB(62)を出力する。
【0043】
図3では分周クロック2(N−CK2)130が立ち上がるタイミングでDフィリップフロップ54に保持されている値はLレベル(例えば分周クロック2(N−CK2)130が立ち上がるタイミングt4においては比較信号COMPはLレベルとなっている(152参照))なので、入力クロック周波数判定信号FB(62)はLレベルとなっている。
【0044】
図4は入力クロック信号CKINが基準周波数より遅い周波数から基準周波数より速い周波数に変化する場合の入力周波数判定回路の動作タイミングを示すタイミングチャート図である。
【0045】
図4に示すように入力クロック信号CKIN(110)は、基準周波数より速い周波数で、電位レベルが変化する。
【0046】
時刻t1の分周クロック1(N−CK1)のたち下がりから図1の周波数電圧変換回路のキャパシタC1のチャージが開始され、電位V1はランプ状に上昇する。そして時刻t2の分周クロック1(N−CK1)のたち上がりによりキャパシタC1のチャージが停止され、電位V1の上昇は停止する。
【0047】
さらに時刻t3の分周クロック2(N−CK2)のたち上がりによりキャパシタC1のはディスチャージされ、電位V1はLレベルとなる。
【0048】
この間、図1のコンパレータ52は入力クロック変換電圧V1(140)と第1の基準電圧VREF1を比較し、入力クロック変換電圧V1(140)が第1の基準電圧VREF1より大きい時に比較信号COMP(150)をLレベルにし、入力クロック変換電圧V1(140)が第1の基準電圧VREF1以下の時に比較信号COMP(150)をHレベルにする。ここで第1の基準電圧VREF1は第1の基準周波数に対応して設定された電圧値である。
【0049】
時刻t1〜時刻t3の間は入力クロック変換電圧V1(140)≦第1の基準電圧VREF1であるため、比較信号COMP(150)はHレベルとなる。
【0050】
図1のDフィリップフロップ54は比較信号COMP(150)と分周クロック2(N−CK2)130に基づき、入力クロック周波数判定信号FB(62)を出力する。
【0051】
図4では分周クロック2(N−CK2)130が立ち上がるタイミングでDフィリップフロップ54に保持されている値はHレベル(例えば分周クロック2(N−CK2)130が立ち上がるタイミングt3においては比較信号COMPはHレベルとなっている(154参照))なので、入力クロック周波数判定信号FB(62)はHレベルとなっている。
【0052】
図5は基準周波数より速い周波数の入力クロック信号CKINが入力される場合の入力周波数判定回路の動作タイミングを示すタイミングチャート図である。
【0053】
図5に示すように入力クロック信号CKIN(110)は基準周波数より遅い周波数で、電位レベルが変化する。
【0054】
時刻t1の分周クロック1(N−CK1)のたち下がりから図1の周波数電圧変換回路のキャパシタC1のチャージが開始され、電位V1はランプ状に上昇する。そして時刻t2の分周クロック1(N−CK1)のたち上がりによりキャパシタC1のチャージが停止され、電位V1の上昇は停止する。
【0055】
さらに時刻t3の分周クロック2(N−CK2)のたち上がりによりキャパシタC1のはディスチャージされ、電位V1はLレベルとなる。
【0056】
この間、図1のコンパレータ52は入力クロック変換電圧V1(140)と第2の基準電圧VREF2を比較し、入力クロック変換電圧V1(140)が第2の基準電圧VREF2より大きい時に比較信号COMP(150)をLレベルにし、入力クロック変換電圧V1(140)が第2の基準電圧VREF2以下の時に比較信号COMP(150)をHレベルにする。ここで第2の基準電圧VREF2は第2の基準周波数に対応して設定された電圧値である。
【0057】
時刻t1〜時刻t3の間は入力クロック変換電圧V1(140)≦第2の基準電圧VREF2であるため、比較信号COMP(150)はHレベルとなる。
【0058】
図1のDフィリップフロップ54は比較信号COMP(150)と分周クロック2(N−CK2)130に基づき、入力クロック周波数判定信号FB(62)を出力する。
【0059】
図5では分周クロック2(N−CK2)130が立ち上がるタイミングでDフィリップフロップ54に保持されている値はHレベル(例えば分周クロック2(N−CK2)130が立ち上がるタイミングt3においては比較信号COMPはHレベルとなっている(154参照))なので、入力クロック周波数判定信号FB(62)はHレベルとなっている。
【0060】
図6は入力クロック信号CKINが基準周波数より速い周波数から基準周波数より遅い周波数に変化する場合の入力周波数判定回路の動作タイミングを示すタイミングチャート図である。
【0061】
図6に示すように入力クロック信号CKIN(110)は、基準周波数より速い周波数で、電位レベルが変化する。
【0062】
時刻t1の分周クロック1(N−CK1)のたち下がりから図1の周波数電圧変換回路のキャパシタC1のチャージが開始され、電位V1はランプ状に上昇する。そして時刻t3の分周クロック1(N−CK1)のたち上がりによりキャパシタC1のチャージが停止され、電位V1の上昇は停止する。
【0063】
さらに時刻t4の分周クロック2(N−CK2)のたち上がりによりキャパシタC1はディスチャージされ、電位V1はLレベルとなる。
【0064】
この間、図1のコンパレータ52は入力クロック変換電圧V1(140)と第2の基準電圧VREF2を比較し、入力クロック変換電圧V1(140)が第2の基準電圧VREF2より大きい時に比較信号COMP(150)をLレベルにし、入力クロック変換電圧V1(140)が第2の基準電圧VREF2以下の時に比較信号COMP(150)をHレベルにする。ここで第2の基準電圧VREF2は第2の基準周波数に対応して設定された電圧値である。
【0065】
時刻t1〜時刻t2の間は入力クロック変換電圧V1(140)≦第2の基準電圧VREF2であるため、比較信号COMP(150)はHレベルとなり、時刻t2から時刻t4の間は入力クロック変換電圧V1(140)>第2の基準電圧VREF2であるため、比較信号COMP(150)はLレベルとなる。
【0066】
図1のDフィリップフロップ54は比較信号COMP(150)と分周クロック2(N−CK2)130に基づき、入力クロック周波数判定信号FB(62)を出力する。
【0067】
図6では分周クロック2(N−CK2)130が立ち上がるタイミングでDフィリップフロップ54に保持されている値はLレベル(例えば分周クロック2(N−CK2)130が立ち上がるタイミングt4においては比較信号COMPはLレベルとなっている(156参照))なので、入力クロック周波数判定信号FB(62)はLレベルとなる。
【0068】
また本実施の形態の半導体回路に、前記周波数判定回路の出力する入力クロック周波数判定信号を受けて、入力電圧と発振周波数の変換特性(生成パターン)を切り替える電圧制御発振回路(VCO)を含むようにしてもよい。
【0069】
図7は本実施の形態の電圧制御発振回路(VCO)の一例を示すブロック図であり、図8(A)(B)は電圧制御発振回路(VCO)の入力電圧から発振周波数への変換特性(生成パターン)について説明するための図である。
【0070】
電圧制御発振回路(VCO)260は、前記周波数判定回路の出力する入力クロック周波数判定信号HSを受けて、入力電圧と発振周波数の変換特性(生成パターン)を切り替えて、発振を行うように構成することが出来る。
【0071】
電圧制御発振回路(VCO)260は、図7に示すように電圧変換回路262とVCO発振回路264を含むように構成してもよい。
【0072】
電圧変換回路262は、入力クロック周波数信号HSに基づき選択した変換パターンを用いて、バイアス電圧VCをバイアス電圧PBに変換する。
【0073】
ここで図8(A)の320はロースピードモードの時のバイアス電圧VCからバイアス電圧PBへの変換特性を示す変換曲線であり、310はハイスピードモードの時のバイアス電圧VCからバイアス電圧PBへの変換特性を示す変換曲線である。
【0074】
図7の電圧変換回路262は、入力周波数判定信号HSがHレベルである場合には図8(A)の変換曲線310に従って入力バイアス電圧VCをバイアス電圧PBに変換して出力する。また入力周波数判定信号HSがLレベルである場合には図8(A)の変換曲線320に従って入力したバイアス電圧VCをバイアス電圧PBに変換して出力する。
【0075】
図8(B)の330は、バイアス電圧PBを出力クロックf0に変換する際の変換特性を示す変換曲線である。図7のVCO発振回路264は、8(B)の変換曲線330に従って入力したバイアス電圧PBを周波数f0の出力クロックに変換して出力する。
【0076】
図9は第2の実施の形態の半導体回路の一例を示すブロック図である。
【0077】
第2の実施の形態の半導体回路200は、例えば入力周波数判定回路220、位相検出回路230,チャージポンプ回路240、ループフィルタ回路250、電圧制御発振回路260、分周回路270を含む。入力周波数判定回路220、位相検出回路230,チャージポンプ回路240、ループフィルタ回路250、電圧制御発振回路260、分周回路270は、PLL(Phase Locked Loop)回路を構成する。
【0078】
第2の実施の形態の半導体回路200には、所与の周波数の入力クロック信号CKIN(210)が外部から入力される。この入力クロック信号CKIN(210)は入力周波数判定回路220及び位相検出回路230に供給される。
【0079】
入力周波数判定回路220は、所与の周波数の入力クロック信号CKIN(210)が基準周波数で分割された2つの周波数帯域(HスピードモードとLスピードモード)のいずれに属するかを表す制御信号HSを出力する回路である。入力周波数判定回路220は、入力クロック信号CKIN(210)の周波数が基準周波数より下の帯域に属する場合にはLレベルの制御信号HSを出力し、入力クロック信号CKIN(210)の周波数が基準周波数より上の帯域に属する場合にはHレベルの制御信号HSをする。ここで入力周波数判定回路220は例えば図1で説明した回路により構成することが出来る。
【0080】
また電圧制御発振回路260は、例えば図7で説明した回路により構成することが出来る。
【0081】
図10は本実施の形態の画像信号受信装置の一例について説明するための図である。
【0082】
本実施の形態の画像信号受信装置410は、例えばTFTパネル440等に内蔵されたDVI(Digital Visual Interface)レシーバー等である。DVI(Digital Visual Interface)とは、デジタルディスプレイ向けのデジタル伝送インターフェース規格である。データフォーマットには,TMDS(Transition Mimimized Differential Signaling)方式を採用している。
【0083】
本実施の形態の画像信号受信装置410は、PLL回路420を含む。PLL回路420は例えば図9の半導体回路200で説明した構成を有しており、図1で説明した入力周波数判定回路を含む。
【0084】
TFTパネル440は、例えばPC430等から画像信号432(例えばRGBやYUVデータ)と入力クロック信号CKIN434を受信する。
【0085】
本実施の形態の画像信号受信装置410は、入力クロック信号CKIN434を受け取り、入力クロック信号CKIN434の周波数が、基準周波数で分割された2つの周波数帯域(ハイスピードモードとロースピードモード)のいずれに属するかを判断して判断結果に基づき、VCO等変換動作の設定を行う。
【0086】
なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【図面の簡単な説明】
【図1】本実施の形態の入力周波数判定回路(半導体回路)の一例である。
【図2】本実施の形態の入力周波数判定回路(半導体回路)の入出力特性を示した図である。
【図3】本実施の形態の入力周波数判定回路の動作タイミングを示すタイミングチャート図である。
【図4】本実施の形態の入力周波数判定回路の動作タイミングを示すタイミングチャート図である。
【図5】本実施の形態の入力周波数判定回路の動作タイミングを示すタイミングチャート図である。
【図6】本実施の形態の入力周波数判定回路の動作タイミングを示すタイミングチャート図である。
【図7】本実施の形態の電圧制御発振回路(VCO)の一例を示すブロック図である。
【図8】図8(A)(B)は電圧制御発振回路(VCO)の入力電圧から発振周波数への変換特性(生成パターン)について説明するための図である。
【図9】第2の実施の形態の半導体回路の一例を示すブロック図である。
【図10】本実施の形態の画像信号受信装置の一例について説明するための図である。
【符号の説明】
10 入力周波数判定回路、 20 分周回路、 30 周波数電圧変換回路、40 基準電圧出力回路、 42 基準電圧発生回路、 44 スイッチ回路、50 入力クロック周波数判定信号生成回路、 52 コンパレータ、54 Dフィリップフロップ回路、 62 入力クロック周波数判定信号、200 半導体回路、 220 入力周波数判定回路、 230 位相検出回路、 240 チャージポンプ回路、 250 ループフィルタ回路、 260 電圧制御発振回路、 270 分周回路、 410 画像信号受信装置、 420 PLL回路、 440 TFTパネル
Claims (10)
- 所与の基準周波数によって周波数帯域を第1の周波数帯域と第1の周波数帯域より速い周波数帯域である第2の周波数帯域に分割し、入力される入力クロック信号の属する周波数帯域がいずれの周波数帯域に属するか判定する半導体回路であって、
入力クロック信号が所与の周波数より速い周波数である第2の基準周波数より速くなった場合に、入力クロック信号が第1の周波数帯域から第2周波数帯域に変化したと判断し、
入力クロック信号が所与の周波数より遅い周波数である第1の基準周波数より遅くなった場合に、入力クロック信号が第2の周波数帯域から第1周波数帯域に変化したと判断して、
入力クロック周波数判定信号を出力する入力クロック周波数判定回路を含むことを特徴とする半導体回路。 - 請求項1において、
前記入力クロック周波数判定回路は、
入力クロック信号が現在第1の周波数帯域に属している場合には第1の基準値を出力し、入力クロック信号が現在第2の周波数帯域に属している場合には第2の基準値を出力するように、入力クロック信号が現在属している周波数帯域に応じて基準値を切り替えて出力する基準値出力回路と、
基準値出力回路から出力された基準値と入力クロック信号又は入力クロック信号に基づき得られる電圧値又は電流値と比較して、比較結果に基づき入力クロック周波数判定信号を生成する回路とを含むことを特徴とする半導体回路。 - 請求項1において、
前記入力クロック周波数判定回路は、
基準電圧を出力する基準電圧出力回路と、
入力クロック信号の周波数に基づき入力クロック変換電圧を生成して出力する周波数電圧変換回路と、
周波数電圧変換回路から出力された前記入力クロック変換電圧と、基準電圧出力回路から出力された基準電圧とを比較して、比較結果に基づき入力クロック周波数判定信号を生成する回路とを含み、
前記基準電圧出力回路は、
入力クロック信号が現在第1の周波数帯域に属している場合には第1の基準電圧値を出力し、入力クロック信号が現在第2の周波数帯域に属している場合には第2の基準電圧値を出力するように、入力クロック信号が現在属している周波数帯域に応じて基準電圧を切り替えて出力することを特徴とする半導体回路。 - 請求項1乃至3のいずれかにおいて、
前記周波数判定回路の出力する前記入力クロック周波数判定信号を受けて、入力電圧と発振周波数の変換特性を切り替える電圧制御発振回路を含むことを特徴とする半導体回路。 - 請求項1乃至4のいずれかにおいて、
前記周波数判定回路の出力する前記入力クロック周波数判定信号を用いて出力信号を生成するPLL回路を含むことを特徴とする半導体回路。 - 請求項5において、
前記PLL回路は、
前記周波数判定回路の出力する前記入力クロック周波数判定信号を受けて、入力電圧と発振周波数の変換特性を切り替える電圧制御発振回路を含むことを特徴とする半導体回路。 - 請求項5乃至7のいずれかにおいて、
前記PLL回路は、
位相検出回路が出力する信号に基づく電位を、前記入力クロック周波数判定信号に応じた特性で生成して出力するチャージポンプ回路を含むことを特徴とする半導体回路。 - 請求項5乃至7のいずれかにおいて、
前記PLL回路は、
チャージポンプ回路が出力する電位を、前記入力クロック周波数判定信号に応じた濾波して出力するループフィルタ回路を含むことを特徴とする半導体回路。 - 請求項1乃至8のいずれかにおいて、
前記入力クロック信号は、画像信号を受信する際の基準クロック信号であることを特徴とする半導体回路。 - 請求項1乃至9のいずれかに記載の半導体回路を含むことを特徴とする画像信号受信装置。
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