JP2023023090A - 装置 - Google Patents
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- 238000001514 detection method Methods 0.000 claims abstract description 89
- 230000000630 rising effect Effects 0.000 claims abstract description 38
- 230000004044 response Effects 0.000 claims abstract description 25
- 230000007704 transition Effects 0.000 description 25
- 230000008859 change Effects 0.000 description 8
- 238000000034 method Methods 0.000 description 5
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
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Abstract
【課題】モバイルインダストリープロセッサインタフェース(MIPI)のチャネル物理層(C-PHY)に準拠して3つのラインで伝送される信号から導出される3つの差動信号の受信装置を提供する。【解決手段】装置1は、複数の信号の少なくとも1つが立ち上がったことに応じて第1パルスを出力する第1出力部(Rise側出力部2)と、複数の信号の少なくとも1つが立ち下がったことに応じて第2パルスを出力する第2出力部(Fall側出力部3)と、パルスの非検出状態となる毎に、第1パルス及び第2パルスのうち最初に出力される先行パルスを検出する検出部4と、検出部により検出された先行パルスのエッジを、クロックに含まれるクロックパルスのエッジとして選択する選択部5と、を備える。【選択図】図1
Description
本発明は、装置に関する。
特許文献1~3には「遅延回路101は、入力クロック信号CKAを受けると、その信号を一定時間td1遅延させ、遅延クロック信号CKDを作成して出力する。ORゲート102は、遅延クロック信号CKDと入力クロック信号CKAを受けると、入力クロック信号CKAのHレベルの幅を一定時間td1だけ広げ、発振制御信号CT1を作成して出力する。」等と記載されている。
[先行技術文献]
[特許文献]
[特許文献1] 特開2003-051737号公報
[特許文献2] 特開2017-112427号公報
[特許文献3] 国際公開第2008/032701号
[先行技術文献]
[特許文献]
[特許文献1] 特開2003-051737号公報
[特許文献2] 特開2017-112427号公報
[特許文献3] 国際公開第2008/032701号
本発明の第1の態様においては、装置が提供される。装置は、複数の信号の少なくとも1つが立ち上がったことに応じて第1パルスを出力する第1出力部を備えてよい。装置は、複数の信号の少なくとも1つが立ち下がったことに応じて第2パルスを出力する第2出力部を備えてよい。装置は、パルスの非検出状態となる毎に、第1パルスおよび第2パルスのうち最初に出力される先行パルスを検出する検出部を備えてよい。装置は、検出部により検出された先行パルスのエッジを、クロックに含まれるクロックパルスのエッジとして選択する選択部を備えてよい。
第1出力部は、複数の信号のうち、対応する何れか1つの信号が立ち上がったことに応じて第1基準幅の基準パルスをそれぞれ生成する複数の第1パルスジェネレータを有してよい。第1出力部は、複数の第1パルスジェネレータのそれぞれにより生成された基準パルスの論理和を第1パルスとして出力する第1ORゲートを有してよい。第2出力部は、複数の信号のうち、対応する何れか1つの信号が立ち下がったことに応じて第1基準幅の基準パルスをそれぞれ生成する複数の第2パルスジェネレータを有してよい。第2出力部は、複数の第2パルスジェネレータのそれぞれにより生成された基準パルスの論理和を第2パルスとして出力する第2ORゲートを有してよい。
第1基準幅は、クロックパルスのインターバルに複数の信号の立ち上がりおよび立ち下がりが1つずつ生じる場合に、第1パルスと、第2パルスとが少なくとも一部で重なり合うパルス幅であってよい。
第1基準幅は、クロックパルスのインターバルに生じ得る、複数の信号の立ち上がりと立ち下がりとのインターバルの最大値よりも大きいパルス幅であってよい。
第1基準幅は、クロックパルスの基準インターバルの0.4倍よりも大きいパルス幅であってよい。
第1基準幅は、クロックパルスのインターバルに複数の信号のうち2以上の信号が立ち上がる場合に、当該2以上の信号のそれぞれに応じて生成される2以上の基準パルスが一部で重なり合って1つの第1パルスをなし、クロックパルスのインターバルに複数の信号のうち2以上の信号が立ち下がる場合に、当該2以上の信号のそれぞれに応じて生成される2以上の基準パルスが一部で重なり合って1つの第2パルスをなすパルス幅であってよい。
検出部は、第1出力部および第2出力部から出力される第1パルスおよび第2パルスをそれぞれ検出するパルス検出部を有してよい。検出部は、クロックパルスの各インターバルにおいて第1パルスと、第2パルスとが一部で重なり合って出力される場合に、後から出力されるパルスについてのパルス検出部による検出を無効化する無効化部を有してよい。
検出部は、第1パルスが出力されることに応じて生成される第3基準幅の第3パルスと、第2パルスが出力されることに応じて生成される第3基準幅の第4パルスとのうち最初に生成されるパルスを検出することによって先行パルスを検出してよい。
第3基準幅は、クロックパルスのインターバルに複数の信号の立ち上がりおよび立ち下がりが1つずつ生じる場合に、第3パルスと、第4パルスとが少なくとも一部で重なり合うパルス幅であってよい。
第3基準幅は、クロックパルスのインターバルに生じ得る、複数の信号の立ち上がりと立ち下がりとのインターバルの最大値よりも大きいパルス幅であってよい。
第3基準幅は、クロックパルスの基準インターバルの0.4倍よりも大きいパルス幅であってよい。
検出部は、第3パルスおよび第4パルスをそれぞれ検出するパルス検出部を有してよい。検出部は、クロックパルスの各インターバルにおいて第3パルスと、第4パルスとが一部で重なり合って出力される場合に、後から出力されるパルスについてのパルス検出部による検出を無効化する無効化部を有してよい。
複数の信号は、モバイルインダストリープロセッサインタフェース(MIPI)のチャネル物理層(C-PHY)に準拠して3つのラインで伝送される信号から導出される3つの差動信号であってよい。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
[1.装置1の構成]
図1は、本実施形態に係る装置1を示す。
図1は、本実施形態に係る装置1を示す。
装置1は、複数の信号からクロックパルスclkを生成する。例えば、装置1は、3つの信号からクロックパルスclkを生成してよく、これに加えて、当該3つの信号からデータ(一例として映像データ)を読み取ってよい。装置1は、Rise側出力部2、Fall側出力部3、検出部4、選択部5、データ読取部6とを備える。これらの構成は、論理回路で構成されてよい。なお、本実施形態では一例として、装置1は、モバイルインダストリープロセッサインタフェース(MIPI)のチャネル物理層(C-PHY)に準拠するため、各構成の説明に先立ってC-PHYについて説明する。
[1.1.C-PHY]
C-PHYでは、3つのラインを介して伝送される信号A,B,Cに、通信すべきデータのみならずクロック信号が埋め込まれる。信号A,B,CのそれぞれはHigh,Middle,Lowの3つの値のうち、別々の値を取り、3つの信号A,B,Cは全体として、次の表1における「+x」、「-x」、「+y」、「-y」、「+z」、「-z」の6つの状態を取り得る。
C-PHYでは、3つのラインを介して伝送される信号A,B,Cに、通信すべきデータのみならずクロック信号が埋め込まれる。信号A,B,CのそれぞれはHigh,Middle,Lowの3つの値のうち、別々の値を取り、3つの信号A,B,Cは全体として、次の表1における「+x」、「-x」、「+y」、「-y」、「+z」、「-z」の6つの状態を取り得る。
信号A,B,C全体の状態は、UI(Unit Interval)毎に別の状態へと遷移する。これにより信号A,B,Cは全体として、各UIにおいて5値のデータ(シンボルとも称する)を送ることができることになる。UIは、1つのシンボルを伝送するために信号A,B,Cの送信側で決定される単位時間であり、例えば12.5~1000nsの長さを有してよい。なお、送信される信号にはジッタが生じるため、信号A,B,Cの受信側では、受信した信号A,B,Cの信号レベルの変化に基づいてクロックパルスclkを生成し、このクロックパルスclkのタイミングに基づいて信号A,B,Cからデータを取得する。
ここで、上述したように、信号A,B,Cは全体として6つの状態を取り、状態遷移によって元の状態と異なる5つの状態の何れかに遷移するので、結果として30(=6×5)種類の状態遷移を生じ得る。ただし、30種類の状態遷移には等価な状態遷移が含まれており、30種類の状態遷移は、信号A,B,Cの差分に対応する差動信号Diff(信号Diff(AB),Diff(BC),Diff(CA)とも称する)を用いて次の3種類の状態遷移に纏められる。
第1の種類の状態遷移は、信号Diff(AB),Diff(BC),Diff(CA)のうちの全てが電圧0を横切る(ゼロクロスする、とも称する)場合である。この状態遷移は、例えば、状態「+x」から状態「-x」への遷移である。この場合には、信号Diff(AB),Diff(BC),Diff(CA)のうちの2つがゼロクロスして負から正に立ち上がり、残りの1つがゼロクロスして正から負に立ち下がるか、或いは、信号Diff(AB),Diff(BC),Diff(CA)のうちの2つがゼロクロスして正から負に立ち下がり、残りの1つがゼロクロスして負から正に立ち上がる。
第2の種類の状態遷移は、信号Diff(AB),Diff(BC),Diff(CA)のうちの2つが電圧0を横切る場合である。この状態遷移は、例えば、状態「+x」から状態「+y」への遷移である。この場合には、信号Diff(AB),Diff(BC),Diff(CA)のうちの1つがゼロクロスして負から正に立ち上がり、他の1つがゼロクロスして正から負に立ち下がる。
第3の種類の状態遷移は、信号Diff(AB),Diff(BC),Diff(CA)のうちの1つが電圧0を横切る場合である。この状態遷移は、例えば、状態「+x」から状態「-y」への遷移である。この場合には、信号Diff(AB),Diff(BC),Diff(CA)のうちの1つがゼロクロスして負から正に立ち上がるか、或いは、正から負に立ち下がる。
なお、2つ以上のゼロクロスが生じる第1,第2の種類の状態遷移においては、UI内でゼロクロスが前後して生じ得る。例えば、3つのゼロクロスが生じる第1の種類の状態遷移においては、理想的には全てのゼロクロスが同時に生じるものの、ジッタの影響などにより0.2UI以内のインターバルでゼロクロスが生じ得る。また、2つのゼロクロスが生じる第2の種類の状態遷移においては、0.4UI以内のインターバルでゼロクロスが生じ得る。
これらの場合、UI内での立ち上がりのゼロクロスが連続して生じることはなく、立ち下がりのゼロクロスが連続して生じることもない。例えば、UI内で立ち上がりのゼロクロスが先に生じた場合には、同じUIで、必ず次に立ち下がりのゼロクロスが生じる。同様に、UI内で立ち下がりのゼロクロスが先に生じた場合には、同じUIで、必ず次に立ち上がりのゼロクロスが生じる。立ち上がりのゼロクロスの後に、立ち下がりのゼロクロスが生じずに立ち上がりのゼロクロスが生じることはない。また、立ち下がりのゼロクロスの後に、立ち上がりのゼロクロスが生じずに立ち下がりのゼロクロスが生じることはない。
また、連続するUI内で第2の状態遷移が生じる場合には、これらのUIのそれぞれで、立ち上がりのゼロクロスと、立ち下がりのゼロクロスとの順序が同じになる。すなわち、これらのUIそれぞれで、立ち上がりのゼロクロスが生じた後に立ち下がりのゼロクロスが生じるか、或いは、これらのUIそれぞれで、立ち下がりのゼロクロスが生じた後に立ち上がりのゼロクロスが生じる。
また、連続するUIのうち、先のUIで第2の状態遷移が生じ、後のUIで第1の状態遷移が生じる場合には、立ち上がりおよび立ち下がりのゼロクロスのうち、先のUIで先に生じるゼロクロスが後のUIで生じる。すなわち、先のUIで立ち上がりのゼロクロスが生じた後に立ち下がりのゼロクロスが生じた場合には、後のUIで立ち上がりのゼロクロスが生じる。
同様に、連続するUIのうち、先のUIで第1の状態遷移が生じ、後のUIで第2の状態遷移が生じる場合には、立ち上がりおよび立ち下がりのゼロクロスのうち、先のUIで生じるゼロクロスが後のUIで先に生じる。すなわち、先のUIで立ち上がりのゼロクロスが生じた場合には、後のUIで立ち上がりのゼロクロスが生じた後に立ち下がりのゼロクロスが生じる。
以上のようにデータ伝送を行うC-PHYにおいては、信号Diff(AB),Diff(BC),Diff(CA)のゼロクロスタイミングでクロックパルスclkを生成することができる。UI内で複数のゼロクロスが生じる場合には、最先のゼロクロスでクロックパルスclkが生成されてよい。
本実施形態に係る装置1は、C-PHYに準拠して3つのラインで伝送される信号A,B,Cから導出される3つの信号Diff(AB),Diff(BC),Diff(CA)を取得してよい。例えば、装置1は、信号A,B,Cを受信して信号Diff(AB),Diff(BC),Diff(CA)を生成する受信装置から信号Diff(AB),Diff(BC),Diff(CA)を取得してよい。
[1.2.Rise側出力部2]
Rise側出力部2は、第1出力部の一例であり、複数の信号Diff(AB),Diff(BC),Diff(CA)の少なくとも1つが立ち上がったことに応じてRise側パルスを出力する。信号Diff(AB),Diff(BC),Diff(CA)が立ち上がるとは、信号Diff(AB),Diff(BC),Diff(CA)がゼロクロスして負から正に立ち上がることであってよい。Rise側出力部2は、3つのパルスジェネレータ20(パルスジェネレータ20(AB),20(BC),20(CA)とも称する)と、ORゲート21とを有する。なお、パルスジェネレータ20(AB),20(BC),20(CA)などの記載における添え字の括弧内の記号は、信号Diff(AB),Diff(BC),Diff(CA)のうちの対応する信号を示す。
Rise側出力部2は、第1出力部の一例であり、複数の信号Diff(AB),Diff(BC),Diff(CA)の少なくとも1つが立ち上がったことに応じてRise側パルスを出力する。信号Diff(AB),Diff(BC),Diff(CA)が立ち上がるとは、信号Diff(AB),Diff(BC),Diff(CA)がゼロクロスして負から正に立ち上がることであってよい。Rise側出力部2は、3つのパルスジェネレータ20(パルスジェネレータ20(AB),20(BC),20(CA)とも称する)と、ORゲート21とを有する。なお、パルスジェネレータ20(AB),20(BC),20(CA)などの記載における添え字の括弧内の記号は、信号Diff(AB),Diff(BC),Diff(CA)のうちの対応する信号を示す。
3つのパルスジェネレータ20(AB),20(BC),20(CA)は、複数の信号Diff(AB),Diff(BC),Diff(CA)のうち、対応する何れか1つの信号Diffが立ち上がったことに応じて基準幅の基準パルスPrise(基準パルスPrise(AB),Prise(BC),Prise(CA)とも称する)をそれぞれ生成する。基準パルスPriseの基準幅は、第1基準幅の一例であり、詳細を後述する。各パルスジェネレータ20は、生成した基準パルスPriseをORゲート21に供給してよい。
ORゲート21は、3つのパルスジェネレータ20のそれぞれに接続される。ORゲート21は、第1ORゲートの一例であり、3つのパルスジェネレータ20のそれぞれにより生成された基準パルスPriseの論理和をRise側パルスとして出力する。ORゲート21は、Rise側パルスを検出部4に供給してよい。また、ORゲート21は、Rise側パルスを選択部5における「0」の入力端子に供給してよい。
[1.3.Fall側出力部3]
Fall側出力部3は、第2出力部の一例であり、複数の信号Diff(AB),Diff(BC),Diff(CA)の少なくとも1つが立ち下がったことに応じてFall側パルスを出力する。信号Diff(AB),Diff(BC),Diff(CA)が立ち下がるとは、信号Diff(AB),Diff(BC),Diff(CA)がゼロクロスして正から負に立ち下がることであってよい。Fall側出力部3は、3つのパルスジェネレータ30(パルスジェネレータ30(AB),30(BC),30(CA)とも称する)と、ORゲート31とを有する。
Fall側出力部3は、第2出力部の一例であり、複数の信号Diff(AB),Diff(BC),Diff(CA)の少なくとも1つが立ち下がったことに応じてFall側パルスを出力する。信号Diff(AB),Diff(BC),Diff(CA)が立ち下がるとは、信号Diff(AB),Diff(BC),Diff(CA)がゼロクロスして正から負に立ち下がることであってよい。Fall側出力部3は、3つのパルスジェネレータ30(パルスジェネレータ30(AB),30(BC),30(CA)とも称する)と、ORゲート31とを有する。
3つのパルスジェネレータ30(AB),30(BC),30(CA)は、複数の信号Diff(AB),Diff(BC),Diff(CA)のうち、対応する何れか1つの信号Diffが立ち下がったことに応じて基準幅の基準パルスPfall(Pfall(AB),Pfall(BC),Pfall(CA)とも称する)をそれぞれ生成する。各パルスジェネレータ30は、生成した基準パルスPfallをORゲート31に供給してよい。
ORゲート31は、3つのパルスジェネレータ30のそれぞれに接続される。ORゲート31は、第2ORゲートの一例であり、3つのパルスジェネレータ30のそれぞれにより生成された基準パルスPfallの論理和をFall側パルスとして出力する。ORゲート31は、Rise側パルスを検出部4に供給してよい。また、ORゲート31は、Fall側パルスを選択部5における「1」の入力端子に供給してよい。
[1.4.基準パルスPrise,Pfallの基準幅]
基準パルスPrise,Pfallの基準幅は、クロックパルスclkのインターバルに信号Diff(AB),Diff(BC),Diff(CA)の立ち上がりおよび立ち下がりが1つずつ生じる場合に、Rise側出力部2からのRise側パルス(ここでは基準パルスPriseそのもの)と、Fall側出力部3からのFall側パルス(ここでは基準パルスPfallそのもの)とが少なくとも一部で重なり合うパルス幅であってよい。例えば、基準幅は、クロックパルスclkのインターバルに信号Diff(AB)が立ち上がり、信号Diff(BC)が立ち下がる場合に、Rise側出力部2のパルスジェネレータ20(AB)により生成される基準パルスPrise(AB)とFall側出力部3のパルスジェネレータ30(BC)により生成される基準パルスPfall(BC)とが必ず一部で重なり合うようなパルス幅であってよい。
基準パルスPrise,Pfallの基準幅は、クロックパルスclkのインターバルに信号Diff(AB),Diff(BC),Diff(CA)の立ち上がりおよび立ち下がりが1つずつ生じる場合に、Rise側出力部2からのRise側パルス(ここでは基準パルスPriseそのもの)と、Fall側出力部3からのFall側パルス(ここでは基準パルスPfallそのもの)とが少なくとも一部で重なり合うパルス幅であってよい。例えば、基準幅は、クロックパルスclkのインターバルに信号Diff(AB)が立ち上がり、信号Diff(BC)が立ち下がる場合に、Rise側出力部2のパルスジェネレータ20(AB)により生成される基準パルスPrise(AB)とFall側出力部3のパルスジェネレータ30(BC)により生成される基準パルスPfall(BC)とが必ず一部で重なり合うようなパルス幅であってよい。
また、基準幅は、クロックパルスclkのインターバルに信号Diff(AB),Diff(BC),Diff(CA)のうち2以上の信号が立ち上がる場合に、当該2以上の信号のそれぞれに応じて生成される2以上の基準パルスPriseが一部で重なり合って1つのRise側パルスをなすパルス幅であってよい。また、基準幅は、クロックパルスclkのインターバルに信号Diff(AB),Diff(BC),Diff(CA)のうち2以上の信号が立ち下がる場合に、当該2以上の信号のそれぞれに応じて生成される2以上の基準パルスPfallが一部で重なり合って1つのFall側パルスをなすパルス幅であってよい。例えば、基準幅は、クロックパルスclkのインターバルに2つの信号Diff(AB),Diff(BC)が立ち上がる場合に、当該2つの信号Diff(AB),Diff(BC)のそれぞれに応じてRise側出力部2の2つのパルスジェネレータ20(AB),20(BC)により生成される2つの基準パルスPrise(AB),Prise(BC)が必ず一部で重なり合って1つのRise側パルスをなすようなパルス幅であってよい。なお、2つの信号Diff(AB),Diff(BC)が立ち上がる場合には、これらの立ち上がりと、残りの信号Diff(CA)の立ち下がりとが同時に生じてもよいし、先の立ち上がりタイミングから基準幅の時間の間で、残りの信号Diff(CA)の立ち下がりが生じてもよい。
また、基準幅は、クロックパルスclkのインターバルに生じ得る、信号Diff(AB),Diff(BC),Diff(CA)の立ち上がりと立ち下がりとのインターバルの最大値よりも大きいパルス幅であってよい。立ち上がりと立ち下がりとのインターバルの最大値は、クロックパルスclkの基準インターバルの0.4倍の長さであってよい。従って、基準幅は、クロックパルスclkの基準インターバルの0.4倍よりも大きいパルス幅であってよい。基準インターバルの長さは信号A,B,Cの送信元で設定されるUIの長さであってよい。この場合、基準幅は一例として0.45UIでもよいし、0.5UI以上でもよい。
[1.5.検出部4]
検出部4は、パルスの非検出状態(wait状態とも称する)となる毎に、最初に出力される先行パルスを検出する。パルスの非検出状態とは、Rise側出力部2およびFall側出力部3から出力されるパルスを検出していない状態であってよい。検出部4は、非検出状態においてRise側出力部2およびFall側出力部3から出力されるRise側パルス,Fall側パルスのうち、最初に出力されるパルスを先行パルスとして検出してよい。検出部4は、パルス検出部40と、無効化部41とを有する。
検出部4は、パルスの非検出状態(wait状態とも称する)となる毎に、最初に出力される先行パルスを検出する。パルスの非検出状態とは、Rise側出力部2およびFall側出力部3から出力されるパルスを検出していない状態であってよい。検出部4は、非検出状態においてRise側出力部2およびFall側出力部3から出力されるRise側パルス,Fall側パルスのうち、最初に出力されるパルスを先行パルスとして検出してよい。検出部4は、パルス検出部40と、無効化部41とを有する。
パルス検出部40は、Rise側出力部2およびFall側出力部3から出力されるRise側パルスおよびFall側パルスをそれぞれ検出する。パルス検出部40は、Rise側パルスおよびFall側パルスの何れを検出したかに応じて選択部5に選択を行わせる選択信号Selを選択部5に供給してよい。本実施形態では一例として、パルス検出部40は、Rise側パルスを検出した場合には、選択部5における「0」,「1」の入力端子のうち、Rise側パルスが入力される「0」を示す選択信号Selを選択部5に供給してよい。同様に、パルス検出部40は、Fall側パルスを検出した場合には、選択部5における「0」,「1」の入力端子のうち、Fall側パルスが入力される「1」を示す選択部5に供給してよい。パルス検出部40は、Rise側パルスおよびFall側パルスの両方を検出した場合には、選択部5に対し、「0」を示す選択信号Selを供給してもよいし、「1」を示す選択信号Selを供給してもよい。
無効化部41は、クロックパルスclkの各インターバルにおいてRise側出力部2からのパルスと、Fall側出力部3からのパルスとが一部で重なり合って出力される場合に、後から出力されるパルスについてのパルス検出部40による検出を無効化する。例えば、無効化部41は、検出部4が先行パルスを検出している状態(busy状態とも称する)である場合に出力されるパルスの検出を無効化してよい。これにより、Rise側パルスおよびFall側パルスが一部で重なり合って出力される場合に、先行パルスのみがパルス検出部40によって検出される。別言すれば、検出部4が先行パルスを検出していないwait状態である場合に出力されるパルスが、パルス検出部40によって検出される。無効化部41は、パルス検出部40におけるRise側パルスに対する検出機能と、Fall側パルスに対する検出機能とのうち、後から出力されるパルスに対する検出機能をディセーブルしてよい。無効化部41は、Rise側パルスおよびFall側パルスが同時に出力される場合には、パルス検出部40による検出を無効化しなくてもよいし、Rise側パルスおよびFall側パルスのうち、予め決定された一方のパルスの検出を無効化してもよい。
Rise側パルスおよびFall側パルスのうち一方のパルスの検出が無効化されている場合、つまり他方のパルスが先に検出されて検出部4がbusy状態となっている場合には、当該他方のパルスが検出されていない状態となることに応じて検出部4はパルスの非検出状態、つまりwait状態となってよい。すなわち、Rise側パルスおよびFall側パルスのうち、先行パルスに重なって出力される後行パルスの検出が無効化されている場合には、後行パルスはパルス検出部40によって検出されない。この状態において、先行パルスが検出されていない状態となれば(つまり、検出されていた先行パルスが立ち下がれば)、Rise側パルスおよびFall側パルスの何れのパルスも検出されていない状態となるため、検出部4は非検出状態となってよい。これにより、検出部4は、次の先行パルスの検出待ち状態となってよい。
無効化部41によってパルスの検出が無効化される場合には、当該パルスが立ち下がることに応じて無効化が解除されてよい。例えば、Rise側パルスが先行パルスとして検出され、後から立ち上がったFall側パルスが無効化される場合には、当該Fall側パルスが立ち下がることに応じてFall側パルスに対する検出の無効化が解除されてよい。これにより、Rise側パルスおよびFall側パルスのうち、一方のパルスに重なって出力された他方のパルスが無効化された後、改めて他方のパルスが出力される場合には、当該他方のパルスが先行パルスとして検出されてよい。なお、Rise側パルスと、Fall側パルスとが重なり合わずに出力される場合には、無効化部41によって後発のFall側パルスの検出が無効化されないため、当該後発のFall側パルスは次の先行パルスとして検出されてよい。
無効化部41は、クロックパルスclkの新たなインターバルが開始したことを、パルス検出部40によってRise側パルス,Fall側パルスが検出されることに応じて検出してもよいし、クロックパルスclkが装置1から出力されることに応じて検出してもよいし、パルス検出部40が選択信号Selを出力することに応じて検出してもよい。
[1.6.選択部5]
選択部5は、検出部4により検出された先行パルスのエッジを、クロックに含まれるクロックパルスclkのエッジとして選択する。選択部5は、検出部4からの選択信号Selに基づいてRise側パルスおよびFall側パルスの何れかのエッジをクロックパルスclkのエッジとして選択してよい。本実施形態では一例として、選択部5は、先行パルスの開始エッジ(例えば立ち上がりエッジ)および終了エッジ(例えば立ち下がりエッジ)をクロックパルスclkの開始エッジおよび終了エッジとして選択する、つまり、先行パルスをクロックパルスclkとして選択する。
選択部5は、検出部4により検出された先行パルスのエッジを、クロックに含まれるクロックパルスclkのエッジとして選択する。選択部5は、検出部4からの選択信号Selに基づいてRise側パルスおよびFall側パルスの何れかのエッジをクロックパルスclkのエッジとして選択してよい。本実施形態では一例として、選択部5は、先行パルスの開始エッジ(例えば立ち上がりエッジ)および終了エッジ(例えば立ち下がりエッジ)をクロックパルスclkの開始エッジおよび終了エッジとして選択する、つまり、先行パルスをクロックパルスclkとして選択する。
選択部5は、Rise側出力部2から「0」の入力端子に入力されるRise側パルスと、Fall側出力部3から「1」の入力端子に入力されるFall側パルスとの何れかを、選択信号Selが「0」,「1」の何れを示すかに応じて選択してよい。本実施形態では一例として、選択部5はマルチプレクサであってよい。
選択部5は、選択したクロックパルスclkをデータ読取部6に供給してよい。選択部5は、装置1の外部にクロックパルスclkを出力してもよい。
[1.7.データ読取部6]
データ読取部6は、信号Diff(AB),Diff(BC),Diff(CA)をラッチする。データ読取部6は、選択部5から供給されるクロックパルスclkに合わせて信号Diff(AB),Diff(BC),Diff(CA)をそれぞれラッチしてよい。これにより、例えばn番目(但しnは自然数)のUIの信号Diff(AB),Diff(BC),Diff(CA)は、n+α番目(但し、αは0以上の整数)のUIの信号Diff(AB),Diff(BC),Diff(CA)から生成されるクロックパルスclkに応じてラッチされてよい。これに代えて、n番目のUIの信号Diff(AB),Diff(BC),Diff(CA)は、n-α番目のUIの信号Diff(AB),Diff(BC),Diff(CA)から生成されるクロックパルスclkに応じてラッチされてもよい。
データ読取部6は、信号Diff(AB),Diff(BC),Diff(CA)をラッチする。データ読取部6は、選択部5から供給されるクロックパルスclkに合わせて信号Diff(AB),Diff(BC),Diff(CA)をそれぞれラッチしてよい。これにより、例えばn番目(但しnは自然数)のUIの信号Diff(AB),Diff(BC),Diff(CA)は、n+α番目(但し、αは0以上の整数)のUIの信号Diff(AB),Diff(BC),Diff(CA)から生成されるクロックパルスclkに応じてラッチされてよい。これに代えて、n番目のUIの信号Diff(AB),Diff(BC),Diff(CA)は、n-α番目のUIの信号Diff(AB),Diff(BC),Diff(CA)から生成されるクロックパルスclkに応じてラッチされてもよい。
データ読取部6は、信号Diff(AB),Diff(BC),Diff(CA)のそれぞれに対して設けられたDフリップフロップであってよい。データ読取部6は、ラッチした信号Diff(AB),Diff(BC),Diff(CA)のデータを外部に出力してよい。例えば、データ読取部6は、ラッチしたデータをディスプレイの表示ドライバに供給してよい。
以上の装置1によれば、複数の信号Diff(AB),Diff(BC),Diff(CA)の少なくとも1つが立ち上がったこと,立ち下がったことに応じて出力されるRise側パルス,Fall側パルスの非検出状態が生じる毎に、最初に出力される先行パルスが検出されてクロックパルスclkとして選択される。従って、信号Diffの立ち上がりおよび立ち下がりの変化のうち、同じUI内で先に生じる変化に応じたクロックパルスclkを生成することができ、後で生じる変化に応じて誤ってクロックパルスclkが生成されてしまうのを防止することができる。これにより、ジッタに対する耐性、ひいてはクロックパルスclkの精度を向上することができる。
また、Rise側出力部2,Fall側出力部3は、対応する何れか1つの信号Diffが立ち上がったこと,立ち下がったことに応じて基準幅の基準パルスPrise,基準パルスPfallをそれぞれ生成する複数のパルスジェネレータ20,パルスジェネレータ30と、生成された基準パルスPriseの論理和,基準パルスPfallの論理和をパルスとして出力するORゲート21,ORゲート31とを有する。従って、信号Diffの立ち上がりの変化と、立ち下がりの変化とのそれぞれを別々に検出し、先に生じる変化を確実に検出することができる。
また、基準パルスPrise,Pfallの基準幅は、クロックパルスclkのインターバルに信号Diffの立ち上がりおよび立ち下がりが1つずつ生じる場合に、Rise側パルスと、Fall側パルスとが一部で重なり合うパルス幅である。従って、同じUI内でRise側パルスおよびFall側パルスの一方が先に生じ、他方が後に生じる場合に、後から生じるパルスが次のUIでの先行パルスとして誤検出されてしまうのを防止することができる。
また、基準パルスPrise,Pfallの基準幅は、クロックパルスclkのインターバルに生じ得る、複数の信号Diffの立ち上がりと立ち下がりとのインターバルの最大値よりも大きいパルス幅である。従って、クロックパルスclkのインターバルに信号Diffの立ち上がりおよび立ち下がりが1つずつ生じる場合に、Rise側パルスと、Fall側パルスとが一部で重なり合う。従って、同じUI内でRise側パルスおよびFall側パルスの一方が先に生じ、他方が後に生じる場合に、後から生じるパルスが次のUIでの先行パルスとして誤検出されてしまうのを防止することができる。
また、基準パルスPrise,Pfallの基準幅はクロックパルスclkの基準インターバルの0.4倍(本実施形態では一例として、0.4UI)よりも大きいパルス幅である。従って、クロックパルスclkのインターバルに生じ得る、複数の信号Diffの立ち上がりと立ち下がりとのインターバルの最大値が基準インターバルの0.4以下になるよう定められている場合には、クロックパルスclkのインターバルに信号Diffの立ち上がりおよび立ち下がりが1つずつ生じるときに、Rise側パルスと、Fall側パルスとが一部で重なり合う。従って、同じUI内でRise側パルスおよびFall側パルスの一方が先に生じ、他方が後に生じる場合に、後から生じるパルスが次のUIでの先行パルスとして誤検出されてしまうのを防止することができる。また、例えば基準パルスPrise,Pfallの基準幅を0.5UI以上にすることで、複数の信号Diffの立ち上がりと立ち下がりとのインターバルが0.5UIとなる場合であっても、Rise側パルスと、Fall側パルスとを一部で重なり合わせることができるため、後から生じるパルスが次のUIでの先行パルスとして誤検出されてしまうのを防止することができる。
また、クロックパルスclkの各インターバルにおいてRise側パルスとFall側パルスとが一部で重なり合って出力される場合に、後から出力されるパルスの検出が無効化されるので、信号Diffの立ち上がりの変化と、立ち下がりの変化とのうち先に生じる変化を確実に検出することができる。また、後から生じる変化に応じたパルスが次のUIに跨って生じる場合に、当該パルスの検出が無効化されるため、次のUIで先に生じる変化を確実に検出することができる。
また、基準パルスPrise,Pfallの基準幅は、複数の信号Diff(AB),Diff(BC),Diff(CA)のうち2以上の信号Diffが立ち上がる場合に、当該2以上の信号Diffのそれぞれに応じて生成される2以上の基準パルスPrise,Pfallが一部で重なり合って1つのRise側パルスをなすパルス幅を有する。また、基準パルスPrise,Pfallの基準幅は、クロックパルスclkのインターバルに複数の信号Diff(AB),Diff(BC),Diff(CA)のうち2以上の信号Diffが立ち下がる場合に、当該2以上の信号Diffのそれぞれに応じて生成される2以上の基準パルスPrise,Pfallが一部で重なり合って1つのFall側パルスをなすパルス幅を有する。従って、同じUI内で立ち上がりが2以上生じる場合,立ち下がりが2以上生じる場合に、後から生じる基準パルスPrise,Pfallが次のUIでの先行パルスとして誤検出されてしまうのを防止することができる。
[2.動作例]
図2は、装置1の動作波形を示す。本図では一例として、第1のUI内で信号Diff(AB)の立ち上がり、信号Diff(BC)の立ち下がりが順に生じ、第2のUI内で信号Diff(AB)の立ち下がり、信号Diff(BC)の立ち上がりが順に生じる場合にパルスジェネレータ20(AB),20(BC),30(AB),30(BC)から出力される基準パルスPrise(AB),Prise(BC),Pfall(AB),Pfall(BC)と、ORゲート21,31から出力されるRise側パルス,Fall側パルスと、検出部4から出力される選択信号Selと、選択部5から出力されるクロックパルスclkとを示す。図中の横軸は時間を示し、縦軸は信号レベルを示す。なお、本図では、各時点での検出部4の状態「busy」,「wait」を併せて図示している。また、本動作例において基準パルスPrise,Pfallの基準幅は0.6UIであってよい。
図2は、装置1の動作波形を示す。本図では一例として、第1のUI内で信号Diff(AB)の立ち上がり、信号Diff(BC)の立ち下がりが順に生じ、第2のUI内で信号Diff(AB)の立ち下がり、信号Diff(BC)の立ち上がりが順に生じる場合にパルスジェネレータ20(AB),20(BC),30(AB),30(BC)から出力される基準パルスPrise(AB),Prise(BC),Pfall(AB),Pfall(BC)と、ORゲート21,31から出力されるRise側パルス,Fall側パルスと、検出部4から出力される選択信号Selと、選択部5から出力されるクロックパルスclkとを示す。図中の横軸は時間を示し、縦軸は信号レベルを示す。なお、本図では、各時点での検出部4の状態「busy」,「wait」を併せて図示している。また、本動作例において基準パルスPrise,Pfallの基準幅は0.6UIであってよい。
まず時間t1においてDiff(BC)が立ち上がり、信号Diff(AB),Diff(CA)が立ち下がると、時間t1から時間t3(=t1+0.6UI)までの基準パルスPrise(BC),Pfall(AB),Pfall(CA)がパルスジェネレータ20(BC),30(BC),30(CA)から出力される。これにより、時間t1から時間t3まで0.6UIのパルス幅のRise側パルス,Fall側パルスがORゲート21,31から出力される。本動作例においては一例として、これらのRise側パルス,Fall側パルスがパルス検出部40により検出される結果、検出部4がbusy状態となって「0」の選択信号Selが検出部4から出力される。その結果、選択部5によってRise側パルスがクロックパルスclkとして選択されて出力される。検出部4は、Rise側パルス,Fall側パルスの立ち下がりに応じてwait状態となる。なお、本図では基準パルスPfall(CA)の図示を省略している。
続いて、時間t5においてDiff(BC)が立ち下がると、時間t5から時間t7(=t5+0.6UI)までの基準パルスPfall(BC)がパルスジェネレータ30(BC)から出力される。これにより、時間t5から時間t7まで0.6UIのパルス幅のFall側パルスがORゲート31から出力される。また、このFall側パルスがパルス検出部40により検出される結果、検出部4がbusy状態となって「1」の選択信号Selが検出部4から出力される。その結果、選択部5によってFall側パルスがクロックパルスclkとして選択されて出力される。検出部4は、Fall側パルスの立ち下がりに応じてwait状態となる。
一方、時間t6(=t5+0.5UI)において信号Diff(AB)が立ち上がると、時間t6から時間t9(=t6+0.6UI)までの基準パルスPrise(AB)がパルスジェネレータ20(AB)から出力される。これにより、時間t6から時間t9まで0.6UIのパルス幅のRise側パルスがORゲート21から出力される。このRise側パルスは先行のFall側パルスと重なり合っているため、無効化部41による無効化の結果、パルス検出部40には検出されない。そのため、検出部4から出力される選択信号Selや、選択部5から出力されるクロックパルスclkは、Rise側パルスによって影響を受けない。時刻t9でRise側パルスが立ち下がると、当該Rise側パルスに対する検出の無効化は解除される。
また、時間t7から時間t9までの間の時間t8においてDiff(AB)が立ち下がると、時間t8から基準幅の基準パルスPfall(AB)がパルスジェネレータ30(AB)から出力される。これにより、時間t8から0.6UIのパルス幅のFall側パルスがORゲート31から出力される。また、このFall側パルスがパルス検出部40により検出される結果、検出部4がbusy状態となって「1」の選択信号Selが検出部4から出力される。その結果、選択部5によってFall側パルスがクロックパルスclkとして選択されて出力される。
[3.変形例]
なお、上記の実施形態においては、装置1は信号A,B,Cを受信して信号Diff(AB),Diff(BC),Diff(CA)を生成する受信装置から信号Diff(AB),Diff(BC),Diff(CA)を取得することとして説明したが、信号A,B,Cを受信して信号Diff(AB),Diff(BC),Diff(CA)を生成してもよい。この場合には、装置1は、信号A,B,Cを受信する受信部と、受信した信号A,B,Cから信号Diff(AB),Diff(BC),Diff(CA)を生成する差動回路部とをさらに備えてよい。
なお、上記の実施形態においては、装置1は信号A,B,Cを受信して信号Diff(AB),Diff(BC),Diff(CA)を生成する受信装置から信号Diff(AB),Diff(BC),Diff(CA)を取得することとして説明したが、信号A,B,Cを受信して信号Diff(AB),Diff(BC),Diff(CA)を生成してもよい。この場合には、装置1は、信号A,B,Cを受信する受信部と、受信した信号A,B,Cから信号Diff(AB),Diff(BC),Diff(CA)を生成する差動回路部とをさらに備えてよい。
また、装置1がC-PHYに準拠することとして説明したが、C-PHYに準拠しなくてもよい。この場合には、装置1は、3とは異なる数の複数の信号を取得してもよく、Rise側出力部2は当該複数の信号の少なくとも1つが立ち上がったことに応じてRise側パルスを出力してよく、Fall側出力部3は当該複数の信号の少なくとも1つが立ち下がったことに応じてFall側パルスを出力してよい。
また、信号Diff(AB),Diff(BC),Diff(CA)の立ち上がりと立ち下がりとのインターバルの最大値をクロックパルスclkの基準インターバル(一例としてUI)の0.4倍の長さとして説明したが、基準インターバルの0.4倍より長くてもよい。この場合であっても、基準パルスPrise,Pfallの基準幅は、信号Diff(AB),Diff(BC),Diff(CA)の立ち上がりと立ち下がりとのインターバルの最大値より大きいパルス幅であってよい。
また、選択部5は、先行パルスの開始エッジおよび終了エッジをクロックパルスclkの開始エッジおよび終了エッジとして選択することとして説明したが、先行パルスの開始エッジをクロックパルスclkの開始エッジとして選択する限りにおいて、先行パルスの終了エッジをクロックパルスclkの終了エッジとして選択しなくてもよい。例えば、選択部5は、先行パルスを引き延ばしたパルスを生成し、先行パルスの開始エッジをクロックパルスclkの開始エッジとして選択し、引き伸ばしたパルスの終了エッジをクロックパルスclkの終了エッジとしてもよい。
また、検出部4は、Rise側パルスおよびFall側パルスを検出して、Rise側パルスおよびFall側パルスのうち最初に出力される先行パルスを検出することとして説明したが、Rise側パルスが出力されることに応じて生成される第3基準幅の第3パルスと、Fall側パルスが出力されることに応じて生成される第3基準幅の第4パルスとのうち最初に生成されるパルスを検出することによって、先行パルスを検出してもよい。この場合には、検出部4のパルス検出部40は、第3パルスおよび第4パルスをそれぞれ検出してよく、無効化部41は、クロックパルスの各インターバルにおいて第3パルスと第4パルスとが一部で重なり合って出力される場合に、後から出力されるパルスについてのパルス検出部40による検出を無効化してよい。ここで、第3パルスおよび第4パルスは、出力部2によって生成されてもよいし、検出部4によって生成されてもよい。第3基準幅は、クロックパルスclkのインターバルに信号Diff(AB),Diff(BC),Diff(CA)の立ち上がりおよび立ち下がりが1つずつ生じる場合に、第3パルスと第4パルスとが少なくとも一部で重なり合うパルス幅であってよい。また、第3基準幅は、クロックパルスclkのインターバルに生じ得る、信号Diff(AB),Diff(BC),Diff(CA)の立ち上がりと立ち下がりとのインターバルの最大値よりも大きいパルス幅であってよい。また、第3基準幅は、クロックパルスclkの基準インターバルの0.4倍よりも大きいパルス幅であってよい。このように検出部4が第3基準幅の第3パルスおよび第4パルスを検出することによって先行パルスを検出する場合には、パルスジェネレータ20,30は第3基準幅より狭い基準幅の基準パルスPrise,Pfallを生成してよい。一例として、第3パルスおよび第4パルスの基準幅は0.6UIであってよく、基準パルスPrise,Pfallのパルス幅は0.25UIであってよい。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
1 装置
2 Rise側出力部
3 Fall側出力部
4 検出部
5 選択部
6 データ読取部
20 パルスジェネレータ
21 ORゲート
30 パルスジェネレータ
31 ORゲート
40 パルス検出部
41 無効化部
2 Rise側出力部
3 Fall側出力部
4 検出部
5 選択部
6 データ読取部
20 パルスジェネレータ
21 ORゲート
30 パルスジェネレータ
31 ORゲート
40 パルス検出部
41 無効化部
Claims (13)
- 複数の信号の少なくとも1つが立ち上がったことに応じて第1パルスを出力する第1出力部と、
前記複数の信号の少なくとも1つが立ち下がったことに応じて第2パルスを出力する第2出力部と、
パルスの非検出状態となる毎に、前記第1パルスおよび前記第2パルスのうち最初に出力される先行パルスを検出する検出部と、
前記検出部により検出された前記先行パルスのエッジを、クロックに含まれるクロックパルスのエッジとして選択する選択部と、
を備える、装置。 - 前記第1出力部は、
前記複数の信号のうち、対応する何れか1つの信号が立ち上がったことに応じて第1基準幅の基準パルスをそれぞれ生成する複数の第1パルスジェネレータと、
前記複数の第1パルスジェネレータのそれぞれにより生成された前記基準パルスの論理和を前記第1パルスとして出力する第1ORゲートと、
を有し、
前記第2出力部は、
前記複数の信号のうち、対応する何れか1つの信号が立ち下がったことに応じて前記第1基準幅の基準パルスをそれぞれ生成する複数の第2パルスジェネレータと、
前記複数の第2パルスジェネレータのそれぞれにより生成された前記基準パルスの論理和を前記第2パルスとして出力する第2ORゲートと、
を有する、請求項1に記載の装置。 - 前記第1基準幅は、前記クロックパルスのインターバルに前記複数の信号の立ち上がりおよび立ち下がりが1つずつ生じる場合に、前記第1パルスと、前記第2パルスとが少なくとも一部で重なり合うパルス幅である、請求項2に記載の装置。
- 前記第1基準幅は、前記クロックパルスのインターバルに生じ得る、前記複数の信号の立ち上がりと立ち下がりとのインターバルの最大値よりも大きいパルス幅である、請求項2または3に記載の装置。
- 前記第1基準幅は、前記クロックパルスの基準インターバルの0.4倍よりも大きいパルス幅である、請求項2~4の何れか一項に記載の装置。
- 前記第1基準幅は、前記クロックパルスのインターバルに前記複数の信号のうち2以上の信号が立ち上がる場合に、当該2以上の信号のそれぞれに応じて生成される2以上の前記基準パルスが一部で重なり合って1つの前記第1パルスをなし、前記クロックパルスのインターバルに前記複数の信号のうち2以上の信号が立ち下がる場合に、当該2以上の信号のそれぞれに応じて生成される2以上の前記基準パルスが一部で重なり合って1つの前記第2パルスをなすパルス幅である、請求項2~5の何れか一項に記載の装置。
- 前記検出部は、
前記第1出力部および前記第2出力部から出力される前記第1パルスおよび前記第2パルスをそれぞれ検出するパルス検出部と、
前記クロックパルスの各インターバルにおいて前記第1パルスと、前記第2パルスとが一部で重なり合って出力される場合に、後から出力されるパルスについての前記パルス検出部による検出を無効化する無効化部とを有する、請求項1~6の何れか一項に記載の装置。 - 前記検出部は、前記第1パルスが出力されることに応じて生成される第3基準幅の第3パルスと、前記第2パルスが出力されることに応じて生成される前記第3基準幅の第4パルスとのうち最初に生成されるパルスを検出することによって前記先行パルスを検出する、請求項1、2および6の何れか一項に記載の装置。
- 前記第3基準幅は、前記クロックパルスのインターバルに前記複数の信号の立ち上がりおよび立ち下がりが1つずつ生じる場合に、前記第3パルスと、前記第4パルスとが少なくとも一部で重なり合うパルス幅である、請求項8に記載の装置。
- 前記第3基準幅は、前記クロックパルスのインターバルに生じ得る、前記複数の信号の立ち上がりと立ち下がりとのインターバルの最大値よりも大きいパルス幅である、請求項8または9に記載の装置。
- 前記第3基準幅は、前記クロックパルスの基準インターバルの0.4倍よりも大きいパルス幅である、請求項8~10の何れか一項に記載の装置。
- 前記検出部は、
前記第3パルスおよび前記第4パルスをそれぞれ検出するパルス検出部と、
前記クロックパルスの各インターバルにおいて前記第3パルスと、前記第4パルスとが一部で重なり合って出力される場合に、後から出力されるパルスについての前記パルス検出部による検出を無効化する無効化部とを有する、請求項8~11の何れか一項に記載の装置。 - 前記複数の信号は、モバイルインダストリープロセッサインタフェース(MIPI)のチャネル物理層(C-PHY)に準拠して3つのラインで伝送される信号から導出される3つの差動信号である、請求項1から12の何れか一項に記載の装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2021128288A JP2023023090A (ja) | 2021-08-04 | 2021-08-04 | 装置 |
KR1020220077627A KR102660687B1 (ko) | 2021-08-04 | 2022-06-24 | 장치 |
TW111125848A TWI823468B (zh) | 2021-08-04 | 2022-07-11 | 時脈脈衝產生裝置 |
CN202210809530.5A CN115905091A (zh) | 2021-08-04 | 2022-07-11 | 边沿选择装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2021128288A JP2023023090A (ja) | 2021-08-04 | 2021-08-04 | 装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2023023090A true JP2023023090A (ja) | 2023-02-16 |
Family
ID=85202783
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2021128288A Pending JP2023023090A (ja) | 2021-08-04 | 2021-08-04 | 装置 |
Country Status (4)
Country | Link |
---|---|
JP (1) | JP2023023090A (ja) |
KR (1) | KR102660687B1 (ja) |
CN (1) | CN115905091A (ja) |
TW (1) | TWI823468B (ja) |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003051737A (ja) | 2001-08-07 | 2003-02-21 | Morimoto Akira | クロック切換回路 |
JP3859624B2 (ja) * | 2003-07-31 | 2006-12-20 | エルピーダメモリ株式会社 | 遅延回路と遅延同期ループ装置 |
WO2005101773A1 (ja) * | 2004-04-16 | 2005-10-27 | Thine Electronics, Inc. | 送信回路、受信回路及びクロック抽出回路並びにデータ伝送方法及びデータ伝送システム |
JPWO2008032701A1 (ja) | 2006-09-13 | 2010-01-28 | 日本電気株式会社 | クロック調整回路と半導体集積回路装置 |
US9124257B2 (en) * | 2011-12-29 | 2015-09-01 | Intel Corporation | Digital clock placement engine apparatus and method with duty cycle correction and quadrature placement |
US9310828B2 (en) * | 2012-11-15 | 2016-04-12 | Microchip Technology Incorporated | Complementary output generator module |
US9485080B1 (en) * | 2015-09-01 | 2016-11-01 | Qualcomm Incorporated | Multiphase clock data recovery circuit calibration |
JP2017112427A (ja) | 2015-12-14 | 2017-06-22 | シナプティクス・ジャパン合同会社 | 受信回路、表示ドライバ及び表示装置 |
KR20210070140A (ko) * | 2019-12-04 | 2021-06-14 | 에스케이하이닉스 주식회사 | 반도체장치 및 반도체시스템 |
-
2021
- 2021-08-04 JP JP2021128288A patent/JP2023023090A/ja active Pending
-
2022
- 2022-06-24 KR KR1020220077627A patent/KR102660687B1/ko active IP Right Grant
- 2022-07-11 CN CN202210809530.5A patent/CN115905091A/zh active Pending
- 2022-07-11 TW TW111125848A patent/TWI823468B/zh active
Also Published As
Publication number | Publication date |
---|---|
KR102660687B1 (ko) | 2024-04-26 |
KR20230020896A (ko) | 2023-02-13 |
TWI823468B (zh) | 2023-11-21 |
CN115905091A (zh) | 2023-04-04 |
TW202308312A (zh) | 2023-02-16 |
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A621 | Written request for application examination |
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