TWI535213B - 時脈資料回復電路與方法 - Google Patents

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TWI535213B
TWI535213B TW103135666A TW103135666A TWI535213B TW I535213 B TWI535213 B TW I535213B TW 103135666 A TW103135666 A TW 103135666A TW 103135666 A TW103135666 A TW 103135666A TW I535213 B TWI535213 B TW I535213B
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陳彥中
陳亮宏
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台灣積體電路製造股份有限公司
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Description

時脈資料回復電路與方法
本發明是有關於一種積體電路,且特別是有關於一種時脈資料回復電路。
由於製程技術快速發展,而使積體電路之操作速度有了大幅的提昇。在高速傳輸的通訊系統中,時脈資料回復電路(Clock and Data Recovery Circuit,CDR)常被用來確保可以正確地讀取所傳輸的輸入資料。
一般而言,時脈資料回復電路具有固定的頻寬。為了處理高速傳輸的資料,時脈資料回復電路需具有較大的頻寬,以快速地降低輸入資料的偏移量。然而,若當輸入資料的偏移量已經縮小時,若時脈資料回復電路仍維持相同的操作速度,可能會在執行時脈資料回復的操作時引入較多的時脈抖動(jitter)的雜訊。
由此可見,上述現有的方式,顯然仍存在不便與缺陷,而有待加以進一步改進。
本揭示內容之一態樣提供一種時脈資料回復電路。時脈資料回復電路包含資料分析模組、迴路濾波模組以及相位調整模組。資料分析模組用以根據輸入資料、第一時脈信號與第二時脈信號產生誤差信號。迴路濾波模組用以根據誤差信號、相位臨界值與頻率臨界值產生調整信號。相位調整模組用以根據調整信號產生第一時脈信號與第二時脈信號。迴路濾波器更用以累加誤差信號,以產生累計值,並將累計值與累計臨界值進行比較,以動態調整累計臨界值、相位臨界值與頻率臨界值。
本揭示內容之一態樣提供一種時脈資料回復方法。時脈資料回復方法包含下列步驟:經由資料取樣器根據第一時脈信號對輸入資料取樣,以產生資料信號;經由邊緣取樣器根據第二時脈信號對輸入資料取樣,以產生邊緣信號,其中第一時脈信號與該第二時脈信號具有90度之相位差;經由相位偵測器根據資料信號與邊緣信號產生誤差信號;經由累加器於一預設時間區間內對誤差信號進行累加,以產生累計值;經由控制單元比較累計值與累計臨界值,以動態調整累計臨界值、相位臨界值與頻率臨界值;經由迴路濾波器根據誤差信號、相位臨界值與頻率臨界值產生調整信號;以及經由相位調模組根據調整信號調整第一時脈信號與第二時脈信號。
綜上所述,本揭示內容所示之時脈回復電路與方法可即時地根據輸入資料的偏移量而動態地調整內部電路之 參數。
為讓本案之上述和其他目的、特徵、優點與實施例能更明顯易懂,所附符號之說明如下:
100、200‧‧‧時脈資料回復電路
120‧‧‧資料分析模組
122‧‧‧資料取樣器
124‧‧‧邊緣取樣器
126‧‧‧相位偵測器
140‧‧‧迴路濾波模組
160‧‧‧相位調整模組
162‧‧‧相位內插器
164‧‧‧時脈信號產生器
DATA‧‧‧輸入資料
VDATA‧‧‧資料信號
VEDGE‧‧‧邊緣信號
VE‧‧‧誤差信號
VA、UP/DOWN‧‧‧調整信號
CLK1、CLK2‧‧‧時脈信號
202‧‧‧累加器
204‧‧‧控制單元
204a、206a‧‧‧暫存器
206、300‧‧‧迴路濾波器
ACC‧‧‧累計值
MACC‧‧‧累計臨界值
MF‧‧‧頻率臨界值
MP‧‧‧相位臨界值
320、340‧‧‧三角積分調變器
342‧‧‧積分器
360‧‧‧計數器
380‧‧‧加法器
VCP、VCF1、VCT‧‧‧控制信號
VCF2‧‧‧積分信號
AP‧‧‧相位累計值
AF‧‧‧頻率累計值
400、500‧‧‧方法
MP_MIN‧‧‧預設相位最小臨界值
MP_MAX‧‧‧預設相位最大臨界值
MF_MIN‧‧‧預設頻率最小臨界值
MF_MAX‧‧‧預設頻率最大臨界值
T1、T2、T3、T4‧‧‧時間
S401、S402、S403、S404、S405、S406、S407、S408、S409、S410、S411、S501‧‧‧步驟
為讓本揭示內容之上述和其他目的、特徵、優點與實施例能更明顯易懂,所附圖式之說明如下:第1圖為根據本揭示內容之一實施例繪示一種時脈資料回復電路之示意圖;第2圖根據本揭示內容之一實施例繪示時脈資料回復電路之示意圖;第3圖根據本揭示內容之一實施例繪示迴路濾波器之示意圖;第4A圖為根據本揭示內容之一實施例中繪示一種時脈資料回復方法的流程圖;第4B圖為根據本揭示內容之一實施例中繪示第2圖所示之時脈回復電路的部分操作波形圖;以及第5圖為根據本揭示內容之一實施例中繪示一種時脈資料回復方法的流程圖。
下文係舉實施例配合所附圖式作詳細說明,但所提供之實施例並非用以限制本文所涵蓋的範圍,而結構操作之描述非用以限制其執行之順序,任何由元件重新組合之結構,所產生具有均等功效的裝置,皆為本文所涵蓋的範圍。此外,圖式僅以說明為目的,並未依照原尺寸作圖。 為使便於理解,下述說明中相同元件將以相同之符號標示來說明。
關於本文中所使用之『第一』、『第二』、...等,並非特別指稱次序或順位的意思,亦非用以限定本發明,其僅僅是為了區別以相同技術用語描述的元件或操作而已。
另外,關於本文中所使用之『耦接』或『連接』,均可指二或多個元件相互直接作實體或電性接觸,或是相互間接作實體或電性接觸,亦可指二或多個元件相互操作或動作。
請參照第1圖,第1圖為根據本揭示內容之一實施例繪示一種時脈資料回復電路100之示意圖。如第1圖所示,時脈資料回復電路100包含資料分析模組120、迴路濾波模組140以及相位調整模組160。
資料分析模組120用以根據輸入資料DATA、時脈信號CLK1與時脈信號CLK2產生誤差信號VE。於一些實施例中,如第1圖所示,資料分析模組120包含資料取樣器122、邊緣取樣器124與相位偵測器126。
資料取樣器122根據時脈信號CLK1而對輸入資料DATA之資料值進行取樣,以產生資料信號VDATA。邊緣取樣器124根據時脈信號CLK2而對輸入資料DATA之上升邊緣或下降邊緣進行取樣,以產生邊緣信號VEDGE。相位偵測器126電性耦接至資料取樣器122與邊緣取樣器124,以接收資料信號VDATA與邊緣信號VEDGE。實作上,上述之時脈信號CLK1與時脈信號CK2之間設置以具有90 度之相位差。
相位偵測器126能夠偵測資料信號VDATA與邊緣信號VEDGE之間的相位差,以產生誤差信號VE。舉例而言,當輸入資料DATA於資料傳輸過程中產生偏移,使得資料信號VDATA之相位不同於邊緣信號VEDGE之相位時,相位偵測器126能夠輸出狀態為1或-1之誤差信號VE。或者,當資料信號VDATA之相位相同於邊緣信號VEDGE之相位時,相位偵測器126能夠輸出狀態為0之誤差信號VE。
實作上,相位偵測器126可為各種架構之相位偵測器。舉例而言,在一些實施例中,相位偵測器126可為Bang-Bang相位偵測器。但本揭示內容並不以此為限,本領域具有通常知識者可視實際需求相應置換。
迴路濾波模組140電性耦接資料分析模組120,以接收誤差信號VE。迴路濾波模組140設置以根據誤差信號VE、相位臨界值MP與頻率臨界值MF產生調整信號VA。
於各個實施例中,上述之累計臨界值MACC、相位臨界值MP與頻率臨界值MF可預先儲存於迴路濾波模組140,並可經由外部程式或電路對累計臨界值MACC、相位臨界值MP與頻率臨界值MF之數值進行調整。
相位調整模組160用以根據調整信號VA產生時脈信號CLK1與時脈信號CLK2。具體而言,相位調整模組160包含相位內插器162與時脈信號產生器164。
相位內插器162電性耦接迴路濾波模組140,以接 收調整信號VA。相位內插器162根據調整信號VA而產生至少一個調整信號UP/DOWN。時脈信號產生器164電性耦接相位內插器162,以接收調整信號UP/DOWNF並根據調整信號UP/DOWN將時脈信號CLK1與時脈信號CLK2往同一相位方向進行調整。例如當調整信號UP/DOWN的狀態為UP時,時脈信號產生器164可將時脈信號CLK1與時脈信號CLK2之時脈同步提升。或者,當調整信號UP/DOWN的狀態為DOWN時,時脈信號產生器164可將時脈信號CLK1與時脈信號CLK2之時脈同步降低。如此,經由上述重複地操作,可使時脈信號CLK1與時脈信號CLK2具有正確的頻率與相位。
於本揭示內容各個實施例中,上述迴路濾波模組140更設置以對誤差信號VE進行累計,以產生累計值ACC(未繪示),並將累計值ACC與累計臨界值MACC進行比較。迴路濾波模組140可根據上述之比較結果動態地調整累計臨界值MACC、相位臨界值MP與頻率臨界值MF。
如此,時脈回復電路100得以即時地根據對輸入資料DATA的偏移程度動態地調整時脈信號CLK1與時脈信號CLK2的更新率,進而減少時脈抖動的影響。
本揭示內容以下段落將提出數個實施例,可用以實現上述的時脈資料回復電路100所述之功能與操作,但本揭示內容並不僅以下列的實施例為限。
請參照第2圖,第2圖根據本揭示內容之一實施例繪示時脈資料回復電路200之示意圖。相較於第1圖所示 之時脈資料回復電路100,時脈資料回復200中的迴路濾波模組120包含累加器202、控制單元204以及迴路濾波器206。
累加器202用以於預設時間區間內對誤差信號VE進行累加,以產生上述之累計值ACC。控制單元204用以將累計值ACC與累計臨界值MACC進行比較,以調整累計臨界值MACC、相位臨界值MP與頻率臨界值MF。迴路濾波器206用以將誤差信號VE分別與相位臨界值MP與頻率臨界值MP進行比較,以產生調整信號VA。於一些實施例中,前述之累計臨界值MACC可預先設置於控制單元204之暫存器204a,且相位臨界值MP與頻率臨界值MF可分別儲存於迴路濾波器206之暫存器206a中。
換句話說,若在預設時間區間內,累計值ACC不斷上升,代表相位偵測器126連續輸出具有狀態為1之誤差信號VE,亦即輸入資料DATA於傳輸過程產生較大的偏移量而使資料信號VDATA與邊緣信號VEDGE之相位差越來越大。此時,時脈資料回復電路200可藉由調整相位臨界值MP與頻率臨界值MF,以增加迴路濾波器206之頻寬,藉此增加時脈信號CLK1與時脈信號CLK2的更新率。如此,可加快時脈資料回復的操作速度,以盡快校正時脈信號CLK1與時脈信號CLK2。
反之,若在預設時間區間內,累計值ACC穩定於一特定值,代表相位偵測器126連續輸出具有狀態為0之誤差信號VE,亦即輸入資料DATA於傳輸過程中所產生的 偏移量已相對減少。此時,時脈資料回復電路200可藉由調整相位臨界值MP與頻率臨界值MF,以降低迴路濾波器206之頻寬。如此,時脈信號CLK1與時脈信號CLK2的更新率得以減緩,進而減少時脈抖動等雜訊的影響。
請參照第3圖,第3圖根據本揭示內容之一實施例繪示迴路濾波器300之示意圖。如第3圖所示,迴路濾波器300包含三角積分調變器320、三角積分調變器340、積分器342、計數器360與加法器380。
三角積分調變器320用以累加誤差信號VE,而產生相位累計值AP,並將相位累計值AP與相位臨界值MP進行比較。當相位累計值AP高於相位臨界值MP時,三角積分調變器320據此輸出控制信號VCP。
三角積分調變器340用以累加誤差信號VE,而產生頻率累計值AF,並將頻率累計值AF與頻率臨界值MF進行比較。當頻率累計值AF高於頻率臨界值MF時,三角積分調變器340輸出控制信號VCF。積分器342用以對三角積分調變器340輸出的控制信號VCF1進行累加,而產生積分信號VCF2。計數器360電性耦接至積分器342,以接收積分信號VCF2。計數器360可根據積分信號VCF2產生控制信號VCT。加法器380電性耦接三角積分調變器320與計數器360,以接收控制信號VCP與控制信號VCT,並將控制信號VCP與控制信號VCT進行加總後產生前述之調整信號VA。相較於用來控制相位的路徑(包含三角積分調變器320),用來控制頻率的路徑(包含三角積分調變器 340、積分器342、計數器360)上,藉由本揭示內容所示之操作方法,可使得頻率臨界值MF具有較快的調整速度,進而使時脈信號CLK1與時脈信號CLK2的頻率可具有較快的收斂速度。詳細的操作流程將於後續實施例詳述。
此外,前述之控制信號VCP、控制信號VCF1、積分信號VCF2與控制信號VCT可為具有多位元的數位信號。當頻率累計值AF高於頻率臨界值MF時,三角積分調變器340可切換控制信號VCF1之位元值,進而使計數器360開始計數,以產生不同的控制信號VCT至加法器380,進而完成對時脈信號CLK1與CLK2之頻率的調整。或者,當相位累計值AP高於相位臨界值MP時,三角積分調變器320可切換控制信號VCP之位元值,以使加法器380相應產生不同的調整信號VA,進而完成對時脈信號CLK1與CLK2之相位的調整。因此,迴路濾波器300之頻寬可由頻率臨界值MF與相位臨界值MP所決定。當頻率臨界值MF與相位臨界值MP較大時,迴路濾波器300之頻寬會降低,以具有較慢的操作速度。反之,當頻率臨界值MF與相位臨界值MP較小時,迴路濾波器300之頻寬會增加,以使時脈回復電路200具有較快的操作速度。
上述之迴路濾波器300僅為例示,各種可完成相同之操作的迴路濾波器之架構亦可使用,本領域具有通常知識者可視實際應用選擇相應之架構。
請參照第4A圖,第4A圖為根據本揭示內容之一實施例中繪示一種時脈資料回復方法400的流程圖。為了 方便說明,第4A圖所示之時脈資料回復電路200之操作會與時脈資料回復方法400一併說明。如第4A圖所示,方法400包含步驟S401、步驟S402、步驟S403、步驟S404、步驟S405、步驟S406、步驟S407、步驟S408、步驟S409、步驟S410與步驟S411。
於步驟S401中,資料取樣器122根據時脈信號CLK1對輸入資料DATA取樣而產生資料信號VDATA,邊緣取樣器124根據時脈信號CLK2對輸入資料DATA取樣而產生邊緣信號VEDGE,且相位偵測器126根據資料信號VDATA與邊緣信號VEDGE產生誤差信號VE。
於步驟S402中,累加器202先將累計值ACC重置至0,並於預設時間區間內對誤差信號VE進行累加,以產生累計值ACC。
於步驟S403中,控制單元204將累計值ACC與累計臨界值MACC進行比較。若當累計值ACC小於累計臨界值MACC時,執行步驟S404。反之,若當累計值ACC大於累計臨界值MACC時,則執行步驟S408。
於步驟S404中,當累計值ACC小於累計臨界值MACC時,控制單元204進一步地比較頻率臨界值MF與預設頻率最大臨界值MF_MAX。若當頻率臨界值MF小於預設頻率最大臨界值MF_MAX時,執行步驟S405。反之,若當累計值ACC已經大於等於累計臨界值MACC時,則執行步驟S406。
於步驟S405中,控制單元204減少累計臨界值 MACC,並增加頻率臨界值MF,並回到步驟S402。舉例而言,當目前累計值ACC小於預設的累計臨界值MACC時,代表輸入資料DATA的偏移量正在減少,時脈資料回復電路200因此可將頻率臨界值MF加大,以使前述的控制信號VCF的切換次數減少,進而降低時脈信號CLK1與CLK2的更新率。同時,時脈資料回復電路200亦將累計臨界值MACC減少,以避免下一次的累計值ACC重複觸發步驟S404。
於步驟S406中,控制單元204對相位臨界值MP與預設相位最大臨界值MP_MAX進行比較。當相位臨界值MP小於預設相位最大臨界值MP_MAX時,執行步驟S407。反之,若相位臨界值MP已大於等於預設相位最大臨界值MP_MAX時,則回到步驟S402執行進行重複運作。
於步驟S407中,控制單元204減少累計臨界值MACC,並增加相位臨界值MP,並回到步驟S402。換句話說,當輸入資料DATA的偏移量正在減少,時脈資料回復電路200經過執行多次步驟S404與步驟S405後已將頻率臨界值MF調整到預設頻率最大臨界值MF_MAX時,可進一步地透過執行步驟S407以增加相位臨界值MP,以使前述的控制信號VCP的切換次數減少,進而降低時脈信號CLK1與CLK2的更新率。
於步驟S408中,控制單元204將相位臨界值MP與預設相位最小臨界值MP_MIN進行比較。當相位臨界值MP大於預設相位最小臨界值MP_MIN時,執行步驟S409。 反之,當相位臨界值MP小於等於預設相位最小臨界值MP_MIN時,則執行步驟S410。
於步驟S409中,控制單元204增加累計臨界值MACC並減少相位頻率臨界值MP,並回到步驟S402。舉例而言,當目前累計值ACC大於預設的累計臨界值MACC時,代表輸入資料DATA的偏移量正在增加,時脈資料回復電路200因此可將相位臨界值MP減小,以使前述的控制信號VCP的切換次數增加。如此,時脈信號CLK1與CLK2的更新率得以增加,而使時脈資料回復電路200頻率追蹤操作速度增加,以快速地校正較多的偏移量。同樣地,時脈資料回復電路200亦同時減少累計臨界值MACC,以避免後續的累計值ACC重複觸發步驟S409。
於步驟S410中,在確認完相位臨界值MP已小於等於預設相位最小臨界值MP_MIN後,控制單元204進一步地將頻率臨界值MF與預設頻率最小臨界值MF_MIN進行比較。若頻率臨界值MF大於預設頻率最小臨界值MF_MIN,執行步驟S411。反之,若頻率臨界值MF已小於等於預設頻率最小臨界值MF_MIN時,則回到步驟S402。
於步驟S411中,控制單元204增加累計臨界值MACC並減少頻率臨界值MF。例如,當輸入資料DATA的偏移量不斷增加,時脈資料回復電路200經過執行多次步驟S408與步驟S409後已將相位臨界值MP調整到預設相位最小臨界值MP_MIN了。時脈資料回復電路200可進一步地透過執行步驟S411以減少頻率臨界值MF,以使前述 的控制信號VCP的切換次數減少,使得時脈信號CLK1與CLK2的更新率再次上升,藉此提升頻率追蹤的速度。
需要說明的是,於一些實施例中,上述之預設相位最小臨界值MP_MIN、預設相位最大臨界值MP_MAX、預設頻率最小臨界值MF_MIN以及預設頻率最大臨界值MF_MAX亦可預先設置於迴路濾波器206之暫存器206a中,並可根據實際應用之需求相應調整上述參數。
此外,在一些實施例中,前述時脈資料回復電路200中之各個元件可利用全數位(all digital)電路的方式進行實現。例如,上述之控制單元204與方法400可藉由狀態機(state machine)等方式進行實現。如此,時脈資料回復電路200具有容易設計與電路變異性較低之優點。或者,在另一些實施例中,時脈資料回復電路200中之各個元件可同時利用類比電路與數位電路組合(亦即混訊(mixed signal)電路)之方式進行實現。
此外,在一些實施例中,上述之累計臨界值MACC、頻率臨界值MF與相位臨界值MP可為具有多位元的數位信號。此時,控制單元204可藉由對上述參數之多位元進行移位之操作,以達到調整累計臨界值MACC、頻率臨界值MF與相位臨界值MP之操作。
舉例而言,於步驟S405與步驟S407中,控制單元204可藉由將累計臨界值MACC之各個位元往右移位一次,而使得累計臨界值MACC減半,以完成降低累計臨界值MACC之操作。或者,於步驟S409與步驟S411中,控 制單元204可藉由將累計臨界值MACC之各個位元往左移位一次,而使得累計臨界值MACC增加兩倍,以完成增加累計臨界值MACC之操作。
藉由類似之操作,控制單元204可在步驟S405中,將頻率臨界值MF增加兩倍,或在步驟S411中將頻率臨界值MF減半。同樣地,控制單元204可在步驟S407中藉由將相位臨界值MP增加兩倍或在步驟S409將頻率臨界值MF減半。
然而,上述僅為例示,上述調整累計臨界值MACC、頻率臨界值MF與相位臨界值MP之操作並不以兩倍為限。本領域具有通常知識者可視實際需求相應設置所需要之調整倍數。
請參照第4B圖,第4B圖為根據本揭示內容之一實施例中繪示第2圖所示之時脈回復電路200的部分操作波形圖。舉例而言,假設輸入資料DATA在傳輸過程中產生了2000ppm(parts per millon)的頻率誤差量,時脈回復電路200開始根據輸入資料DATA執行頻率追蹤的操作。累加器202開始累計誤差信號VE,而產生相應的累計值ACC。
於時間T1時,控制單元204判斷出此時之累計值ACC小於累計臨界值MACC(未繪示於第4B圖),而執行前述的步驟S405,以將頻率臨界值MF增加兩倍,並將累計臨界值MACC減半。
於時間T2時,頻率追蹤的操作已接近完成,而使累計值ACC趨於穩定,此時由於累計值ACC仍小於累計 臨界值MACC,控制單元204再度將頻率臨界值MF增加兩倍,以達到預設頻率最大臨界值MF_MAX,並將累計臨界值MACC減半。
於時間T3時,由於頻率臨界值MF已調整至預設頻率最大臨界值MF_MAX,故控制單元204執行上述之步驟S407,以將相位臨界值MF增加兩倍。於時間T4時,由於累計值ACC仍小於累計臨界值MACC,控制單元204再度將相位臨界值MP增加兩倍,以達到預設相位最大臨界值MP_MAX。
如第4B圖所示,當頻率追蹤操作完成時,可即時地調整相位臨界值MF與頻率臨界值MP,以相應地降低時脈追蹤回復電路200之操作速度。如此,不僅可改善因時脈抖動產生的雜訊的影響,更可減少目前操作的動態功耗。
請參照第5圖,第5圖為根據本揭示內容之一實施例中繪示一種時脈資料回復方法500的流程圖。相較於時脈資料回復方法400,時脈資料回復方法500更包含了步驟S501。於此實施例中,控制單元204在執行完前述的步驟S403後,若當累計值ACC大於累計臨界值MACC時,會進一步地執行步驟S501。
於步驟S501中,控制單元204將累計值ACC與兩倍的累計臨界值MACC比較。若當累計值ACC大於等於兩倍的累計臨界值MACC時,則執行上述的步驟S408。反之,則回到步驟S402。
也就是說,於此例中,控制單元204會在累計值 ACC大於等於兩倍的累計臨界值MACC時,才判定輸入資料DATA的偏移量過大,進而執行後續的操作。上述僅為例示,本領域具有通常知識者可視實際應用環境調整步驟S501的限制條件,以使時脈資料回復電路200可具有更多層次的頻寬調整操作。
綜上所述,本揭示內容所示之時脈回復電路與方法可即時地根據輸入資料DATA的偏移量而動態地調整內部電路之參數。如此,在輸入資料DATA的偏移量較低時,可降低時脈回復電路200的操作速度,進而降低時脈抖動的影響。或者,當輸入資料DATA的偏移量增加時,可即時地增快時脈回復電路200的操作速度,藉此增加頻率追蹤的速度。
雖然本揭示內容已以實施方式揭露如上,然其並非用以限定本發明,任何熟習此技藝者,在不脫離本揭示內容之精神和範圍內,當可作各種之更動與潤飾,因此本揭示內容之保護範圍當視後附之申請專利範圍所界定者為準。
400‧‧‧時脈資料回復方法
ACC‧‧‧累計值
MACC‧‧‧累計臨界值
MF‧‧‧頻率臨界值
MP‧‧‧相位臨界值
MP_MIN‧‧‧預設相位最小臨界值
MP_MAX‧‧‧預設相位最大臨界值
MF_MIN‧‧‧預設頻率最小臨界值
MF_MAX‧‧‧預設頻率最大臨界值
S401、S402、S403、S404、S405、S406、S407、 S408、S409、S410、S411‧‧‧步驟

Claims (20)

  1. 一種時脈資料回復電路,包含:一資料分析模組,用以根據一輸入資料、一第一時脈信號與一第二時脈信號產生一誤差信號;一迴路濾波模組,用以根據該誤差信號、一相位臨界值與一頻率臨界值產生一第一調整信號;以及一相位調整模組,用以根據該第一調整信號產生該第一時脈信號與該第二時脈信號,其中該迴路濾波模組更用以累加該誤差信號,以產生一累計值,並將該累計值與一累計臨界值進行比較,以動態調整該累計臨界值、該相位臨界值與該頻率臨界值。
  2. 如請求項1所述之時脈資料回復電路,其中該迴路濾波模組包含:一累加器,用以於一預設時間區間內對該誤差信號進行累加,以產生該累計值;一控制單元,用以將該累計值與該累計臨界值進行比較,以調整該累計臨界值、該相位臨界值與該頻率臨界值;以及一迴路濾波器,用以將該誤差信號分別對該相位臨界值與該頻率臨界值進行比較,而產生該第一調整信號。
  3. 如請求項2所述之時脈資料回復電路,其中當該累計值小於該累計臨界值時,該控制單元將該頻率臨界值 與一預設頻率最大臨界值進行比較,且當該頻率臨界值小於該預設頻率最大臨界值時,該控制單元減少該累計臨界值並增加該頻率臨界值。
  4. 如請求項3所述之時脈資料回復電路,其中當該頻率臨界值小於該預設頻率最大臨界值時,該控制單元將該累計臨界值減半,並將該頻率臨界值增加兩倍。
  5. 如請求項3所述之時脈資料回復電路,其中當該頻率臨界值大於等於該預設頻率最大臨界值時,該控制單元更將該相位臨界值與一預設相位最大臨界值進行比較,且當該相位臨界值小於該預設相位最大臨界值時,該控制單元減少該累計臨界值並增加該相位臨界值。
  6. 如請求項5所述之時脈資料回復電路,其中當該相位臨界值小於該預設相位最大臨界值時,該控制單元將該累計臨界值減半,並將該相位臨界值增加兩倍。
  7. 如請求項2所述之時脈資料回復電路,其中當該累計值大於等於該累計臨界值時,該控制單元將該相位臨界值與一預設相位最小臨界值進行比較,且當該相位臨界值大於該預設相位最小臨界值時,該控制單元增加該累計臨界值並減少該相位臨界值。
  8. 如請求項7所述之時脈資料回復電路,其中當該累計值大於等於兩倍的該累計臨界值時,該控制單元進行比較該頻率臨界值與該預設頻率最小臨界值。
  9. 如請求項7所述之時脈資料回復電路,其中當該相位臨界值大於該預設相位最小臨界值時,該控制單元將該累計臨界值增加兩倍,並將該相位臨界值減半。
  10. 如請求項7所述之時脈資料回復電路,其中當該相位臨界值小於等於該相位頻率最小臨界值時,該控制單元更將該頻率臨界值與一預設頻率最小臨界值進行比較,且當該頻率臨界值大於該預設頻率最小臨界值時,該控制單元增加該累計臨界值並減少該頻率臨界值。
  11. 如請求項10所述之時脈資料回復電路,其中當該頻率臨界值大於該預設頻率最小臨界值時,該控制單元將該累計臨界值增加兩倍,並將該頻率臨界值減半。
  12. 如請求項2所述之時脈資料回復電路,其中該迴路濾波模組包含:一第一三角積分調變器,用以累計該誤差信號產生一相位累計值,並在該相位累計值高於該相位臨界值時輸出一第一控制信號;一第二三角積分調變器,用以累計該誤差信號產生一頻 率累計值,並在該頻率累計值高於該頻率臨界值時輸出一第二控制信號;一積分器,用以對該第二控制信號進行累加,以產生一積分信號;一計數器,用以根據該積分信號進行計數,以產生一第三控制信號;以及一加法器,用以根據該第一控制信號與該第三控制信號產生該第一調整信號。
  13. 如請求項1所述之時脈資料回復電路,其中該資料分析模組包含:一資料取樣器,用以根據該第一時脈信號對該輸入資料之資料值取樣,以產生一資料信號;一邊緣取樣器,用以根據該第二時脈信號對該輸入資料之上升邊緣或下降邊緣取樣,以產生一邊緣信號,其中該第一時脈信號與該第二時脈信號具有90度的相位差;以及一相位偵測器,用以根據該資料信號與該邊緣信號產生該誤差信號。
  14. 如請求項1所述之時脈資料回復電路,其中該相位調整模組包含:一相位內插器,用以根據該調整信號產生至少一第二調整信號;以及 一時脈信號產生器,用以根據該至少一第二調整信號產生該第一時脈信號與該第二時脈信號。
  15. 一種時脈資料回復方法,包含:經由一資料取樣器根據一第一時脈信號對一輸入資料取樣,以產生一資料信號;經由一邊緣取樣器根據一第二時脈信號對該輸入資料取樣,以產生一邊緣信號,其中該第一時脈信號與該第二時脈信號具有90度之相位差;經由一相位偵測器根據該資料信號與該邊緣信號產生一誤差信號;經由一累加器於一預設時間區間內對該誤差信號進行累加,以產生一累計值;經由一控制單元比較該累計值與一累計臨界值,以動態調整該累計臨界值、一相位臨界值與一頻率臨界值;經由一迴路濾波器根據該誤差信號、該相位臨界值與該頻率臨界值產生一調整信號;以及經由一相位調整模組根據該調整信號調整該第一時脈信號與該第二時脈信號。
  16. 如請求項15所述之時脈資料回復方法,其中調整該累計臨界值、該相位臨界值與該頻率臨界值之步驟包含:當該累計值小於該累計臨界值時,該控制單元比較該頻率臨界值與一預設頻率最大臨界值,且當該頻率臨界值 小於該預設頻率最大臨界值時,該控制單元減少該累計臨界值並增加該頻率臨界值。
  17. 如請求項16所述之時脈資料回復方法,其中當該頻率臨界值大於等於該預設頻率最大臨界值時,該控制單元比較該相位臨界值與一預設相位最大臨界值,且當該相位臨界值小於該預設相位最大臨界值時,該控制單元減少該累計臨界值並增加該相位臨界值。
  18. 如請求項16所述之時脈資料回復方法,其中調整該累計臨界值、該相位臨界值與該頻率臨界值之步驟包含:當該累計值大於等於該累計臨界值時,該控制單元比較該相位臨界值與一預設相位最小臨界值,且當該相位臨界值大於該預設相位最小臨界值時,該控制單元增加該累計臨界值並減少該相位臨界值。
  19. 如請求項18所述之時脈資料回復方法,其中當該累計值大於等於兩倍的該累計臨界值時,該控制單元在進行比較該相位臨界值與該預設相位最小臨界值。
  20. 如請求項18所述之時脈資料回復方法,其中當該相位臨界值小於等於該預設相位最小臨界值時,該控制單元比較該頻率臨界值與一預設頻率最小臨界值,且當該頻率臨界值大於該預設頻率最小臨界值時,該控制單元增加 該累計臨界值並減少該頻率臨界值。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI692206B (zh) * 2019-02-01 2020-04-21 群聯電子股份有限公司 時脈資料回復電路、記憶體儲存裝置及快閃記憶體控制器
TWI715462B (zh) * 2020-03-05 2021-01-01 瑞昱半導體股份有限公司 時脈資料回復裝置與時脈資料回復方法
TWI739571B (zh) * 2020-08-28 2021-09-11 崛智科技有限公司 時脈資料回復電路

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105264814B (zh) * 2014-04-22 2019-03-15 京微雅格(北京)科技有限公司 Lvds数据恢复方法及电路
CN107306178B (zh) * 2016-04-25 2021-05-25 创意电子股份有限公司 时脉数据回复装置与方法
US9882703B1 (en) * 2016-11-08 2018-01-30 Xilinx, Inc. Resolving meta-stability in a clock and data recovery circuit
US10439793B2 (en) * 2017-05-03 2019-10-08 Global Unichip Corporation Device and method for recovering clock and data
US10256968B1 (en) * 2017-07-26 2019-04-09 Xilinx, Inc. Systems and methods for clock and data recovery
CN110611496B (zh) * 2018-06-14 2023-04-07 创意电子股份有限公司 时脉数据回复装置与相位控制方法
US10637637B2 (en) * 2018-09-24 2020-04-28 Qualcomm Incorporated Fixing dead-zone in clock data recovery circuits
TWI727843B (zh) * 2020-06-30 2021-05-11 瑞昱半導體股份有限公司 電子裝置之接收端及時脈回復操作之相位閥值的設定方法
KR20220022398A (ko) * 2020-08-18 2022-02-25 삼성전자주식회사 적응적 등화를 수행하는 수신 회로 및 이를 포함하는 시스템
JP2022106500A (ja) * 2021-01-07 2022-07-20 株式会社メガチップス クロックデータ再生回路および受信機
TW202329645A (zh) * 2021-11-11 2023-07-16 南韓商三星電子股份有限公司 時鐘資料恢復電路、數位環路濾波器以及包括其的裝置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7286625B2 (en) * 2003-02-07 2007-10-23 The Regents Of The University Of California High-speed clock and data recovery circuit
JP3822632B2 (ja) * 2004-04-16 2006-09-20 ザインエレクトロニクス株式会社 送信回路、受信回路及びクロック抽出回路並びにデータ伝送方法及びデータ伝送システム
TWI346460B (en) 2006-10-31 2011-08-01 Realtek Semiconductor Corp A clock and data recovery circuit and a method for adjusting loop bandwidth used thereby
US8279992B1 (en) 2008-11-24 2012-10-02 Nvidia Corporation Adaptive bandwidth clock and data recovery circuit and method
US8804888B2 (en) * 2010-07-12 2014-08-12 Ensphere Solutions, Inc. Wide band clock data recovery
US8938043B2 (en) 2012-03-29 2015-01-20 Terasquare Co., Ltd. Adaptive optimum CDR bandwidth estimation by using a kalman gain extractor

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI692206B (zh) * 2019-02-01 2020-04-21 群聯電子股份有限公司 時脈資料回復電路、記憶體儲存裝置及快閃記憶體控制器
TWI715462B (zh) * 2020-03-05 2021-01-01 瑞昱半導體股份有限公司 時脈資料回復裝置與時脈資料回復方法
US11115178B1 (en) 2020-03-05 2021-09-07 Realtek Semiconductor Corporation Clock and data recovery device and clock and data recovery method
TWI739571B (zh) * 2020-08-28 2021-09-11 崛智科技有限公司 時脈資料回復電路
US11201722B1 (en) 2020-08-28 2021-12-14 Digwise Technology Corporation, Ltd Clock and data recovery circuit

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