JPH06314696A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH06314696A JPH06314696A JP10269393A JP10269393A JPH06314696A JP H06314696 A JPH06314696 A JP H06314696A JP 10269393 A JP10269393 A JP 10269393A JP 10269393 A JP10269393 A JP 10269393A JP H06314696 A JPH06314696 A JP H06314696A
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Abstract
(57)【要約】
【目的】この発明は、ベ−ス抵抗を低減するとともに、
コレクタ・ベ−ス容量を減少させる。 【構成】N+ 型シリコン基板21の表面上にN型エピタキ
シャル層22を設け、N型エピタキシャル層22に第1、第
2のトレンチ22a,22b を設け、トレンチ22a,22bそれぞ
れの側壁部および底部に第2の酸化膜24を設ける。次
に、トレンチ22a,22b の底部および底部側の側壁部それ
ぞれに第2の酸化膜24が残るようにエッチングする。ト
レンチ22a,22b の内部およびN型エピタキシャル層22の
上にボロンがド−プされた第2のポリシリコン膜26を堆
積し、熱処理されることによってボロンをN型エピタキ
シャル層22に拡散させることにより、N型エピタキシャ
ル層22に浅いベ−ス領域を形成し、この浅いベ−ス領域
にエミッタ領域29を形成している。従って、ベ−ス抵抗
を低減できるとともに、コレクタ・ベ−ス容量を減少で
きる。
コレクタ・ベ−ス容量を減少させる。 【構成】N+ 型シリコン基板21の表面上にN型エピタキ
シャル層22を設け、N型エピタキシャル層22に第1、第
2のトレンチ22a,22b を設け、トレンチ22a,22bそれぞ
れの側壁部および底部に第2の酸化膜24を設ける。次
に、トレンチ22a,22b の底部および底部側の側壁部それ
ぞれに第2の酸化膜24が残るようにエッチングする。ト
レンチ22a,22b の内部およびN型エピタキシャル層22の
上にボロンがド−プされた第2のポリシリコン膜26を堆
積し、熱処理されることによってボロンをN型エピタキ
シャル層22に拡散させることにより、N型エピタキシャ
ル層22に浅いベ−ス領域を形成し、この浅いベ−ス領域
にエミッタ領域29を形成している。従って、ベ−ス抵抗
を低減できるとともに、コレクタ・ベ−ス容量を減少で
きる。
Description
【0001】
【産業上の利用分野】この発明は、半導体装置に係わ
り、特に最大遮断周波数を高くし、ノイズ指数を小さく
した高周波トランジスタに関する。
り、特に最大遮断周波数を高くし、ノイズ指数を小さく
した高周波トランジスタに関する。
【0002】
【従来の技術】図6は、従来の高周波トランジスタを示
す断面図である。N+ 型シリコン基板1の表面上にはN
型エピタキシャル層2が設けられる。このN型エピタキ
シャル層2の表面にはP型拡散層からなるベ−ス領域3
aが形成され、このベ−ス領域3aの両端にはP+ 型拡
散層からなるグラフトベ−ス領域3bが形成される。次
に、前記N型エピタキシャル層2の上には酸化膜4が設
けられ、この酸化膜4の上にはシリコン窒化膜5が設け
られる。
す断面図である。N+ 型シリコン基板1の表面上にはN
型エピタキシャル層2が設けられる。このN型エピタキ
シャル層2の表面にはP型拡散層からなるベ−ス領域3
aが形成され、このベ−ス領域3aの両端にはP+ 型拡
散層からなるグラフトベ−ス領域3bが形成される。次
に、前記N型エピタキシャル層2の上には酸化膜4が設
けられ、この酸化膜4の上にはシリコン窒化膜5が設け
られる。
【0003】この後、このシリコン窒化膜5および酸化
膜4にはベ−ス領域3aの上に位置する第1のコンタク
トホ−ル5aが設けられる。次に、前記シリコン窒化膜
5および酸化膜4をマスクとして不純物がイオン注入さ
れることにより、N型エピタキシャル層2におけるベ−
ス領域3aの内にはエミッタ領域6が形成される。この
後、前記第1のコンタクトホ−ル5aの内およびシリコ
ン窒化膜5の上にはAsがド−プされたポリシリコンか
らなるエミッタ電極7が設けられる。
膜4にはベ−ス領域3aの上に位置する第1のコンタク
トホ−ル5aが設けられる。次に、前記シリコン窒化膜
5および酸化膜4をマスクとして不純物がイオン注入さ
れることにより、N型エピタキシャル層2におけるベ−
ス領域3aの内にはエミッタ領域6が形成される。この
後、前記第1のコンタクトホ−ル5aの内およびシリコ
ン窒化膜5の上にはAsがド−プされたポリシリコンか
らなるエミッタ電極7が設けられる。
【0004】次に、前記シリコン窒化膜5および酸化膜
4にはグラフトベ−ス領域3bの上に位置する第2、3
のコンタクトホ−ル5b、5cが設けられる。この後、
第2、第3のコンタクトホ−ル5b、5cの内およびシ
リコン窒化膜5の上にはAlからなる幅8aが2.0μ
mの第1、第2のベ−ス配線8、9が設けられ、前記エ
ミッタ電極7の上には幅10aが1.9μmのエミッタ
配線10が設けられる。これにより、第1のベ−ス配線
8とエミッタ配線10との間隔9aおよび第2のベ−ス
配線9とエミッタ配線10との間隔9aそれぞれは0.
8μmとされ、グラフトベ−ス3b相互間隔、即ちベ−
ス・ベ−ス間隔3cは5.5μmとされる。また、ベ−
スコンタクトからベ−ス領域3a(浅いベ−ス)までの
距離は、メタルとの合わせ余裕が必要となるため、1.
4μmとされている。
4にはグラフトベ−ス領域3bの上に位置する第2、3
のコンタクトホ−ル5b、5cが設けられる。この後、
第2、第3のコンタクトホ−ル5b、5cの内およびシ
リコン窒化膜5の上にはAlからなる幅8aが2.0μ
mの第1、第2のベ−ス配線8、9が設けられ、前記エ
ミッタ電極7の上には幅10aが1.9μmのエミッタ
配線10が設けられる。これにより、第1のベ−ス配線
8とエミッタ配線10との間隔9aおよび第2のベ−ス
配線9とエミッタ配線10との間隔9aそれぞれは0.
8μmとされ、グラフトベ−ス3b相互間隔、即ちベ−
ス・ベ−ス間隔3cは5.5μmとされる。また、ベ−
スコンタクトからベ−ス領域3a(浅いベ−ス)までの
距離は、メタルとの合わせ余裕が必要となるため、1.
4μmとされている。
【0005】ところで、高周波トランジスタの性能は、
最大遮断周波数fT とノイズ指数NF とにより示され
る。前記最大遮断周波数fT を高くするためには、ベ−
ス・エミッタ接合のシャロ−化、コレクタ・ベ−ス容量
Ccbo を低くするための配線容量の低減化、ベ−ス抵抗
rbbを低くするための微細化・低配線抵抗化が考えられ
る。このうち、ベ−ス抵抗rbbを低減させることによ
り、最大遮断周波数fT およびノイズ指数NF それぞれ
の向上が同時に期待できる。したがって、上記従来の高
周波トランジスタでは、ベ−ス抵抗rbbを低減させるた
め、グラフトベ−ス、エミッタ・ベ−ス間隔の縮小化、
ベ−ス電極の低抵抗化が行われている。
最大遮断周波数fT とノイズ指数NF とにより示され
る。前記最大遮断周波数fT を高くするためには、ベ−
ス・エミッタ接合のシャロ−化、コレクタ・ベ−ス容量
Ccbo を低くするための配線容量の低減化、ベ−ス抵抗
rbbを低くするための微細化・低配線抵抗化が考えられ
る。このうち、ベ−ス抵抗rbbを低減させることによ
り、最大遮断周波数fT およびノイズ指数NF それぞれ
の向上が同時に期待できる。したがって、上記従来の高
周波トランジスタでは、ベ−ス抵抗rbbを低減させるた
め、グラフトベ−ス、エミッタ・ベ−ス間隔の縮小化、
ベ−ス電極の低抵抗化が行われている。
【0006】図7は、図6に示す高周波トランジスタの
要部を示す断面図である。N型エピタキシャル層2には
ベ−ス領域3aが形成されており、このベ−ス領域3a
の両端にはグラフトベ−ス領域3bが形成されている。
前記ベ−ス領域3aの内にはエミッタ領域6が形成され
ており、このエミッタ領域6およびベ−ス領域3aはト
ランジスタの動作領域11となっている。このような構
成の高周波トランジスタのベ−ス抵抗rbbを小さくする
には、グラフトベ−ス領域3bの深さによる抵抗r1 と
エミッタ・ベ−ス間隔12による抵抗r2 とを小さくす
る必要がある。図8は、従来の高周波トランジスタのグ
ラフト構造において、グラフトベ−ス領域を深くするこ
とによるトランジスタ特性への影響を示す断面図であ
る。
要部を示す断面図である。N型エピタキシャル層2には
ベ−ス領域3aが形成されており、このベ−ス領域3a
の両端にはグラフトベ−ス領域3bが形成されている。
前記ベ−ス領域3aの内にはエミッタ領域6が形成され
ており、このエミッタ領域6およびベ−ス領域3aはト
ランジスタの動作領域11となっている。このような構
成の高周波トランジスタのベ−ス抵抗rbbを小さくする
には、グラフトベ−ス領域3bの深さによる抵抗r1 と
エミッタ・ベ−ス間隔12による抵抗r2 とを小さくす
る必要がある。図8は、従来の高周波トランジスタのグ
ラフト構造において、グラフトベ−ス領域を深くするこ
とによるトランジスタ特性への影響を示す断面図であ
る。
【0007】
【発明が解決しようとする課題】上述したように、ベ−
ス抵抗rbbを低減させるには、図8に示すように、グラ
フトベ−ス領域3bの深さ13を深くすることによって
前記ベ−ス配線8、9とグラフトベ−ス領域3bとのコ
ンタクト性を向上させることにより、ベ−スコンタクト
部の抵抗r1 を小さくすることが考えられる。しかし、
グラフトベ−ス領域3bを深くすると、サイド拡散が生
じることによりエミッタ・ベ−ス間隔12が増加し、抵
抗r2 が大きくなる。したがって、上記従来の高周波ト
ランジスタでは、ベ−ス抵抗rbbを充分に低減させるこ
とができない。また、エミッタ・ベ−ス間隔12の増加
によるコレクタ・ベ−ス容量Ccbo の増加を招く。
ス抵抗rbbを低減させるには、図8に示すように、グラ
フトベ−ス領域3bの深さ13を深くすることによって
前記ベ−ス配線8、9とグラフトベ−ス領域3bとのコ
ンタクト性を向上させることにより、ベ−スコンタクト
部の抵抗r1 を小さくすることが考えられる。しかし、
グラフトベ−ス領域3bを深くすると、サイド拡散が生
じることによりエミッタ・ベ−ス間隔12が増加し、抵
抗r2 が大きくなる。したがって、上記従来の高周波ト
ランジスタでは、ベ−ス抵抗rbbを充分に低減させるこ
とができない。また、エミッタ・ベ−ス間隔12の増加
によるコレクタ・ベ−ス容量Ccbo の増加を招く。
【0008】この発明は上記のような事情を考慮してな
されたものであり、その目的は、エミッタ・ベ−ス間隔
を小さくし、且つベ−ス領域を深く形成することによ
り、ベ−ス抵抗を低減するとともに、コレクタ・ベ−ス
容量を減少させた半導体装置およびその製造方法を提供
することにある。
されたものであり、その目的は、エミッタ・ベ−ス間隔
を小さくし、且つベ−ス領域を深く形成することによ
り、ベ−ス抵抗を低減するとともに、コレクタ・ベ−ス
容量を減少させた半導体装置およびその製造方法を提供
することにある。
【0009】
【課題を解決するための手段】この発明は、上記課題を
解決するため、半導体基体に設けられたトレンチと、前
記トレンチの底部に設けられた酸化膜と、不純物が導入
されたポリシリコンを前記トレンチの内部に埋め込み形
成された深いベ−ス領域と、前記トレンチの側壁部およ
び前記半導体基体の表面から前記不純物を拡散して形成
された浅いベ−ス領域と、前記浅いベ−ス領域の内に形
成されたエミッタ領域とを具備することを特徴としてい
る。
解決するため、半導体基体に設けられたトレンチと、前
記トレンチの底部に設けられた酸化膜と、不純物が導入
されたポリシリコンを前記トレンチの内部に埋め込み形
成された深いベ−ス領域と、前記トレンチの側壁部およ
び前記半導体基体の表面から前記不純物を拡散して形成
された浅いベ−ス領域と、前記浅いベ−ス領域の内に形
成されたエミッタ領域とを具備することを特徴としてい
る。
【0010】また、半導体基体にトレンチを設ける工程
と、前記トレンチの内部に酸化膜を設ける工程と、前記
酸化膜の一部をエッチングして、前記トレンチの底部に
前記酸化膜を残す工程と、前記トレンチの内部および前
記半導体基体の上に不純物が導入されたポリシリコンを
設ける工程と、熱処理して前記トレンチの側壁部および
前記半導体基体の表面から前記不純物を拡散し、前記ト
レンチの内部に深いベ−ス領域を形成するとともに、前
記半導体基体に浅いベ−ス領域を形成する工程と、前記
浅いベ−ス領域にエミッタ領域を形成する工程とを具備
することを特徴としている。
と、前記トレンチの内部に酸化膜を設ける工程と、前記
酸化膜の一部をエッチングして、前記トレンチの底部に
前記酸化膜を残す工程と、前記トレンチの内部および前
記半導体基体の上に不純物が導入されたポリシリコンを
設ける工程と、熱処理して前記トレンチの側壁部および
前記半導体基体の表面から前記不純物を拡散し、前記ト
レンチの内部に深いベ−ス領域を形成するとともに、前
記半導体基体に浅いベ−ス領域を形成する工程と、前記
浅いベ−ス領域にエミッタ領域を形成する工程とを具備
することを特徴としている。
【0011】
【作用】この発明は、半導体基体にトレンチを設け、こ
のトレンチの内部に不純物が導入されたポリシリコンを
埋め込むことにより、深いベ−ス領域を形成し、前記ト
レンチの側壁部および前記半導体基体の表面から前記不
純物が拡散されることにより浅いベ−ス領域を形成し、
この浅いベ−ス領域の内にエミッタ領域を形成してい
る。したがって、前記深いベ−ス領域の幅を狭く形成す
ることにより、エミッタ・ベ−ス間隔を小さくすること
ができる。また、前記トレンチの形状を深く形成するこ
とにより、前記深いベ−ス領域も深く形成することがで
きる。この結果、ベ−ス抵抗を低減することができる。
これとともに、前記トレンチの底部に酸化膜を設けてい
るため、コレクタ・ベ−ス容量を低減させることができ
る。
のトレンチの内部に不純物が導入されたポリシリコンを
埋め込むことにより、深いベ−ス領域を形成し、前記ト
レンチの側壁部および前記半導体基体の表面から前記不
純物が拡散されることにより浅いベ−ス領域を形成し、
この浅いベ−ス領域の内にエミッタ領域を形成してい
る。したがって、前記深いベ−ス領域の幅を狭く形成す
ることにより、エミッタ・ベ−ス間隔を小さくすること
ができる。また、前記トレンチの形状を深く形成するこ
とにより、前記深いベ−ス領域も深く形成することがで
きる。この結果、ベ−ス抵抗を低減することができる。
これとともに、前記トレンチの底部に酸化膜を設けてい
るため、コレクタ・ベ−ス容量を低減させることができ
る。
【0012】
【実施例】以下、図面を参照してこの発明の一実施例に
ついて説明する。図1乃至図5は、この発明の実施例に
よる半導体装置の製造方法を示す断面図である。先ず、
図2に示すように、N+ 型シリコン基板21の表面上に
はN型エピタキシャル層22が設けられ、このN型エピ
タキシャル層22の上には第1の酸化膜23が形成され
る。この第1の酸化膜23の上には図示せぬレジスト膜
が設けられ、このレジスト膜をマスクとして前記第1の
酸化膜23はエッチングされる。次に、前記レジスト膜
は除去される。この後、前記第1の酸化膜23をマスク
としてエッチングされることにより、前記N型エピタキ
シャル層22には第1および第2のトレンチ22a、2
2bが形成される。
ついて説明する。図1乃至図5は、この発明の実施例に
よる半導体装置の製造方法を示す断面図である。先ず、
図2に示すように、N+ 型シリコン基板21の表面上に
はN型エピタキシャル層22が設けられ、このN型エピ
タキシャル層22の上には第1の酸化膜23が形成され
る。この第1の酸化膜23の上には図示せぬレジスト膜
が設けられ、このレジスト膜をマスクとして前記第1の
酸化膜23はエッチングされる。次に、前記レジスト膜
は除去される。この後、前記第1の酸化膜23をマスク
としてエッチングされることにより、前記N型エピタキ
シャル層22には第1および第2のトレンチ22a、2
2bが形成される。
【0013】次に、図3に示すように、前記第1、第2
のトレンチ22a、22bそれぞれの側壁部および底部
には第2の酸化膜24が設けられる。この後、前記第
1、第2の酸化膜23、24の上にはボロンがド−プさ
れた第1のポリシリコン膜25が堆積される。次に、こ
のポリシリコン膜25はCDE(Chemical Dry Etching)
法によりエッチバックされ、第1、第2のトレンチ22
a、22bそれぞれの内部に第1のポリシリコン膜25
が埋め込まれる。
のトレンチ22a、22bそれぞれの側壁部および底部
には第2の酸化膜24が設けられる。この後、前記第
1、第2の酸化膜23、24の上にはボロンがド−プさ
れた第1のポリシリコン膜25が堆積される。次に、こ
のポリシリコン膜25はCDE(Chemical Dry Etching)
法によりエッチバックされ、第1、第2のトレンチ22
a、22bそれぞれの内部に第1のポリシリコン膜25
が埋め込まれる。
【0014】この後、図4に示すように、前記第1、第
2の酸化膜23、24は、Buffer HFにより前
記トレンチ22a、22bの底部および底部側の側壁部
それぞれにおける第2の酸化膜24が残るようにエッチ
ングされる。次に、前記トレンチ22a、22bの内部
およびN型エピタキシャル層22の上にはボロンがド−
プされた第2のポリシリコン膜26が堆積される。これ
により、前記トレンチ22a、22bの内部はポリシリ
コン膜25、26により完全に埋め込まれる。この結
果、第1、第2のトレンチ22a、22bの内部には深
いベ−ス領域27aが形成される。この後、前記第1、
第2のポリシリコン膜25、26が熱処理されることに
よって、ボロンがN型エピタキシャル層22に拡散され
る。これにより、前記N型エピタキシャル層22には浅
いベ−ス領域、即ち真性ベ−ス領域27bが形成され
る。
2の酸化膜23、24は、Buffer HFにより前
記トレンチ22a、22bの底部および底部側の側壁部
それぞれにおける第2の酸化膜24が残るようにエッチ
ングされる。次に、前記トレンチ22a、22bの内部
およびN型エピタキシャル層22の上にはボロンがド−
プされた第2のポリシリコン膜26が堆積される。これ
により、前記トレンチ22a、22bの内部はポリシリ
コン膜25、26により完全に埋め込まれる。この結
果、第1、第2のトレンチ22a、22bの内部には深
いベ−ス領域27aが形成される。この後、前記第1、
第2のポリシリコン膜25、26が熱処理されることに
よって、ボロンがN型エピタキシャル層22に拡散され
る。これにより、前記N型エピタキシャル層22には浅
いベ−ス領域、即ち真性ベ−ス領域27bが形成され
る。
【0015】次に、図5に示すように、前記第2のポリ
シリコン膜26は、ラッピング装置によりN型エピタキ
シャル層22の表面が露出するまで削られる。この後、
前記N型エピタキシャル層22およびポリシリコン膜2
6の上には第3の酸化膜28が形成される。この酸化膜
28の上には図示せぬレジスト膜が設けられ、このレジ
スト膜をマスクとしてエッチングされることにより第3
の酸化膜28には浅いベ−ス領域27bの上に位置する
開孔部28aが設けられる。この後、前記レジスト膜は
除去される。次に、前記第3の酸化膜28をマスクとし
て前記N型エピタキシャル層22にはAsがイオン注入
される。この後、熱処理されることにより、前記N型エ
ピタキシャル層22における浅いベ−ス領域27bの内
にはエミッタ領域29が形成される。
シリコン膜26は、ラッピング装置によりN型エピタキ
シャル層22の表面が露出するまで削られる。この後、
前記N型エピタキシャル層22およびポリシリコン膜2
6の上には第3の酸化膜28が形成される。この酸化膜
28の上には図示せぬレジスト膜が設けられ、このレジ
スト膜をマスクとしてエッチングされることにより第3
の酸化膜28には浅いベ−ス領域27bの上に位置する
開孔部28aが設けられる。この後、前記レジスト膜は
除去される。次に、前記第3の酸化膜28をマスクとし
て前記N型エピタキシャル層22にはAsがイオン注入
される。この後、熱処理されることにより、前記N型エ
ピタキシャル層22における浅いベ−ス領域27bの内
にはエミッタ領域29が形成される。
【0016】この後、図1に示すように、前記第3の酸
化膜28には深いベ−ス領域27aの上に位置する第
1、第2のコンタクトホ−ル28b、28cが設けられ
る。次に、第1、第2のコンタクトホ−ル28b、28
cおよび開孔部28aの内にはTiが堆積される。これ
により、前記エミッタ領域29の上には自己整合的にエ
ミッタシリサイド30が形成され、深いベ−ス領域27
aの上にはベ−スポリサイド31が形成される。
化膜28には深いベ−ス領域27aの上に位置する第
1、第2のコンタクトホ−ル28b、28cが設けられ
る。次に、第1、第2のコンタクトホ−ル28b、28
cおよび開孔部28aの内にはTiが堆積される。これ
により、前記エミッタ領域29の上には自己整合的にエ
ミッタシリサイド30が形成され、深いベ−ス領域27
aの上にはベ−スポリサイド31が形成される。
【0017】上記実施例の高周波トランジスタの寸法に
ついて説明すると、第1、第2のトレンチ22a、22
bおよびエミッタ領域29それぞれの幅29aは1μm
とされている。ベ−スコンタクトから浅いベ−スまでの
距離、即ちエミッタ領域29と第1のトレンチ22aと
の間の合わせ余裕32およびエミッタ領域29と第2の
トレンチ22bとの間の合わせ余裕32それぞれは0.
5μmとされている。これにより、ベ−ス・ベ−ス間隔
33は、3.0μmとされる。
ついて説明すると、第1、第2のトレンチ22a、22
bおよびエミッタ領域29それぞれの幅29aは1μm
とされている。ベ−スコンタクトから浅いベ−スまでの
距離、即ちエミッタ領域29と第1のトレンチ22aと
の間の合わせ余裕32およびエミッタ領域29と第2の
トレンチ22bとの間の合わせ余裕32それぞれは0.
5μmとされている。これにより、ベ−ス・ベ−ス間隔
33は、3.0μmとされる。
【0018】上記実施例によれば、N型エピタキシャル
層22に第1および第2のトレンチ22a、22bを形
成し、これらトレンチ22a、22bの内にボロンがド
−プされた第1、第2のポリシリコン膜25、26を埋
込むことにより深くて幅が狭いベ−ス領域27aを形成
している。このため、前記ポリサイド31と深いベ−ス
領域27aとのコンタクト性を向上させることができ、
ベ−スコンタクト部の抵抗を小さくすることができる。
しかも、前記深いベ−ス領域27aの幅も小さく形成し
ているため、エミッタ・ベ−ス間隔を縮小させることが
できる。したがって、高周波トランジスタのベ−ス抵抗
を従来の高周波トランジスタのそれより小さくすること
ができる。これとともに、第1、第2のトレンチ22
a、22bそれぞれの側壁部および底部に第2の酸化膜
24を設けているため、コレクタ・ベ−ス容量を低減さ
せることができる。
層22に第1および第2のトレンチ22a、22bを形
成し、これらトレンチ22a、22bの内にボロンがド
−プされた第1、第2のポリシリコン膜25、26を埋
込むことにより深くて幅が狭いベ−ス領域27aを形成
している。このため、前記ポリサイド31と深いベ−ス
領域27aとのコンタクト性を向上させることができ、
ベ−スコンタクト部の抵抗を小さくすることができる。
しかも、前記深いベ−ス領域27aの幅も小さく形成し
ているため、エミッタ・ベ−ス間隔を縮小させることが
できる。したがって、高周波トランジスタのベ−ス抵抗
を従来の高周波トランジスタのそれより小さくすること
ができる。これとともに、第1、第2のトレンチ22
a、22bそれぞれの側壁部および底部に第2の酸化膜
24を設けているため、コレクタ・ベ−ス容量を低減さ
せることができる。
【0019】また、従来の高周波トランジスタでは、ベ
−スコンタクトから浅いベ−スまでの距離は、メタルと
の合わせ余裕が必要となるため、1.4μmとされてい
た。これに対して、この発明では、ベ−スコンタクトか
ら浅いベ−スまでの距離を0.5μm程度にすることが
できる。このため、ベ−ス抵抗を大幅に減少させること
ができる。
−スコンタクトから浅いベ−スまでの距離は、メタルと
の合わせ余裕が必要となるため、1.4μmとされてい
た。これに対して、この発明では、ベ−スコンタクトか
ら浅いベ−スまでの距離を0.5μm程度にすることが
できる。このため、ベ−ス抵抗を大幅に減少させること
ができる。
【0020】また、従来の高周波トランジスタでは、エ
ミッタ電極の上にエミッタ配線を形成する構造であるた
め、エミッタ電極による凹凸がエミッタ配線の加工を困
難にしていた。これに対して、この発明では、エミッタ
領域29の上にエミッタシリサイド30を自己整合的に
形成しているため、電極をフラットに形成することがで
きる。
ミッタ電極の上にエミッタ配線を形成する構造であるた
め、エミッタ電極による凹凸がエミッタ配線の加工を困
難にしていた。これに対して、この発明では、エミッタ
領域29の上にエミッタシリサイド30を自己整合的に
形成しているため、電極をフラットに形成することがで
きる。
【0021】また、第1、第2のトレンチ22a、22
bそれぞれの底部および底部側の側壁部に第2の酸化膜
24を設けている。このため、コレクタ・ベ−スの接合
面積を従来のそれに比べて40%以下とすることができ
る。これにより、コレクタ・ベ−ス容量を60%低減さ
せることができる。
bそれぞれの底部および底部側の側壁部に第2の酸化膜
24を設けている。このため、コレクタ・ベ−スの接合
面積を従来のそれに比べて40%以下とすることができ
る。これにより、コレクタ・ベ−ス容量を60%低減さ
せることができる。
【0022】また、従来の高周波トランジスタのベ−ス
・ベ−ス間隔は5.5μmであるのに対して、この発明
の高周波トランジスタのそれは3.0μmとすることが
できる。
・ベ−ス間隔は5.5μmであるのに対して、この発明
の高周波トランジスタのそれは3.0μmとすることが
できる。
【0023】
【発明の効果】以上説明したようにこの発明によれば、
半導体基体にトレンチを設け、このトレンチの底部に酸
化膜を設け、前記トレンチの内および前記半導体基体の
上に不純物が導入されたポリシリコンを設けている。し
たがって、エミッタ・ベ−ス間隔を小さくし、且つベ−
ス領域を深く形成することにより、ベ−ス抵抗を低減で
きるとともに、コレクタ・ベ−ス容量を減少させること
ができる。
半導体基体にトレンチを設け、このトレンチの底部に酸
化膜を設け、前記トレンチの内および前記半導体基体の
上に不純物が導入されたポリシリコンを設けている。し
たがって、エミッタ・ベ−ス間隔を小さくし、且つベ−
ス領域を深く形成することにより、ベ−ス抵抗を低減で
きるとともに、コレクタ・ベ−ス容量を減少させること
ができる。
【図1】この発明の実施例による半導体装置の製造方法
を示すものであり、図5の次の工程を示す断面図。
を示すものであり、図5の次の工程を示す断面図。
【図2】この発明の実施例による半導体装置の製造方法
を示す断面図。
を示す断面図。
【図3】この発明の実施例による半導体装置の製造方法
を示すものであり、図2の次の工程を示す断面図。
を示すものであり、図2の次の工程を示す断面図。
【図4】この発明の実施例による半導体装置の製造方法
を示すものであり、図3の次の工程を示す断面図。
を示すものであり、図3の次の工程を示す断面図。
【図5】この発明の実施例による半導体装置の製造方法
を示すものであり、図4の次の工程を示す断面図。
を示すものであり、図4の次の工程を示す断面図。
【図6】従来の高周波トランジスタを示す断面図。
【図7】従来の高周波トランジスタのグラフト構造にお
いて、グラフトベ−ス領域を深くすることによるトラン
ジスタ特性への影響を示す断面図。
いて、グラフトベ−ス領域を深くすることによるトラン
ジスタ特性への影響を示す断面図。
【図8】従来の高周波トランジスタのグラフト構造にお
いて、グラフトベ−ス領域を深くすることによるトラン
ジスタ特性への影響を示す断面図。
いて、グラフトベ−ス領域を深くすることによるトラン
ジスタ特性への影響を示す断面図。
21…N+ 型シリコン基板、22…N型エピタキシャル層、
22a …第1のトレンチ、22b …第2のトレンチ、23…第
1の酸化膜、24…第2の酸化膜、25…第1のポリシリコ
ン膜、26…第2のポリシリコン膜、27a …深いベ−ス領
域、27b …真性ベ−ス領域(浅いベ−ス領域)、28…第
3の酸化膜、28a …開孔部、28b …第1のコンタクトホ
−ル、28c …第2のコンタクトホ−ル、29…エミッタ領
域、29a…第1のトレンチとエミッタ領域との幅、第2
のトレンチとエミッタ領域との幅、30…エミッタシリサ
イド、31…ベ−スポリサイド、32…エミッタ領域と第1
のトレンチとの合わせ余裕、エミッタ領域と第2のトレ
ンチとの合わせ余裕、33…ベ−ス・ベ−ス間隔
22a …第1のトレンチ、22b …第2のトレンチ、23…第
1の酸化膜、24…第2の酸化膜、25…第1のポリシリコ
ン膜、26…第2のポリシリコン膜、27a …深いベ−ス領
域、27b …真性ベ−ス領域(浅いベ−ス領域)、28…第
3の酸化膜、28a …開孔部、28b …第1のコンタクトホ
−ル、28c …第2のコンタクトホ−ル、29…エミッタ領
域、29a…第1のトレンチとエミッタ領域との幅、第2
のトレンチとエミッタ領域との幅、30…エミッタシリサ
イド、31…ベ−スポリサイド、32…エミッタ領域と第1
のトレンチとの合わせ余裕、エミッタ領域と第2のトレ
ンチとの合わせ余裕、33…ベ−ス・ベ−ス間隔
Claims (2)
- 【請求項1】 半導体基体に設けられたトレンチと、 前記トレンチの底部に設けられた酸化膜と、 不純物が導入されたポリシリコンを前記トレンチの内部
に埋め込み形成された深いベ−ス領域と、 前記トレンチの側壁部および前記半導体基体の表面から
前記不純物を拡散して形成された浅いベ−ス領域と、 前記浅いベ−ス領域の内に形成されたエミッタ領域と、 を具備することを特徴とする半導体装置。 - 【請求項2】 半導体基体にトレンチを設ける工程と、 前記トレンチの内部に酸化膜を設ける工程と、 前記酸化膜の一部をエッチングして、前記トレンチの底
部に前記酸化膜を残す工程と、 前記トレンチの内部および前記半導体基体の上に不純物
が導入されたポリシリコンを設ける工程と、 熱処理して前記トレンチの側壁部および前記半導体基体
の表面から前記不純物を拡散し、前記トレンチの内部に
深いベ−ス領域を形成するとともに、前記半導体基体に
浅いベ−ス領域を形成する工程と、 前記浅いベ−ス領域にエミッタ領域を形成する工程と、 を具備することを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10269393A JPH06314696A (ja) | 1993-04-28 | 1993-04-28 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10269393A JPH06314696A (ja) | 1993-04-28 | 1993-04-28 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06314696A true JPH06314696A (ja) | 1994-11-08 |
Family
ID=14334337
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10269393A Pending JPH06314696A (ja) | 1993-04-28 | 1993-04-28 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06314696A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08186123A (ja) * | 1994-12-20 | 1996-07-16 | Korea Electron Telecommun | 柱状バイポーラトランジスターおよびその製造方法 |
JP2013138168A (ja) * | 2011-11-28 | 2013-07-11 | Toshiba Corp | 半導体装置及びその製造方法 |
-
1993
- 1993-04-28 JP JP10269393A patent/JPH06314696A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08186123A (ja) * | 1994-12-20 | 1996-07-16 | Korea Electron Telecommun | 柱状バイポーラトランジスターおよびその製造方法 |
JP2013138168A (ja) * | 2011-11-28 | 2013-07-11 | Toshiba Corp | 半導体装置及びその製造方法 |
US8866264B2 (en) | 2011-11-28 | 2014-10-21 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method of the same |
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