JPS63284854A - Semiconductor device and its manufacture - Google Patents
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は半導体集積回路装置に関し、とくにバイポー
ラトランジスタＩＣの素子構造とその製造方法に関する
ものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor integrated circuit device, and particularly to the device structure of a bipolar transistor IC and its manufacturing method.
［従来の技術］
従来のバイポーラトランジスタＩＣのバイポーラトラン
ジスタは、高速化、高密度化を実現するために、多結晶
シリコン・エミッタ（場合によってはこれをウオシニト
争エミッタともいう）構造を採用している。第５図はこ
の種のバイポーラトランジスタの構造を示す断面説明図
である。[Prior Art] The bipolar transistor of conventional bipolar transistor ICs employs a polycrystalline silicon emitter (sometimes referred to as an emitter) structure in order to achieve higher speed and higher density. . FIG. 5 is an explanatory cross-sectional view showing the structure of this type of bipolar transistor.
第５図に示す例えばｎｐｎ型バイポーラトランジスタに
おいて、このトランジスタはｐ型Ｓｌ基板１の主表面に
形成されたｎ型エピタキシャル層２内に形成されている
。ｎ型エピタキシャル層２はコレクタ領域をなし、その
下にはに型埋込み層３が形成されている。また、このｎ
型エピタキシャル層２にｐ型ベース領域４が、さらにこ
のｐ型ベース領域４にに型多結晶Ｓｉ層５からの拡散に
よりに型エミッタ領域６が形成されている。For example, in the npn type bipolar transistor shown in FIG. 5, this transistor is formed in an n type epitaxial layer 2 formed on the main surface of a p type Sl substrate 1. The n-type epitaxial layer 2 forms a collector region, and a type buried layer 3 is formed thereunder. Also, this n
A p-type base region 4 is formed in the type epitaxial layer 2, and a type emitter region 6 is further formed in the p-type base region 4 by diffusion from a type polycrystalline Si layer 5.
また、このｎ型エピタキシャル層２の別の部分には一型
埋込み層３に達するに型コレクタ拡散層７が形成されて
いる。Further, in another part of this n-type epitaxial layer 2, a type collector diffusion layer 7 is formed so as to reach the type-1 buried layer 3.
なお、８はメ型チャネルストッパ領域、９は素子絶縁分
離膜、２０は酸化（Ｓ１０□）膜、５は前記のに型多結
晶８１層５からなる多結晶Ｓｔ・エミッタ電極を形成す
るものであり、１２は同じ°くに型多結晶８１層からな
るコレクタ電極である。４ａは第１ベース領域、４ｂは
第２ベース領域、４Ｃはベース電極引出しのためのｐ小
型拡散層である。In addition, 8 is a meso-type channel stopper region, 9 is an element insulating isolation film, 20 is an oxide (S10□) film, and 5 is a polycrystalline St emitter electrode made of the above-mentioned polycrystalline 81 layer 5. 12 is a collector electrode made of 81 layers of the same polycrystalline type. 4a is a first base region, 4b is a second base region, and 4C is a p-type small diffusion layer for leading out the base electrode.
バイポーラトランジスタの動作すなわち各素子及びその
相互間の機能については、すでに周知の知識であるので
、その説明は省略する。Since the operation of a bipolar transistor, that is, the functions of each element and their mutual functions, is already well known, a description thereof will be omitted.
［発明が解決しようとする問題点］
上記のような従来の半導体ＩＣ装置におけるバイポーラ
トランジスタにおいては、下記に列挙するような主とし
てベース抵抗及び寄生容量等に起因する２、３の素子特
性上の問題点がある。[Problems to be Solved by the Invention] In the bipolar transistor in the conventional semiconductor IC device as described above, there are a few problems in element characteristics mainly caused by base resistance and parasitic capacitance as listed below. There is a point.
（１）従来のバイポーラトランジスタの構造においては
、ベース抵抗ｒ ７及びベース−コレクタｂ
間容量ＣｃＢが高いため、トランジスタの高周波特性が
悪く、とくに動作速度が遅い。(1) In the structure of a conventional bipolar transistor, the base resistance r7 and the base-collector capacitance CcB are high, so the high frequency characteristics of the transistor are poor, and the operating speed is particularly slow.
（２）ベース抵抗「 、を低くするにはベース領ｂ
域の不純物濃度を高くすればよい。しかしながら、第５
図に示す従来のバイポーラトランジスタの構造によれば
、ｐ型ベース領域４の不純物濃度は均一であり、電流増
幅率ｈＰＥに影響を及ぼすエミッタ領域６下の第１ベー
ス領域４ａの不純物濃度によりベース領域４全体の不純
物濃度を決定しなければならない。すなわち、所望のｈ
ＦＥを得るために必要な第１ベース領域４ａの不純物濃
度に合せて第２ベース領域４ｂの不純物濃度が決まるた
め、ベース抵抗はある程度までしか低くすることができ
ず、バイポーラトランジスタの動作速度を向上するのに
限界がある。(2) To lower the base resistance, the impurity concentration in the base region b can be increased.
According to the structure of the conventional bipolar transistor shown in the figure, the impurity concentration of the p-type base region 4 is uniform, and the impurity concentration of the first base region 4a under the emitter region 6, which affects the current amplification factor hPE, 4. The overall impurity concentration must be determined. That is, the desired h
Since the impurity concentration of the second base region 4b is determined according to the impurity concentration of the first base region 4a required to obtain FE, the base resistance can only be lowered to a certain extent, improving the operating speed of the bipolar transistor. There are limits to what you can do.
（３）ＩＣの集積度を上げるための素子の微細化に伴う
接合のシャロー化によって、上記ベース抵抗が高くなり
、上記の場合と同様に素子の動作速度を遅くする。(3) As junctions become shallower due to miniaturization of elements in order to increase the degree of integration of ICs, the base resistance increases, which slows down the operating speed of the elements as in the case described above.
（４）マスクの重ね合わせ精度の限界から、エミッタ電
極５とベース電極引き出しのためのプ型拡散層４Ｃとの
距離が決められ、ベース領域４の面積の低減には限界が
あり、ベース−コレクタ間容量Ｃ及びコレクター基板間
容量ＣＣ８等を低減でＢ
きず、トランジスタの高密度化及び高性能化の障害とな
る。(4) Due to the limit of mask overlay accuracy, the distance between the emitter electrode 5 and the double-shaped diffusion layer 4C for drawing out the base electrode is determined, and there is a limit to reducing the area of the base region 4. Reducing the capacitance C between collectors and the capacitance CC8 between collector and substrate causes B defects, which becomes an obstacle to higher density and higher performance of transistors.
この発明は上記のような問題点を解決するためになされ
たもので、自己整合的に第２ベース領域を形成し、さら
に第２ベース領域の表面に金属シリサイド層を形成する
ことによりベース抵抗及び寄生容量を小さくして、バイ
ポーラトランジスタの高速動作素子を得ることを目的と
するものである。This invention was made in order to solve the above-mentioned problems, and by forming a second base region in a self-aligned manner and further forming a metal silicide layer on the surface of the second base region, the base resistance and The purpose is to reduce the parasitic capacitance and obtain a high-speed operating element of a bipolar transistor.
［問題点を解決するための手段］
この発明の第１の発明に係る半導体装置は、多結晶シリ
コンからなるエミッタ電極が接続されたエミッタ領域を
囲むようにして半導体基板に形成された第１ベース領域
を有する半導体装置において、エミッタ電極の側壁に形
成されたサイドウオールスペーサと、第１ベース領域よ
り不純物濃度が高く、かつサイドウオールスペーサをマ
スクとして第１ベース領域に隣接す′るように形成され
た第２ベース領域とを具備したものである。[Means for Solving the Problems] A semiconductor device according to a first aspect of the present invention includes a first base region formed on a semiconductor substrate so as to surround an emitter region to which an emitter electrode made of polycrystalline silicon is connected. A semiconductor device having a sidewall spacer formed on a sidewall of an emitter electrode, and a second base region having a higher impurity concentration than the first base region and formed adjacent to the first base region using the sidewall spacer as a mask. 2 base areas.
また、この発明の第２の発明に係る半導体装置の製造方
法は、半導体基板中に第１ベース領域、エミッタ領域及
び半導体基板上にこのエミッタ領域と接するような多結
晶シリコンからなるエミッタ電極を形成する工程におい
て、工“ミッタ電極の側壁にサイドウオールを形成する
工程と、エミッタ電極及びサイドウオールスペーサをマ
スクとして不純物を導入し、第１ベース領域に隣接して
この第１ベース領域より不純物濃度の高い第２ベース領
域を自己整合的に形成する工程とを具備するものである
。Further, in the method for manufacturing a semiconductor device according to the second aspect of the present invention, a first base region and an emitter region are formed in a semiconductor substrate, and an emitter electrode made of polycrystalline silicon is formed on the semiconductor substrate so as to be in contact with the emitter region. In the step of forming a sidewall on the side wall of the emitter electrode, impurities are introduced using the emitter electrode and sidewall spacer as a mask, and the impurity concentration is increased from the first base region adjacent to the first base region. and forming a high second base region in a self-aligned manner.
［作用］
この発明においては、多結晶Ｓ、１からなるエミッタ電
極の側壁にサイドウオールスペーサを形成する構成とし
たから、エミッタ領域と第２ベース領域は第１ベース領
域を介して微小間隔をもって隔離される。また、上記サ
イドウオールスペーサをマスクとして自己整合的に第１
ベース領域に比べ不純物濃度の高い第２ベース領域を形
成することによって、電流増幅率ｈＰＥの低下をまねく
ことなく、ベース抵抗ｒ 、を低下させる。さらに、第
ｂ
２ベ一ス領域表面に高融点金属のシリサイド層を選択的
に形成することによって、よりベース抵抗を低下させる
。その上、上記構成により各領域の縮小化が可能となり
、ベース−コレクタ間の容量Ｃやコレクター基板間の容
量Ｃ６Ｓ等の寄生容量Ｂ
の小さい素子が形成される。[Operation] In this invention, since the sidewall spacer is formed on the side wall of the emitter electrode made of polycrystalline S, 1, the emitter region and the second base region are separated by a minute interval via the first base region. be done. In addition, the first sidewall spacer is used as a mask in a self-aligned manner.
By forming the second base region with a higher impurity concentration than the base region, the base resistance r 2 is reduced without reducing the current amplification factor hPE. Furthermore, by selectively forming a silicide layer of a high melting point metal on the surface of the b2 base region, the base resistance is further reduced. Moreover, the above configuration allows each region to be reduced in size, and an element with small parasitic capacitances B such as base-collector capacitance C and collector-substrate capacitance C6S is formed.
［実施例］
以下、この発明の実施例を図によってその製造方法とと
もに説明する。[Example] Hereinafter, an example of the present invention will be described with reference to the drawings together with a manufacturing method thereof.
第１図はこの発明の一実施例を示す半導体装置の断面説
明図であり、１〜９、及び１２．２０は上記第５図の従
来装置と全く同一のものであるとともにその内部構造も
ほぼ同様のものである。１０はりんガラス（Ｐ Ｓ Ｇ
）で形成されたサイドウオールスペーサで、１１は金属
シリサイド層である。１２は♂型コレクタ拡散層７の上
に形成されたに型多結晶Ｓｔ層からなるコレクタ電極で
ある。FIG. 1 is an explanatory cross-sectional view of a semiconductor device showing an embodiment of the present invention, and 1 to 9 and 12.20 are completely the same as the conventional device shown in FIG. It is similar. 10 is phosphor glass (PSG
), and 11 is a metal silicide layer. Reference numeral 12 denotes a collector electrode formed on the male-type collector diffusion layer 7 and made of a diamond-type polycrystalline St layer.
第１図の構成において、メ型第２ベース領域４ｂはｐ−
型第１ベース領域４ａに比べて不純物（この場合はボロ
ンＢ）の拡散深さが深く、濃度も高くなるように形成さ
れている。In the configuration of FIG. 1, the me-shaped second base region 4b is p-
It is formed so that the impurity (boron B in this case) has a deeper diffusion depth and a higher concentration than the first base region 4a.
また、りんガラスＰＳＧからなるサイドウオールスペー
サｌＯは１型エミッタ領域６の上に設けられたに型多結
晶Ｓｔ層からなるエミッタ電極５の側壁に異方性イオン
エツチング（ＲＩ Ｅ）によって形成されたものである
。このサイドウオールスペーサＩＯは上記ｐ型ベース領
域４を自己整合により形成する際に用いられる。In addition, a sidewall spacer lO made of phosphorous glass PSG was formed on the sidewall of the emitter electrode 5 made of a diamond-type polycrystalline St layer provided on the type-1 emitter region 6 by anisotropic ion etching (RIE). It is something. This sidewall spacer IO is used when forming the p-type base region 4 by self-alignment.
さらに、金属シリサイド層１１はチタンＴＩを堆積した
のち熱処理によってメ型第２ベース領域４ｂの表面に選
択的に形成されたものである。なお、このプロセスと同
時に、このＴ１の金属シリサイド層１１はエミッタ電極
５及びコレクタ電極１２の表面にも同様にして形成され
て図示しない配線パターンとの接続に使用されている。Further, the metal silicide layer 11 is selectively formed on the surface of the square second base region 4b by heat treatment after depositing titanium TI. Incidentally, at the same time as this process, the metal silicide layer 11 of T1 is similarly formed on the surfaces of the emitter electrode 5 and the collector electrode 12, and is used for connection with a wiring pattern (not shown).
上記実施例の構造によれば、バイポーラトランジスタの
第１ベース領域４ａと第２ベース領域４ｂとが別個に形
成され、第２ベース領域４ｂの不純物濃度を第１ベース
領域４ａの濃度に比べ高くすることができるため、ｈＦ
Ｅの低下をまねくことなくベース抵抗ｒ 、を低下させ
るとともに、ｂ
第２ベース領域４ｂの表面に金属シリサイドを形成する
ことによりさらにベース抵抗を低下させ、トランジスタ
の動作速度は向上できる。According to the structure of the above embodiment, the first base region 4a and the second base region 4b of the bipolar transistor are formed separately, and the impurity concentration of the second base region 4b is made higher than that of the first base region 4a. hF
By lowering the base resistance r without causing a decrease in E, and forming metal silicide on the surface of the b second base region 4b, the base resistance can be further lowered and the operating speed of the transistor can be improved.
また、第２ベース領域４ｂの位置決めはサイドウオール
スペーサｌＯをマスクとして自己整合的になされるため
、従来の構造のようにマスクの重ね合せ精度を考慮する
必要はなく、ベース面積を大幅に縮小できる。その結果
、高集積化ができるとともに、ベース−コレクタ間容量
ＣＣＢ及びコレクター基板間容量Ｃ６８等の寄生容量を
低減でき、トランジスタを高速化ならしめるという効果
がある。Furthermore, since the positioning of the second base region 4b is done in a self-aligned manner using the sidewall spacer lO as a mask, there is no need to consider the overlay accuracy of masks as in the conventional structure, and the base area can be significantly reduced. . As a result, it is possible to achieve high integration, reduce parasitic capacitances such as the base-collector capacitance CCB and the collector-substrate capacitance C68, and have the effect of increasing the speed of the transistor.
次に、第２図（ａ）〜（ｆ）の断面説明図によって第１
図の半導体装置の製造方法を説明する。Next, the first
A method of manufacturing the semiconductor device shown in the figure will be explained.
■第２図（ａ）は従来の技術により予備加工されたＳｔ
基板の要部である。ｐ型基板１上にに埋込み層３及びｐ
中型チャネルストッパ領域８が形成され、その上にｎ型
エピタキシャル層２及び素子絶縁分離膜９、さらにに型
コレクタ拡散層７が形成されている。なお２０は酸化膜
である。■Figure 2 (a) shows St pre-processed using conventional technology.
This is the main part of the board. A buried layer 3 and a p-type substrate 1 are formed on the p-type substrate 1.
A medium-sized channel stopper region 8 is formed, on which an n-type epitaxial layer 2, an element insulating isolation film 9, and a type collector diffusion layer 7 are formed. Note that 20 is an oxide film.
■第２図（ｂ）は、ベース形成領域４ヘボロンＢを１０
〜２５ｋｅＶでＩ Ｘ １０ 〜Ｉ Ｘ １０１１０１
３ａ程度イオン打込みを行った後、エミッタ形成領域及
びコレクタ電極形成領域の酸化膜２０を選択的に除去し
た後、多結晶８１層を全面に０．２〜０．４μｍ程度堆
積し、この多結晶Ｓｉ層にひ素Ａｓを５０〜８０ｋｅＶ
で５×ｌＯ〜Ｉ Ｘ １０１１０１６ａ程度イオン打込
みを行った後、フォトエツチングにより一型多結晶Ｓｉ
層よりなるエミッタ電極５及びコレクタ電極１２を形成
した状態を示す。■Figure 2 (b) shows the base forming area 4 Heboron B 10
I x 10 ~ I x 101101 at ~25 keV
After performing ion implantation of approximately 3A, the oxide film 20 in the emitter formation region and the collector electrode formation region is selectively removed, and then a polycrystalline 81 layer is deposited to a thickness of approximately 0.2 to 0.4μ over the entire surface. Arsenic As in the Si layer at 50 to 80 keV
After performing ion implantation of approximately 5×1O to I×1011016a at
A state in which an emitter electrode 5 and a collector electrode 12 made of layers are formed is shown.
■ついで第２図（Ｃ）は（ｂ）で示す表面全体にＰＳＧ
（りんガラス）のＣＶＤ膜を堆積したのち、異方性イオ
ンエツチング（ＲＩ Ｅ）法によりエッチバックし、エ
ミッタ電極５及びコレクタ電極１２の側壁に選択的にＰ
ＳＧ膜からなるサイドウオールスペーサ１０を形成した
状態を示す。このサイドウオールＩＯの幅は平均的に０
．２〜０．３μｍである。■Then, in Figure 2 (C), PSG is applied to the entire surface shown in (b).
After depositing a CVD film of (phosphorus glass), it is etched back using an anisotropic ion etching (RIE) method to selectively deposit P on the side walls of the emitter electrode 5 and collector electrode 12.
A state in which a sidewall spacer 10 made of an SG film is formed is shown. The width of this sidewall IO is 0 on average
．． It is 2 to 0.3 μm.
■ひきつづき、第２図（ｄ）は、ベース領域のみ露出す
るようにフォトレジスト１３を形成し、サイドウオール
スペーサをマスクとして、ボロンＢを２５〜６０ｋｅＶ
でｌＸｌ０ 〜５ＸＩＱ１５ｃ＋ｎ″″２程度のイオン
打込みを行った状態を示している。■Continuing, in FIG. 2(d), a photoresist 13 is formed so that only the base region is exposed, and boron B is applied at 25 to 60 keV using the sidewall spacer as a mask.
This shows a state in which ion implantation of approximately 1X10 to 5XIQ15c+n''''2 has been performed.
■さらに、第２図（ｅ）は８００〜９００℃、２０分程
度のアニールもしくは１０００〜１０５０℃、１０〜３
０秒のランプアニールを行った状態を示す。■Furthermore, Figure 2 (e) shows annealing at 800-900℃ for about 20 minutes or 1000-1050℃ for 10-3 minutes.
This shows a state where lamp annealing was performed for 0 seconds.
この段階でバイポーラトランジスタの構造が形成される
が、エミッタ領域６及び第２ベース領域４ｂはそれぞれ
０．０５〜０．１５μｍ及び０．１〜０．３μｍの深さ
となる。なお、この接合深さは熱処理により所望の深さ
に設定が可能である。At this stage, a bipolar transistor structure is formed, and the emitter region 6 and second base region 4b have depths of 0.05 to 0.15 μm and 0.1 to 0.3 μm, respectively. Note that this junction depth can be set to a desired depth by heat treatment.
■第２図（ｆ）は第２ベース領域４ｂ、エミッタ電極５
及びコレクタ電極１２の表面に金属シリサイド層１１が
形成された状態を示す。すなわち。（θ）に示した第２
ベース領域４ｂ上の酸化膜２０を除去し、ＳＩ基板を露
出した後、基板の全面にチタンをスパッタリングで２０
０〜１０００人（オングストローム）被着したのち、６
００〜８００℃、１０〜６０秒のランプアニールでチタ
ンのシリサイド化処理を行なう。この場合、Ｓｉ及び多
結晶Ｓｉ層が露出している領域のみがシリサイド化され
、他領域はチタンのま＼である。さらに、未反応のチタ
ンを硫酸／過酸化水素（Ｈ２Ｓ０４／Ｈ２０□）溶液も
しくはＮＨＯＨ／Ｈ２０゜／Ｈ２０溶液等により除去す
ることにより不要部のチタンを選択的に除去して、チタ
ンシリサイド（ＴｉＳｉ２）層を形成したものである。■Figure 2(f) shows the second base region 4b and the emitter electrode 5.
and shows a state in which a metal silicide layer 11 is formed on the surface of the collector electrode 12. Namely. The second shown in (θ)
After removing the oxide film 20 on the base region 4b and exposing the SI substrate, titanium is sputtered over the entire surface of the substrate.
After 0 to 1000 people (angstroms) are deposited, 6
Titanium is silicided by lamp annealing at 00 to 800°C for 10 to 60 seconds. In this case, only the exposed regions of the Si and polycrystalline Si layers are silicided, and the other regions remain titanium. Furthermore, by removing unreacted titanium with sulfuric acid/hydrogen peroxide (H2S04/H20□) solution or NHOH/H20°/H20 solution, unnecessary titanium is selectively removed and titanium silicide (TiSi2) is formed. It is made up of layers.
以下、従来法により電極の引出しが行われて前記の効果
を有する半導体装置が得られる。Thereafter, the electrodes are drawn out using a conventional method to obtain a semiconductor device having the above-described effects.
第３図はこの発明の他の実施例で、同一基板上にバイポ
ーラ素子と０ＭＯ８素子とを具備したＩＣ半導体装置す
なわちＢｌ−０ＭＯ８Ｉ Ｃの断面説明図である。図に
おいて、１〜１２及び２０の部分は第１図と同一の符号
を用いた。上記ＣＭＯ８はＮＨＯ２及びＰＭＯ８で形成
されている。FIG. 3 is another embodiment of the present invention, which is a cross-sectional explanatory view of an IC semiconductor device including a bipolar element and an 0MO8 element on the same substrate, that is, a BL-0MO8 IC. In the figure, parts 1 to 12 and 20 use the same reference numerals as in FIG. 1. The above CMO8 is formed of NHO2 and PMO8.
バイポーラトランジスタ領域とＰＭＯ８）ランジスタ領
域、及びバイポーラトランジスタ領域とバイポーラトラ
ンジスタ領域の分離は、ｐ型基板１上に形成された〆型
埋込み層３１と、ｎ型エピタキシャル層２内に形成され
、底部が前記ｐ十型埋込み層３１に接触するｐ型チャネ
ルストッパ領域８と、前記ｎ型エピタキシャル層２表面
に選択的に形成されたフィールド酸化膜１５とから構成
されている。The separation between the bipolar transistor region and the PMO8) transistor region and between the bipolar transistor region and the bipolar transistor region is formed in the bottom-type buried layer 31 formed on the p-type substrate 1 and in the n-type epitaxial layer 2, and the bottom part is formed in the It consists of a p-type channel stopper region 8 in contact with the p-type buried layer 31, and a field oxide film 15 selectively formed on the surface of the n-type epitaxial layer 2.
図中、１〜１２及び２０は第１図の説明で用いた符号と
同一部分を示した。第３図において２ａはｎ型ウェル、
２１はｐ型ウェルである。２２及び２２ａはゲート電極
、２３はゲート酸化膜、２４及び２５はＮＨＯ２の（ｆ
型）ソース領域及びドレイン領域、２４ａ及び２５ａは
ＮＨＯ２の（ｎ−型）オフセット領域、２Ｂ及び２７は
ＰＭＯ８の（ｐ＋型）ソース領域及びドレイン領域であ
る。In the figure, 1 to 12 and 20 indicate the same parts as the reference numerals used in the explanation of FIG. In Fig. 3, 2a is an n-type well;
21 is a p-type well. 22 and 22a are gate electrodes, 23 is a gate oxide film, 24 and 25 are NHO2 (f
24a and 25a are NHO2 (n-type) offset regions, and 2B and 27 are PMO8 (p+ type) source and drain regions.
０ＭＯ８を構成するＮＨＯ２とＰＭＯ３の構造について
は、ＮＨＯ２が微細化に伴う対ホットエレクトロン対策
と゛してＬＤＤ （ライトリ−ドープド ドレイン）構
造を採用したのに対して、ＰＭＯ８の方は通常の構造に
よって作製されたものである。なお、ＰＭＯ８もＮＨＯ
２と同様にＬＤＤ構造とすることに支障はない。Regarding the structure of NHO2 and PMO3 that make up 0MO8, while NHO2 adopted an LDD (lightly doped drain) structure as a countermeasure against hot electrons due to miniaturization, PMO8 was fabricated with a normal structure. It is what was done. In addition, PMO8 is also NHO
There is no problem in using the LDD structure as in 2.
また、バイポーラトランジスタの構成は微細化のため第
１図にみられるコレクタ領域側の第２ベース領域４ｂを
なくした構造とした以外は第１図と全く同一のものであ
る。The structure of the bipolar transistor is exactly the same as that shown in FIG. 1, except that the second base region 4b on the collector region side shown in FIG. 1 is omitted for miniaturization.
上記各トランジスタの多結晶Ｓｉ層からなる電極すなわ
ちＮＨＯ２のゲート電極２２及びＰＭＯ９のゲート電極
２２ａ１バイポーラトランジスタのエミッタ電極５及び
コレクタ電極１２の側壁にはいずれもサイドウオールス
ペーサＩＯが形成されている。また、これらの電極表面
と、ＮＨＯ２のソース／ドレイン２４゜２５、ＰＭＯ８
のソース／ドレイン２Ｂ、２７ 、及びパイボ−ラトラ
ンジスタの第２ベース領域４ｂの表面には第１図と同様
に金属シリサイド層１１が形成されている。Sidewall spacers IO are formed on the side walls of the electrodes made of the polycrystalline Si layer of each transistor, that is, the gate electrode 22 of NHO2 and the gate electrode 22a of PMO9, the emitter electrode 5 and the collector electrode 12 of the bipolar transistor. In addition, these electrode surfaces, NHO2 source/drain 24°25, PMO8
A metal silicide layer 11 is formed on the surfaces of the source/drain 2B, 27 and the second base region 4b of the pievora transistor, as in FIG.
次に、第３図の半導体装置の製造方法を第４図の断面説
明図について順次説明する。Next, a method for manufacturing the semiconductor device shown in FIG. 3 will be sequentially explained with reference to the cross-sectional explanatory diagram of FIG. 4.
（１）まず、第４図（ａ）はこの半導体装置を製造する
ために予備加工された半導体基板の一部を示す。図にお
いてｐ型基板１にはｎ型エピタキシャル層２が形成され
、また基板１とエピタキシャル層２との間にはが型埋込
み層３及びｐ生型埋込み層３１が形成されている。なお
、ｎ十型埋込み層３はバイポーラ素子及びＰＭＯ９素子
の形成領域に、また−理込み層３１は素子分離領域及び
ＮＭＯ８素子の形成領域に形成される。(1) First, FIG. 4(a) shows a part of a semiconductor substrate that has been preliminarily processed to manufacture this semiconductor device. In the figure, an n-type epitaxial layer 2 is formed on a p-type substrate 1, and a gas-type buried layer 3 and a p-type buried layer 31 are formed between the substrate 1 and the epitaxial layer 2. The n-type buried layer 3 is formed in the region where the bipolar element and the PMO9 element are formed, and the embedded layer 31 is formed in the element isolation region and the region where the NMO8 element is formed.
（２）第４図（ｂ）はｎ型エピタキシャル層２にｐ型ウ
ェル２１及びｎ型ウェル２ａを形成した状態を示す。ｐ
型ウェル２１はＮＭＯ８素子領域のプ型埋込み層３１上
に形成される。同様に、ｎ型ウェル２ａはそれぞれＰＭ
Ｏ８素子及びバイポーラ素子領域のに型埋込み層３上に
形成される。(2) FIG. 4(b) shows a state in which a p-type well 21 and an n-type well 2a are formed in the n-type epitaxial layer 2. p
The type well 21 is formed on the type buried layer 31 in the NMO8 element region. Similarly, the n-type wells 2a are each PM
It is formed on the mold embedding layer 3 in the O8 element and bipolar element regions.
（３）第４図（ｃ）は同図（ｂ）の基板にｐ型チャネル
ストッパ領域８を形成した状態を示す。このｐ型チャネ
ルストッパ領域８は、イオン打込みとその後の引伸し拡
散とにより、ｐ型ウェル２１の周囲及び素子分離領域に
形成される。なお、図中２０は酸化膜（８１０） 、２
８は窒化膜（Ｓ１３Ｎ４）であり、この窒化膜２８は素
子形成領域に選択的に形成される。(3) FIG. 4(c) shows a state in which a p-type channel stopper region 8 is formed on the substrate of FIG. 4(b). This p-type channel stopper region 8 is formed around the p-type well 21 and in the element isolation region by ion implantation and subsequent stretching diffusion. In addition, 20 in the figure is an oxide film (810), 2
8 is a nitride film (S13N4), and this nitride film 28 is selectively formed in the element formation region.
（４）第４図（ｄ）において、まず、（ｃ）の基板にＬ
ＯＧＯＳによる厚いフィールド酸化膜１５を成形した状
態であり、このフィールド酸化膜１５は素子形成領域以
外の部分に形成される。また第４図（ｄ）はこの後、コ
レクタ拡散領域７を形成した状態をも示す。この方法は
りん（Ｐ）をこの部に選択的にイオン打込みを行い、熱
処理して拡散したものである。(4) In Fig. 4(d), first, L
This is a state in which a thick field oxide film 15 made of OGOS is formed, and this field oxide film 15 is formed in a portion other than the element formation region. FIG. 4(d) also shows the state in which the collector diffusion region 7 is formed after this. In this method, phosphorus (P) is selectively ion-implanted into this portion, and is diffused by heat treatment.
（５）第４図（ｅ）において、まずゲート酸化膜２３を
１５０〜４００人形成した後、基板全面にボロンのイオ
ン打込みを３０〜４０ｋｅｙ、１×１０−１〜２×１０
１２国−２の条件で行い、０ＭＯ８としてのしきい値電
圧ｖＴＨの調整を行う。その後、バイポーラトランジス
タ部のベース形成領域のみを開孔とするレジスト膜１３
を形成して、ベース領域４を形成するためのボロンのイ
オン打込みを行う、条件はｌＯ〜２５ｋｅＶでＩ Ｘ
１０ 〜Ｉ Ｘ ｌＯ’ｃｍ−”である。(5) In FIG. 4(e), first, 150 to 400 gate oxide films 23 are formed, and then boron ions are implanted into the entire surface of the substrate at 30 to 40 keys, 1 x 10-1 to 2 x 10
This is carried out under the conditions of 12 countries-2, and the threshold voltage vTH as 0MO8 is adjusted. After that, a resist film 13 with holes formed only in the base formation region of the bipolar transistor section
, and boron ion implantation is performed to form the base region 4. The conditions are IO ~ 25 keV and IX
10 to IXlO'cm-''.
（６）ついで、第４図（ｆ）においてフォトエツチング
によりエミツタ形成領域６ａ部及びコレクタ電極形成領
域７ａ部のゲート酸化膜２３の開孔を行ったのち、多結
晶Ｓｉ層５を０．２〜０．４ ｐ ｍ ＣＶ Ｄにて堆
積する。その後、全面に、５０〜８０ｋｅＶ’。(6) Next, in FIG. 4(f), holes are formed in the gate oxide film 23 in the emitter formation region 6a and the collector electrode formation region 7a by photoetching, and then the polycrystalline Si layer 5 is Deposit at 0.4 pm CVD. After that, 50 to 80 keV' was applied to the entire surface.
５ Ｘ １０ 〜Ｉ Ｘ １０１Ｂｃ＋ｎ−２の条件で
′ひ素（Ａｓ）のイオン打込みを行う。Arsenic (As) ion implantation is performed under the conditions of 5.times.10 to I.times.101Bc+n-2.
（７）第４図（ｇ）は、（ｆ）に示したひ素Ａｓをイオ
ン打込みした多結晶Ｓｉ層５をフォトレジストを用いて
選択的に除去し、多結晶Ｓ１のゲート電極２２及び２２
ａ、エミッタ電極５及びコレクタ電極１２が形成された
状態を示す。(7) In FIG. 4(g), the polycrystalline Si layer 5 shown in FIG. 4(f) into which arsenic As is ion-implanted is selectively removed using a photoresist, and the gate electrodes 22 and 22 of the polycrystalline S1 are
a shows the state in which the emitter electrode 5 and collector electrode 12 are formed.
（８）第４図（ｈ）は、（ｇ）の状態の全面にライト酸
化を行ったのち、ＮＭＯ３領域を除いてフォトレジスト
膜１３を形成し、りん（Ｐ）の４０〜１００ｋｅＶ、１
〜５ Ｘ １Ｇ’ｃｍ−３のイオン打込みをしてざ型拡
散層３２を形成した状態である。(8) In FIG. 4(h), after light oxidation is performed on the entire surface in the state of (g), a photoresist film 13 is formed except for the NMO3 region, and 40 to 100 keV of phosphorus (P) is applied,
This is the state in which the groove-shaped diffusion layer 32 is formed by ion implantation of ~5 x 1 G'cm-3.
（９）第４図（１）は、（ｈ）のレジスト膜１３を除去
したのち、ＣＶＤでＰＳＧ （りんガラス）膜を厚さ０
．４〜０．８μｍ堆積してからＲＩＥによるエッチバッ
クを行い、各多結晶Ｓ１電極２２．２２ａ、５．１２の
側壁にサイドウオールスペーサｌＯを形成したのち、全
面をライト酸化した状態を示す。(9) In Fig. 4 (1), after removing the resist film 13 in (h), a PSG (phosphorus glass) film is deposited to a thickness of 0 using CVD.
．． After 4 to 0.8 μm is deposited, etchback is performed by RIE to form sidewall spacers IO on the side walls of each polycrystalline S1 electrode 22.22a, 5.12, and then the entire surface is light oxidized.
（１０）ついで、第４図（ｊ）に示すように、ＮＭＯ８
領域を除いてフォトレジスト膜１３を形成し、サイドウ
オールスペーサ１０をマスクとして、ひ素（Ａｓ）の８
０〜１００ｋｅＶ、５Ｘ１０〜１×１０１６ＣＩＩ＋−
２のイオン打込みを行いに型拡散層３３を形成する。(10) Then, as shown in Figure 4 (j), NMO8
A photoresist film 13 is formed except for the area, and using the sidewall spacer 10 as a mask, arsenic (As) 8
0~100keV, 5X10~1x1016CII+-
A mold diffusion layer 33 is formed by performing ion implantation in step 2.
（１１）さらに、第４図（ｋ）に示すように、ＰＭＯ８
領域を除いてフォトレジスト膜１３を形成し、サイドウ
オールスペーサｌＯをマスクとして、ボロン（Ｂ）８０
〜１００ｋｅＶ、１〜５×１０１５ＣＩ１１−２のイオ
ン打込みを行ないｐ十型拡散層３４を形成する。(11) Furthermore, as shown in FIG. 4(k), PMO8
A photoresist film 13 is formed except for the area, and boron (B) 80 is formed using the sidewall spacer lO as a mask.
Ion implantation is performed at ~100 keV and 1 to 5×10 15 CI11-2 to form a p-type diffusion layer 34 .
（１２） （１１）のプロセス後、第４図Ｃｌｌ’）
に示すように、バイポーラトランジスタのエミッタ及び
ベース部のみ開孔したフォトレジスト膜１３を形成し、
ボロンを２５〜８０ｋｅＶ、Ｉ Ｘ １０ 〜５ Ｘ
１０１５ＣＩ＋−２でイオン打込みを行い、第２ベース
領域４ｂのｔ拡散層を形成する。この状態でフォトレジ
スト膜１３を除去してから、全面を１０００〜１０５０
℃、１０〜３０秒のランプ・アニールで高速熱処理を行
う。(12) After the process of (11), Figure 4 Cll')
As shown in FIG. 2, a photoresist film 13 is formed with holes only in the emitter and base portions of the bipolar transistor, and
Boron at 25 to 80 keV, I x 10 to 5 x
Ion implantation is performed at 1015CI+-2 to form a t-diffusion layer in the second base region 4b. After removing the photoresist film 13 in this state, the entire surface was
A high speed heat treatment is performed by lamp annealing at 10 to 30 seconds at 0.degree.
（１３）ついで、第２図の（ｆ）で説明したと同様の方
法でチタンのシリサイド層を形成するプロセスを実施す
ることにより、第３図に示したＢ １−０ＭＯ３ＩＣ素
子が得られる。(13) Next, a process of forming a titanium silicide layer is performed in the same manner as described in FIG. 2(f), thereby obtaining the B 1-0 MO3 IC device shown in FIG. 3.
以上、第３図及び第４図で説明したように、この発明は
Ｂｉ−０ＭＯ８構造のＩＣに適用して、０ＭＯ８と同一
基板上にかつ同一プロセスをもって簡単に構成すること
ができる。その結果、上記のように多結晶Ｓｉ層からな
る電極の側壁にサイドウオールスペーサを備え、かつこ
の電極の表面及び拡散層上を金属シリサイドとすること
により、前述のようなバイポーラ素子の高速化とともに
、０ＭＯ８のソース／ドレイン領域が低抵抗化されるた
めに、０ＭＯ８の動作速度も向上し、全体的な高速度が
企れる特徴がある。As described above with reference to FIGS. 3 and 4, the present invention can be applied to an IC having a Bi-0MO8 structure and easily constructed on the same substrate and through the same process as the 0MO8 structure. As a result, by providing a side wall spacer on the side wall of the electrode made of a polycrystalline Si layer as described above and using metal silicide on the surface of this electrode and the diffusion layer, it is possible to increase the speed of the bipolar element as described above. , 0MO8 has a low resistance source/drain region, so that the operating speed of 0MO8 is improved, and the overall speed is expected to be high.
なお、上記の実施例においては、サイドウオールスペー
サとしてＰＳＧ膜を用いたが、この外に５ＩＯ２膜、ボ
ロンリンガラス（ＢＰＳＧ）膜、もしくはＳｉＯ□膜と
窒化（ＳＩＮ）膜等の複合膜を用いてもよい。さらに、
エッチバック法に変えて熱酸化等によりサイドウオール
スペーサを形成してもよい。In the above example, a PSG film was used as the sidewall spacer, but in addition to this, a 5IO2 film, a boron phosphorus glass (BPSG) film, or a composite film such as a SiO□ film and a nitride (SIN) film may be used. It's okay. moreover,
The sidewall spacers may be formed by thermal oxidation or the like instead of the etch-back method.
このほか、シリサイド用の金属としてはチタンの代りに
、モリブデン、タングステン、白金やコバルトなどを用
いても差支えない。そしてシリサイド化の熱処理には、
上記ランプアニールの他に６００〜ｔｏｏｏ℃で２０〜
３０分間の熱処理法で行うこともできる。In addition, molybdenum, tungsten, platinum, cobalt, or the like may be used instead of titanium as the metal for the silicide. And for heat treatment for silicidation,
In addition to the lamp annealing mentioned above, 20~ at 600~tooo℃
A heat treatment method for 30 minutes can also be used.
また、本発明は上述の実施例に限定されず、その要旨を
逸しない範囲で種々変更が可能であることは言うまでも
ない。Furthermore, it goes without saying that the present invention is not limited to the above-described embodiments, and that various changes can be made without departing from the spirit of the invention.
［発明の効果］
この発明は以上説明したとおり、バイポーラトランジス
タの第１ベース領域と第２ベース領域とは別個に形成さ
れ、第２ベース領域の不純物濃度が第１ベース領域の不
純物濃度に比べ高くすることができるため、ｈＦＥの低
下をまねくことなくベース抵抗ｒ ７を低下させるとと
もに、第２べ一ｂ
ス領域表面に金属シリサイド層を形成することによりさ
らにベース抵抗を低下させ、高周波特性の優れた高速動
作素子が実現できる。[Effects of the Invention] As explained above, in the present invention, the first base region and the second base region of a bipolar transistor are formed separately, and the impurity concentration of the second base region is higher than the impurity concentration of the first base region. Therefore, the base resistance r7 can be lowered without causing a decrease in hFE, and the base resistance can be further lowered by forming a metal silicide layer on the surface of the second base region, resulting in excellent high frequency characteristics. A high-speed operating element can be realized.
さらに、第２ベース領域がサイドウオールスペーサをマ
スクとして自己整合的に形成できるために、マスクの重
ね合わせ精度等を考慮する必要なく、トランジスタの素
子面積を大幅に縮小することができ、寄生容量を減少せ
しめることが可能となる。その結果、トランジスタの高
速化と高密度化を同時に達成することができる。Furthermore, since the second base region can be formed in a self-aligned manner using the sidewall spacer as a mask, there is no need to consider mask overlay accuracy, and the element area of the transistor can be significantly reduced, reducing parasitic capacitance. It is possible to reduce the As a result, higher speed and higher density transistors can be achieved at the same time.
また、製造工程が簡易であるため、０ＭＯ８との複合素
子であるＢ１−０ＭＯ８素子等への応用が可能となる効
果がある。Furthermore, since the manufacturing process is simple, it has the effect of enabling application to a B1-0MO8 element, etc., which is a composite element with 0MO8.
第１図はこの発明の一実施例を示す半導体装置の断面説
明図、第２図（ａ）〜（ｆ）は第１図の半導体装置の製
造方法を示す断面説明図、第３図はこの発明の他の実施
例を示すＢｉ−０ＭＯ３Ｉ Ｃ半導体装置の断面説明図
、第４図（ａ）〜（ｆＩ）は第３図の半導体装置の製造
方法を示す断面説明図、第５図ハ従来のバイポーラトラ
ンジスタの構造を示す断面説明図である。
図において、１はｐ型半導体基板、２はｎ型エピタキシ
ャル層、３はｎ中型埋込み層、４はｐ型ベース領域、４
ａは第１ベース領域、４ｂは第２ベース領域、４ｃはｐ
十型拡散層、５はに型多結晶Ｓ１層、６はに型エミッタ
領域、７はに型コレクタ拡散層、８はｐ十型チャネルス
トッパ領域、９は素子絶縁分離膜、１０はサイドウオー
ルスペーサ、１１は金属シリサイド層、１２はｆ型多結
晶Ｓ１層、１３はフォトレジスト、１５はフィールド酸
化膜、２１はｐ型つェルｓ ２２．２２ａはゲート電極
、２３はゲート酸化膜、２４．２５はソース／ドレイン
領域、２４ａ 、 ２５ａは（ｎ−型）オフセット領域
、２６．２７はソース／ドレイン領域、２８は窒化（Ｓ
１３Ｎ４）膜、３１はｐ十型埋込み層、３２はｎ−型拡
散層、３３はヤ型拡散層、３４はｐ生型拡散層である。
なお、図中同一符号は１同−又は相当部分を示す。
出願人 セイコーエプソン株式会社
代理人 弁理士 佐々 木宗治
第
１３：フ才
２図 、。
會 ｔ 番 番 条 舎 す シ を
トしツ゛ストFIG. 1 is a cross-sectional explanatory diagram of a semiconductor device showing an embodiment of the present invention, FIGS. 2(a) to (f) are cross-sectional explanatory diagrams showing a method of manufacturing the semiconductor device of FIG. 1, and FIG. 4(a) to (fI) are cross-sectional explanatory views showing a method of manufacturing the semiconductor device of FIG. 3; and FIG. FIG. 2 is a cross-sectional explanatory diagram showing the structure of a bipolar transistor. In the figure, 1 is a p-type semiconductor substrate, 2 is an n-type epitaxial layer, 3 is an n-type buried layer, 4 is a p-type base region, 4
a is the first base region, 4b is the second base region, and 4c is p
5 is a diagonal type polycrystalline S1 layer, 6 is a diagonal emitter region, 7 is a diagonal collector diffusion layer, 8 is a p-type channel stopper region, 9 is an element insulating isolation film, and 10 is a sidewall spacer. , 11 is a metal silicide layer, 12 is an f-type polycrystalline S1 layer, 13 is a photoresist, 15 is a field oxide film, 21 is a p-type oxide film, 22. 22a is a gate electrode, 23 is a gate oxide film, 24. 25 is a source/drain region, 24a and 25a are (n-type) offset regions, 26.27 is a source/drain region, and 28 is a nitrided (S)
13N4) film, 31 is a p-type buried layer, 32 is an n-type diffusion layer, 33 is a Y-type diffusion layer, and 34 is a p-type diffusion layer. Note that the same reference numerals in the figures indicate the same or equivalent parts. Applicant Seiko Epson Co., Ltd. Agent Patent Attorney Souji Sasaki No. 13: Fusai 2,. Twist the meeting number
Claims (2)
ッタ電極が接続されたエミッタ領域を囲むように半導体
基板中に形成された第１ベース領域を有する半導体装置
において、 前記エミッタ電極の側壁に形成されたサイドウォールス
ペーサと、 前記第１ベース領域より不純物濃度が高く、かつ該サイ
ドウォールスペーサをマスクとして前記第１ベース領域
に隣接するように前記半導体基板中に形成された第２ベ
ース領域とを具備することを特徴とする半導体装置。(1) In a semiconductor device in which an emitter electrode is made of polycrystalline silicon and has a first base region formed in a semiconductor substrate so as to surround an emitter region to which the emitter electrode is connected, a first base region formed on a side wall of the emitter electrode. a second base region having a higher impurity concentration than the first base region and formed in the semiconductor substrate adjacent to the first base region using the sidewall spacer as a mask. A semiconductor device characterized by:
び半導体基板上に該エミッタ領域と接するように多結晶
シリコンからなるエミッタ電極を形成する工程を有する
半導体装置の製造方法において、 前記エミッタ電極の側壁にサイドウォールスペーサを形
成する工程、 前記エミッタ電極及び該サイドウォールスペーサをマス
クとして不純物を導入し、前記第１ベース領域に隣接し
て前記第１ベース領域より不純物濃度の高い第２ベース
領域を自己整合的に形成する工程を具備することを特徴
とする半導体装置の製造方法。(2) A method for manufacturing a semiconductor device comprising a step of forming a first base region, an emitter region in a semiconductor substrate, and an emitter electrode made of polycrystalline silicon on the semiconductor substrate so as to be in contact with the emitter region, forming a sidewall spacer on a sidewall; introducing an impurity using the emitter electrode and the sidewall spacer as a mask, and forming a second base region adjacent to the first base region with a higher impurity concentration than the first base region; A method for manufacturing a semiconductor device, comprising a step of forming the device in a self-aligned manner.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11905487A JPS63284854A (en) | 1987-05-18 | 1987-05-18 | Semiconductor device and its manufacture |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11905487A JPS63284854A (en) | 1987-05-18 | 1987-05-18 | Semiconductor device and its manufacture |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63284854A true JPS63284854A (en) | 1988-11-22 |
Family
ID=14751767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11905487A Pending JPS63284854A (en) | 1987-05-18 | 1987-05-18 | Semiconductor device and its manufacture |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63284854A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01111366A (en) * | 1987-10-26 | 1989-04-28 | Hitachi Ltd | Semiconductor device and its manufacture |
| JPH06224375A (en) * | 1992-12-18 | 1994-08-12 | Kaho Denshi Kofun Yugenkoshi | Preparing bipolar transistor for bicmos |
| US5972766A (en) * | 1996-02-28 | 1999-10-26 | Nec Corporation | Method of manufacturing a bipolar transistor by using only two mask layers |
| US6476452B2 (en) | 1999-03-01 | 2002-11-05 | Nec Corporation | Bipolar/BiCMOS semiconductor device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61160965A (en) * | 1985-01-08 | 1986-07-21 | Matsushita Electric Ind Co Ltd | Semiconductor ic device |
| JPS61210662A (en) * | 1985-01-22 | 1986-09-18 | フエアチヤイルド セミコンダクタ コ−ポレ−シヨン | Semiconductor structural body |
| JPS6286752A (en) * | 1985-10-11 | 1987-04-21 | Matsushita Electronics Corp | Manufacture of semiconductor integrated circuit |
-
1987
- 1987-05-18 JP JP11905487A patent/JPS63284854A/en active Pending
Patent Citations (3)
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| US6218253B1 (en) | 1996-02-28 | 2001-04-17 | Nec Corporation | Method of manufacturing a bipolar transistor by using only two mask layers |
| US6476452B2 (en) | 1999-03-01 | 2002-11-05 | Nec Corporation | Bipolar/BiCMOS semiconductor device |
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