JP3055781B2 - 半導体装置及びその製造方法 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に係り、より詳しくはバイポーラ
トランジスタ及びバイポーラ−CMOS（以下、Bi-CMOSと
略記する。）素子の構造に関する。

〔従来の技術〕

従来のバイポーラトランジスタICにおけるバイポーラ
トランジスタにおいては、高速化、高密度化を実現する
ために、多結晶シリコン・エミッタ（場合によってはこ
れをウォッシュト・エミッタと言う）構造を採用してい
る。この種のバイポーラトランジスタの構造の例を第２
図に示す。

第２図において、バイポーラトランジスタはnpn型で
あり、ｐ型Si基板１の主表面に形成されたｎ型エピタキ
シャル成長Si層２内に形成されている。ｎ型エピタキシ
ャル成長Si層２はコレクタ領域をなし、その下にn⁺型埋
込み層３が形成されている。また、このｎ型エピタキシ
ャル成長Si層２にｐ型ベース領域４が、さらにこのｐ型
ベース領域４にn⁺型多結晶Si層５からの拡散によりn⁺型
エミッタ領域８が形成されている。

また、このｎ型エピタキシャル成長Si層２の別の部分
にはn⁺型埋込み層３に達するn⁺型コレクタ拡散層９が形
成されている。

なお、図中、10はp⁺型チャネルストッパ領域、11は素
子絶縁分離膜、12は酸化（SiO₂）膜、５は前記のn⁺型多
結晶Si層からなる多結晶Siエミッタ電極を形成するもの
であり、６は同じくn⁺型多結晶Si層からなるコレクタ電
極である。4aはエッミタ領域下の第１ベース領域、4bは
第２ベース領域、4cはベース電極引き出しのためのp⁺型
拡散層である。

〔発明が解決しようとする課題〕

ところが、前述のような従来の半導体装置において
は、下記に列挙するような主としてベース抵抗及び寄生
容量等に起因する素子特性上の問題点がある。

（１）従来のバイポーラトランジスタの構造において
は、ベース抵抗rbb′及びベース−コレクタ間容量C_CBが
高いため、トランジスタの高周波特性に悪影響を及ぼ
し、素子の高速化の障害となっている。

（２）ベース抵抗rbb′を低くするにはベース領域の不
純物濃度を高くすればよい。しかしながら、第２図に示
す従来のバイポーラトランジスタの構造によれば、ｐ型
ベース領域４の不純物濃度は均一であるため、ベース領
域４全体の不純物濃度は電流増幅率h_FEに影響を及ぼす
エミッタ領域８下の第１ベース領域4aの不純物濃度によ
り決定しなければならない。すなわち、所望のh_FEを得
るために必要な第１ベース領域4aの不純物濃度に合わせ
て第２ベース領域4bの不純物濃度が決まるため、ベース
抵抗はある程度までしか低くすることができず、バイポ
ーラトランジスタを高速化するのに限界がある。

（３）ICの集積度を上げるための素子の微細化に伴う接
合のシャロー化によって、上記ベース抵抗が高くなり、
上記の場合と同様に素子の動作速度を遅くする。

（４）素子製造工程におけるマスクの重ね合わせ精度の
限界から、エミッタ電極５とベース電極引き出しのため
のp⁺型拡散層4cとの距離が決められ、ベース領域の面積
低減には限界があり、ベース−コレクタ間容量C_CB及び
コレクタ−基板間容量C_CS等を低減できず、トランジス
タの高密度化及び高速化の障害となる。

そこで、本発明はこのような問題点を解決するもので
あり、その目的とするところは、バイポーラトランジス
タの動作速度を著しく向上させた高集積化に適する半導
体装置を提供するところにある。

〔課題を解決するための手段〕

本発明の半導体装置は、半導体基板の表面部に形成さ
れた第１導電型の第１ベース領域及び第２ベース領域
と、 前記第１ベース領域内に形成された第２導電型のエミ
ッタ領域と、 前記エミッタ領域上に設けられた、第２導電型の不純
物を含む多結晶シリコン層からなるエミッタ電極と、 前記第２ベース領域上に設けられた、第１導電型の不
純物を含む多結晶シリコン層からなるベース電極と、 前記エミッタ電極及び前記ベース電極の側壁に設けら
れたサイドウォールスペーサと、 前記エミッタ電極、前記ベース電極及び前記第１ベー
ス領域の露出部分の上に形成された金属シリサイド層
と、を有し、 前記第２ベース領域は、前記ベース電極からの不純物
の拡散によって自己整合的に位置決めされ、かつその不
純物濃度が前記第１ベース領域中の不純物濃度より高い
バイポーラトランジスタを含むことを特徴とする。

〔実施例〕

以下、本発明の代表的な実施例を図面を用いて具体的
に説明する。

第１図は本発明をバイポーラICにおけるバイポーラト
ランジスタに適用した場合の一実施例を示す断面図であ
る。

第１図において、バイポーラトランジスタはnpn型で
あり、図中、１〜６、及び８〜12は上記第２図の従来の
半導体装置と全く同一のものである。７はベース領域４
から素子間絶縁分離膜11にかけて設けられたp⁺型多結晶
Si層からなるベース電極である。なお、これらのエミッ
タ電極５、コレクタ電極６及びベース電極７を形成する
多結晶Si層は同一層からなる。

第１図の構成において、第２ベース領域4bは、p⁺型多
結晶Si層からなるベース電極７からのｐ型不純物の拡散
により、第１ベース領域4aに比べて不純物の拡散深さが
深く、濃度も高くなるように形成されている。

また、リンガラス（PSG）膜からなるサイドウオール
スペーサ30がn⁺型多結晶Si層からなるエミッタ電極５及
びコレクタ電極６とp⁺型多結晶Si層からなるベース電極
７の側壁に形成されている。このサイドウオールスペー
サ30は前記多結晶Si層へ不純物を導入する際のマスクの
一部として用いられる。

さらに、ベース領域の表面及びエミッタ電極５、コレ
クタ電極６、ベース電極７の表面には金属シリサイド層
31が選択的に形成されている。なお、金属シリサイド層
31は、チタン、タングステン、モリブデン、白金もしく
はコバルト等から選ばれてなる。ここで、サイドウオー
ルスペーサは金属シリサイド層の分離のためにも用いら
れている。

上記実施例の構造によれば、バイポーラトランジスタ
の第１ベース領域4aと第２ベース領域4bとが別個に形成
され、第２ベース領域4bの不純物濃度を第１ベース領域
4aの不純物濃度に比べ高くすることができるため、h_FE
の低下をまねくことなくベース抵抗rbb′を低下させる
とともに、ベース領域及びベース電極の表面に金属シリ
サイド層形成することによりさらにベース抵抗を低下さ
せ、トランジスタの動作速度を向上できる。

また、エミッタ電極５とベース電極７とは同一の多結
晶Si層からなり、第２ベース領域はp⁺型多結晶Si7から
の不純物拡散により自己整合的に位置決めされるため、
従来の構造のように製造工程におけるマスクの重ね合わ
せ精度を考慮することなく、ベース面積を大幅に縮小で
きる。その結果、高集積化できるとともに、ベース−コ
レクタ間容量C_CB及びコレクタ−基板間容量C_CS等の寄生
容量を低減でき、トランジスタの高周波特性を向上し、
素子を高速化ならしめるという効果がある。

さらに、p⁺型多結晶Si層から拡散により第２ベース領
域が安定的に形成できるため、接合のシャロー化による
問題を回避することができる。

また、多結晶シリコン層段差が、サイドウオールスペ
ーサにより緩和されているため、その上に形成した配線
層のステップカバレージが良くなり、配線層の耐エレク
トロマイグレーション性及びストレスマイグレーション
性等の信頼性を向上する。

次に、上記実施例の半導体装置の製造方法を第３図
（ａ）〜（ｅ）について順次説明する。

（１）第３図（ａ）は、本発明による半導体装置を製造
するために、従来の技術により予備加工された半導体基
板の一部を示す。図において、ｐ型Si基板１にn⁺型埋込
み層３及びp⁺型チャネルストッパ領域10が形成され、そ
の上にｎ型エピタキシャル成長Si層２及び素子間絶縁分
離膜11が形成され、さらに、n⁺型コレクタ拡散層９が拡
散されている。なお、図中12は酸化（SiO₂）膜である。

さらに、ベース形成領域にボロン（Ｂ）を10〜25KeV
で１×10¹³〜５×10¹⁴cm^-2程度イオン打込み後、エミッ
タ形成領域、コレクタ電極形成領域及びベース電極形成
領域のSiO₂膜を選択的に除去し、全面に化学気相成長
（CVD）法により多結晶Si層を0.2〜0.4μｍ程度堆積
し、さらにフォトエッチングにより多結晶Si層からなる
エミッタ電極5a、ベース電極7a及びコレクタ電極6aを形
成した状態を示す。なお、図中４はｐ型ベース領域であ
る。

（２）第３図（ｂ）は（ｂ）に示す表面全体にPSG膜をC
VD法により堆積したのち、異方性エッチング（RIE）法
によりエッチバックし、エミッタ電極5a、ベース電極7
a、コレクタ電極6aの側壁に選択的にPSG膜からなるサイ
ドウオール・スペーサ30を形成した状態を示す。

（３）第３図（ｃ）は、エミッタ電極形成領域及びコレ
クタ電極形成領域を除いてフォトレジスト膜13を形成
し、多結晶Si層5a、6aへひ素（As）もしくはリン（Ｐ）
の60〜100KeV、５×10¹⁵〜１×10¹⁶cm^-2のイオン打込み
を行なった状態を示す。なお、図中、14はAsもしくはＰ
イオンを示す。この際、サイドウオール・スペーサ30
は、イオン打込みのマスクの一部として用いられ、マス
クのアライメント精度を緩くすることができる。

（４）第３図（ｄ）は、ベース電極形成領域を除いてフ
ォトレジスト膜13を形成し、多結晶Si層7aへボロン
（Ｂ）の30〜60KeV、１〜５×10¹⁵cm^-2もしくはフッ化
ボロン（BF₂）の80〜100KeV、１〜５×10¹⁵cm^-2のイオ
ン打込みを行った状態を示す。なお、図中、15はＢもし
くはBF₂イオンを示す。この場合も、（３）と同様にサ
イドウオール・スペーサ30は、イオン打込みのマスクの
一部として用いられる。

（５）第３図（ｅ）は、800〜1000℃、20〜30分程度の
熱処理もしくは、1000〜1050℃、10〜60秒程度のランプ
アニールを行なった後、ベース領域、エミッタ電極５、
コレクタ電極６及びベース電極７の表面に金属シリサイ
ド層31を形成した状態を示す。すなわち、ベース領域上
の不要な酸化膜を除去し、Si基板を露出した後、基板の
全面にチタンを200〜1000Å被着したのち、600〜800
℃、10〜60秒のランプアニールでチタンのシリサイド化
処理を行なう。この場合、Si及び多結晶Si層が露出して
いる領域のみがシリサイド化され、他領域はチタンのま
まである。さらに、未反応のチタンを硫酸／過酸化水素
（H₂SO₄/H₂O₂）溶液もしくはNH₄OH/H₂O₂/H₂O溶液等によ
り除去することにより不要のチタンを選択的に除去し
て、チタンシリサイド（TiSi₂）層を形成したものであ
る。

この段階でバイポーラトランジスタの構造が形成され
るが、n⁺型エミッタ領域８及び第１ベース領域4aはそれ
ぞれ0.05〜0.15μｍ及び0.1〜0.3μｍ程度の深さとな
る。なお、この接合の深さは熱処理により所望の深さに
設定することができる。

以下、従来法により電極の引出しが行なわれ前述の効
果を有する半導体装置が得られる。

第４図は本発明の他の実施例で、同一基板上にバイポ
ーラ素子とCMOS素子とを具備するIC半導体装置すなわち
Bi-CMOSICの断面図である。

第４図において、１及び３〜12、30、31の部分は第１
図と同一の符号を用いた。バイポーラトランジスタ領域
とＰチャネル型MOSトランジスタ領域、及びバイポーラ
トランジスタ領域とバイポーラトランジスタ領域の分離
の分離は、ｐ型Si基板１上に形成されたp⁺型埋込み層10
と、ｎ型エピタキシャル成長Si層内に形成され、底部が
前記p⁺型埋込み層10に接触するｐ型チャネルストッパ層
18表面に選択的に形成されたフィールド酸化膜11とから
構成されている。なお、図中、16はｎ型ウェル、17はｐ
型ウェル、19はn⁺型多結晶Siゲート電極、20はp⁺型多結
晶Siゲート電極、21はゲート酸化膜、22はn⁺型ソース／
ドレイン領域、22aはn^-型オフセット領域、23はp⁺型ソ
ースドレイン領域である。

CMOSを構成するNMOSとPMOSの構造については、NMOSが
微細化にともなう耐ホットエレクトロン対策としてLDD
（ライトリードープドドレイン）構造を採用したのに対
して、PMOSは通常の構造としている。なお、PMOSもLDD
構造とすることに支障はない。

バイポーラトランジスタは、npn型であり、n⁺型多結
晶Si層からなるエミッタ電極５及びコレクタ電極６と前
記n⁺型多結晶Si層と同一層のp⁺型多結晶Si層からなるベ
ース電極７とを有する。また、Ｎチャネル型MOSトラン
ジスタは、前記n⁺型多結晶Si層と同一層のn⁺型多結晶Si
層からなるゲート電極19を有する。Ｐチャネル型MOSト
ランジスタは、前記p⁺型多結晶Si層と同一層のp⁺型多結
晶Si層からなるゲート電極20を有する。さらに、各トラ
ンジスタの多結晶Si層からなる電極５、６、７、19、20
の側壁にはサイドウオールスペーサ30が形成され、これ
らの電極表面とベース領域及びソース／ドレイン22、23
の表面には金属シリサイド層が形成されている。

次に、第４図の半導体装置の製造方法を第５図（ａ）
〜（ｅ）の製造工程別断面図について順次説明する。な
お、図中、符号は第４図と同一のものを示す。

（１）まず、第５図（ａ）はこの半導体装置を製造する
ために予備加工された半導体基板の一部を示す。図にお
いて、ｐ型Si基板にはn⁺型埋込み層３とp⁺型埋込み層10
が形成され、その上にｎ型エピタキシャル成長Si層が形
成されている。また、このｎ型エピタキシャル成長Si層
にはｎ型ウェル16及びｐ型ウェル17が形成されている。
なお、n⁺型埋込み層３及びｎ型ウェル16はバイポーラ素
子及びPMOS素子形成領域に、またp⁺型埋込み層10及びｐ
型ウェル17はNMOS素子形成領域に形成される。さらに、
素子分離領域には、p⁺型埋込み層10、チャネルストッパ
層18及びフィールド酸化膜11が形成されている。また、
第５図（ａ）はn⁺型コレクタ拡散層９を形成した状態を
も示す。この方法は、りん（Ｐ）をこの部分に選択的に
イオン打込み後、熱処理して拡散したものである。

（２）第５図（ｂ）は、ゲート酸化膜21を150〜400Å程
度形成後、ベース形成領域のみを開孔とするレジスト膜
13を形成して、ベース領域を形成するためのボロンのイ
オン打込みを10〜30KeV、１×10¹³〜５×10¹⁴cm^-2程度
で行なった状態を示す。

（３）第５図（ｃ）は、エミッタ形成領域、コレクタ電
極形成領域及びベース電極形成領域のゲート酸化膜を選
択的に除去し、全面にCVD法により多結晶Si層を0.2〜0.
4μｍ程度堆積し、さらにフォトエッチングにより多結
晶Si層からなるエミッタ電極5a、ベース電極7a、コレク
タ電極6a及びゲート電極19a、20aを形成した状態を示
す。

（４）第５図（ｄ）は、NMOS形成領域を除いてフォトレ
ジスト膜13を形成し、リンの40〜100KeV、１〜５×10¹³
cm^-2のイオン打込みをしてn^-型オフセット領域を形成し
た状態を示す。

（５）第５図（ｅ）は、（ｄ）のレジスト膜13を除去
後、CVD法でPSG膜を0.4〜0.8μｍ堆積して、RIE法によ
るエッチバックを行ない、各多結晶Si電極5a、6a、7a、
19a、20aの側壁にサイドウオール・スペーサ30を形成し
た状態を示す。

（６）ついで、第５図（ｆ）は、エミッタ電極形成領
域、コレクタ電極形成領域及びNMOS形成領域を除いてフ
ォトレジスト膜13を形成し、サイドウオール・スペーサ
をマスクとしてAsもしくはＰの60〜100KeV、５×10¹⁵〜
１×10¹⁶cm^-2のイオン打込みを行った状態を示す。

（７）第５図（ｇ）は、ベース電極形成領域及びPMOS形
成領域を除いてフォトレジスト膜13を形成し、サイドウ
オール・スペーサをマスクとして、Ｂの30〜60KeV、１
〜５×10¹⁵cm^-2もしくはBF₂の80〜100KeV、１〜５×10
¹⁵cm^-2のイオン打込みを行なった状態を示す。

以下、第３図（ｅ）で説明したと同様なプロセスを実
施することにより、第４図に示したBi-CMOSIC素子が得
られる。

以上、第４図及び第５図で説明したように、本発明に
よれば、上述の効果を有するバイポーラトランジスタ
と、それぞれのゲート電極の極性と同一極性のソース／
ドレイン領域から成るCMOS素子（NMOSの場合はｎ型、PM
OSの場合はｐ型）が同一基板上に配設される。その結
果、高速バイポーラ素子と、ソース／ドレイン領域が低
抵抗化された、サブスレッシュホールド特性や耐ホット
エレクトロン性等に優れた高速短チャネルMOS素子も同
時に同一基板上に実現できる。したがって、Bi-CMOS素
子全体の高速化が企れる。さらに、n⁺型多結晶Si層とp⁺
型多結晶シリコン層とを金属シリサイド層で電気的に接
続することができるため、素子の大幅な高集積化が可能
となる。

なお、上記実施例においては、サイドウオールスペー
サとしてPSG膜を用いたが、この外にSiO₂膜、ボロンリ
ンガラス（BPSG）膜もしくはSiO₂膜と窒化（SiN）膜等
の複合膜を用いてもよい。さらに、エッチバック法に変
えて熱酸化等によりサイドウオールスペーサを形成して
もよい。また、シリサイド化の熱処理には、上記ランプ
アニールの他に窒素雰囲気中での600〜1000℃で20〜40
分間の熱処理法で行うこともできる。

上述の実施例においては、コレクタ電極はn⁺型多結晶
シリコン層から形成されていたが、これに変えて、アル
ミニウム等の金属層を用いても支障はない。

また、本発明は上述の実施例に限定されず、その要旨
を逸しない範囲で種々変更が可能であることは言うまで
もない。

〔発明の効果〕

以上述べたように、本発明の半導体装置によれば、バ
イポーラトランジスタの第１ベース領域と第２ベース領
域とは別個に形成され、外部ベース領域の不純物濃度を
真性ベース領域の不純物濃度に比べ高くすることができ
るため、h_FEの低下をまねくことなくベース抵抗rbb′を
低下させるとともに、ベース領域及びベース電極の表面
に金属シリサイド層を形成することによりさらにベース
領域を低下させ、高周波特性の優れた高速動作素子が実
現できる。

さらに、エミッタ電極とベース電極とは同一の多結晶
Si層からなり、ベース領域からの電極引き出しのための
拡散層は多結晶Si層からの不純物拡散により自己整合的
に位置決めされるため、製造工程におけるマスクの重ね
合わせ精度等を考慮する必要なく、トランジスタの素子
面積を大幅に縮小することができ、寄生容量を減少せし
めることが可能となる。その結果、トランジスタの高速
化と高密度化を同時に達成することができる。

また、浅い接合の拡散層に多結晶Si層を介して配線金
属層が形成されるため、安定的に低い接触抵抗が得ら
れ、素子の信頼性を向上することができる。

さらに、多結晶シリコン層の側壁にサイドウオールス
ペーサを有しているため、段差が緩やかであり、その上
に絶縁層を介して形成される配線層のステップカバレー
ジが良好となり、配線層の耐エレクトロマイグレーショ
ン性及び耐ストレスマイグレーション性等の信頼性が大
幅に向上する。

さらに、製造工程が簡易であるため、CMOSとの複合素
子であるBi-CMIS素子等への応用が可能となる効果があ
る。

【図面の簡単な説明】

第１図は本発明の半導体装置の一実施例を示す断面図、
第２図は従来の半導体装置を示す断面図、第３図（ａ）
〜（ｅ）は第１図に示す半導体装置の製造工程別断面
図、第４図は本発明の他の実施例を示すBi-CMOSIC半導
体装置の断面図、第５図（ａ）〜（ｇ）は第４図に示す
半導体装置の製造工程別断面図である。 １……ｐ型Si基板 ２……ｎ型エピタキシャル成長Si層 ３……n⁺型埋込み層 ４……ｐ型ベース領域 4a……第１ベース領域 4b……第２ベース領域 4c……p⁺型拡散層 ５……n⁺型多結晶Si層（エミッタ電極） ６……n⁺型多結晶Si層（コレクタ電極） ７……p⁺型多結晶Si層（ベース電極） 5a……多結晶Si層（エミッタ電極） 6a……多結晶Si層（コレクタ電極） 7a……多結晶Si層（ベース電極） ８……n⁺型エミッタ領域 ９……n⁺型コレクタ拡散層 10……p⁺型チャネルストッパ領域（p⁺型埋込み層） 11……素子間絶縁分離膜（フィールド酸化膜） 12……SiO₂膜 13……フォトレジスト膜 14……AsもしくはＰイオン 15……ＢもしくはBF₂イオン 16……ｎ型ウェル 17……ｐ型ウェル 18……p⁺型チャネルストッパ層 19、19a……n⁺型多結晶Siゲート電極 20、20a……p⁺型多結晶Siゲート電極 21……ゲート酸化膜 22……n⁺型ソース／ドレイン領域 22a……n^-型オフセット領域 23……p⁺型ソース／ドレイン領域 24……n⁺型多結晶Si電極 25……高抵抗多結晶Si層 26……p⁺型多結晶Si電極 27……n⁺型拡散層 28……p⁺型拡散層 30……サイドウオール・スペーサ 31……金属シリサイド層

フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ Ｈ０１Ｌ 29/73 (56)参考文献 特開 昭60−3774（ＪＰ，Ａ) 特開 昭62−155553（ＪＰ，Ａ) 特開 昭62−86752（ＪＰ，Ａ)

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】半導体基板の表面部に形成された第１導電
   型の第１ベース領域及び第２ベース領域と、 前記第１ベース領域内に形成された第２導電型のエミッ
   タ領域と、 前記エミッタ領域上に設けられた、第２導電型の不純物
   を含む多結晶シリコン層からなるエミッタ電極と、 前記第２ベース領域上に設けられた、第１導電型の不純
   物を含む多結晶シリコン層からなるベース電極と、 前記エミッタ電極及び前記ベース電極の側壁に設けられ
   たサイドウォールスペーサと、 前記エミッタ電極、前記ベース電極及び前記第１ベース
   領域の露出部分の上に形成された金属シリサイド層と、
   を有し、 前記第２ベース領域は、前記ベース電極からの不純物の
   拡散によって自己整合的に位置決めされ、かつその不純
   物濃度が前記第１ベース領域中の不純物濃度より高いバ
   イポーラトランジスタを含むことを特徴とする半導体装
   置。
2. 【請求項２】前記半導体基板の表面部に形成されたMOS
   型トランジスタを有することを特徴とする請求項１記載
   の半導体装置。
3. 【請求項３】以下の工程（ａ）〜（ｇ）を含む工程によ
   ってバイポーラトランジスタが形成されることを特徴と
   する半導体装置の製造方法。 （ａ）半導体基板の表面部に素子間絶縁分離膜、絶縁膜
   及びコレクタ領域のための拡散層を形成する工程、 （ｂ）前記コレクタ領域のための拡散層の一部に第１お
   よび第２ベース領域のための拡散層を形成する工程、 （ｃ）エミッタ形成領域、コレクタ電極形成領域及びベ
   ース電極形成領域に開口部を有する前記絶縁膜の表面に
   多結晶シリコン層を形成した後、フォトエッチングによ
   ってエミッタ電極、コレクタ電極及びベース電極をパタ
   ーニングする工程、 （ｄ）少なくとも前記エミッタ電極及び前記ベース電極
   の側壁にサイドウォールスペーサを形成する工程、 （ｅ）エミッタ電極形成領域及びコレクタ電極形成領域
   に開口部を有するフォトレジスト膜を形成し、エミッタ
   電極及びコレクタ電極を構成する多結晶シリコンに第２
   導電型の不純物をイオン打込みする工程、 （ｆ）ベース電極形成領域に開口部を有するフォトレジ
   スト膜を形成し、ベース電極を構成する多結晶シリコン
   に第１導電型の不純物をイオン打込みする工程、及び （ｇ）少なくとも、前記エミッタ電極、前記ベース電極
   及び前記ベース領域の露出部分の上に金属シリサイド層
   を形成すると共に、熱処理によって、前記エミッタ電極
   及び前記ベース電極からの不純物の拡散によってエミッ
   タ領域及び第２ベース領域が形成される工程。
4. 【請求項４】前記半導体基板の表面部に、バイポーラト
   ランジスタと共にMOS型トランジスタを形成することを
   特徴とする請求項３記載の半導体装置の製造方法。