JPH065791A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH065791A JPH065791A JP18749892A JP18749892A JPH065791A JP H065791 A JPH065791 A JP H065791A JP 18749892 A JP18749892 A JP 18749892A JP 18749892 A JP18749892 A JP 18749892A JP H065791 A JPH065791 A JP H065791A
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Abstract
(57)【要約】
【目的】 ＬＤＤ構造のＭＯＳトランジスタのサイドウ
ォーを形成する際に、バイポーラトランジスタのベース
領域へのダメージを防止するとともに、製造工程の増加
を防止する。 【構成】 ＭＯＳトランジスタのソース・ドレイン拡散
層を除いた領域及びバイポーラトランジスタのコレクタ
拡散層を除いた領域の半導体基板１（４，５）上にフィ
ールド酸化膜６を形成する工程と、ＭＯＳトランジスタ
のゲート電極８を形成する工程と、このゲート電極８を
利用して低濃度のソース・ドレイン拡散層９を形成する
工程と、ゲート電極８の側壁にサイドウォール１０を形
成する工程と、バイポーラトランジスタのベース領域上
のフィールド酸化膜６を除去する工程と、ＭＯＳトラン
ジスタの高濃度のソース・ドレイン拡散層１４及びバイ
ポーラトランジスタの真性ベース１３を形成する工程と
を含んでいる。
ォーを形成する際に、バイポーラトランジスタのベース
領域へのダメージを防止するとともに、製造工程の増加
を防止する。 【構成】 ＭＯＳトランジスタのソース・ドレイン拡散
層を除いた領域及びバイポーラトランジスタのコレクタ
拡散層を除いた領域の半導体基板１（４，５）上にフィ
ールド酸化膜６を形成する工程と、ＭＯＳトランジスタ
のゲート電極８を形成する工程と、このゲート電極８を
利用して低濃度のソース・ドレイン拡散層９を形成する
工程と、ゲート電極８の側壁にサイドウォール１０を形
成する工程と、バイポーラトランジスタのベース領域上
のフィールド酸化膜６を除去する工程と、ＭＯＳトラン
ジスタの高濃度のソース・ドレイン拡散層１４及びバイ
ポーラトランジスタの真性ベース１３を形成する工程と
を含んでいる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に同一半導体基板上にＭＯＳトランジスタとバ
イポーラトランジスタトランジスタを有する半導体装置
の製造方法に関する。
関し、特に同一半導体基板上にＭＯＳトランジスタとバ
イポーラトランジスタトランジスタを有する半導体装置
の製造方法に関する。
【０００２】
【従来の技術】同一の半導体基板上にＭＯＳトランジス
タとバイポーラトランジスタを形成する従来方法を図３
を用いて説明する。先ず、図３（ａ）に示すように、Ｐ
型シリコン基板１上の所定の領域にそれぞれＮ型埋込層
２とＰ型埋込層３を形成する。次に、Ｎ型エピタキシャ
ル層４を成長させ、かつ前記Ｐ型埋込層３上のＮ型エピ
タキシャル層４にボロンを導入することによりＰウェル
５を形成する。次に、素子分離領域としてフィールド酸
化膜６を形成する。更に、酸化によりフィールド酸化膜
６で覆われていないシリコン基板上にゲート酸化膜７を
形成し、引き続いて多結晶シリコンを成長させ、この多
結晶シリコンを所定の形状に異方性エッチングすること
によりゲート電極８を形成する。そして、ＮチャネルＭ
ＯＳトランジスタとなる領域のみゲート電極８をマスク
としてリンを低ドーズ量で注入することにより低濃度Ｎ
型拡散層９を形成する。
タとバイポーラトランジスタを形成する従来方法を図３
を用いて説明する。先ず、図３（ａ）に示すように、Ｐ
型シリコン基板１上の所定の領域にそれぞれＮ型埋込層
２とＰ型埋込層３を形成する。次に、Ｎ型エピタキシャ
ル層４を成長させ、かつ前記Ｐ型埋込層３上のＮ型エピ
タキシャル層４にボロンを導入することによりＰウェル
５を形成する。次に、素子分離領域としてフィールド酸
化膜６を形成する。更に、酸化によりフィールド酸化膜
６で覆われていないシリコン基板上にゲート酸化膜７を
形成し、引き続いて多結晶シリコンを成長させ、この多
結晶シリコンを所定の形状に異方性エッチングすること
によりゲート電極８を形成する。そして、ＮチャネルＭ
ＯＳトランジスタとなる領域のみゲート電極８をマスク
としてリンを低ドーズ量で注入することにより低濃度Ｎ
型拡散層９を形成する。
【０００３】次に、図３（ｂ）に示すように、全面に酸
化膜を成長させ、これを異方性エッチングすることによ
り、ゲート電極８の側壁部にサイドウォール１０を形成
する。次に、バイポーラトランジスタのベースとなる領
域にボロンを注入し真性ベース１３を形成し、かつベー
ス電極が接触するベース領域にボロンを高ドーズ量で注
入し、グラフトベース１５とする。次に、コレクタ電極
が接触する領域にリンを注入しコレクタ拡散層１６と
し、かつＭＯＳトランジスタ部とコレクタ部にヒ素を高
ドーズ量で注入し、高濃度Ｎ型拡散層１４とする。
化膜を成長させ、これを異方性エッチングすることによ
り、ゲート電極８の側壁部にサイドウォール１０を形成
する。次に、バイポーラトランジスタのベースとなる領
域にボロンを注入し真性ベース１３を形成し、かつベー
ス電極が接触するベース領域にボロンを高ドーズ量で注
入し、グラフトベース１５とする。次に、コレクタ電極
が接触する領域にリンを注入しコレクタ拡散層１６と
し、かつＭＯＳトランジスタ部とコレクタ部にヒ素を高
ドーズ量で注入し、高濃度Ｎ型拡散層１４とする。
【０００４】次に、図３（ｃ）に示すように全面に酸化
膜３１を形成した後、真性ベース１３上の酸化膜３１に
開口しエミッタコンタクト１８とする。次に、多結晶シ
リコンを成長させ、ヒ素を高ドーズ量で注入した後に熱
処理を行ない、エミッタコンタクト１８を覆うように多
結晶シリコンをエッチング除去しエミッタ引出電極１９
とする。このエミッタ引出電極１９と接触する真性ベー
ス１３表面にはヒ素の拡散によるエミッタ拡散層２０が
形成される。この製造方法により、ＬＤＤ型のＮチャネ
ルＭＯＳトランジスタとバイポーラトランジスタが同一
の半導体基板上に形成される。
膜３１を形成した後、真性ベース１３上の酸化膜３１に
開口しエミッタコンタクト１８とする。次に、多結晶シ
リコンを成長させ、ヒ素を高ドーズ量で注入した後に熱
処理を行ない、エミッタコンタクト１８を覆うように多
結晶シリコンをエッチング除去しエミッタ引出電極１９
とする。このエミッタ引出電極１９と接触する真性ベー
ス１３表面にはヒ素の拡散によるエミッタ拡散層２０が
形成される。この製造方法により、ＬＤＤ型のＮチャネ
ルＭＯＳトランジスタとバイポーラトランジスタが同一
の半導体基板上に形成される。
【０００５】
【発明が解決しようとする課題】このような従来の製造
方法で形成する半導体装置では、ＬＤＤ型のＭＯＳトラ
ンジスタを形成する際に、ゲート電極８の側壁部にサイ
ドウォール１０を形成する必要があり、このサイドウォ
ール１０は、全面に成長させた酸化膜を異方性エッチン
グして形成している。このため、このエッチングバック
の際に、バイポーラトランジスタのベース領域１３にお
けるシリコン基板は格子欠陥，界面準位の発生などのダ
メージを受けることになる。このダメージにより、完成
された後のバイポーラトランジスタのベース電流には再
給合電流がプラスされることになり、バイポーラトラン
ジスタの電気的特性を著しく損なうという問題がある。
方法で形成する半導体装置では、ＬＤＤ型のＭＯＳトラ
ンジスタを形成する際に、ゲート電極８の側壁部にサイ
ドウォール１０を形成する必要があり、このサイドウォ
ール１０は、全面に成長させた酸化膜を異方性エッチン
グして形成している。このため、このエッチングバック
の際に、バイポーラトランジスタのベース領域１３にお
けるシリコン基板は格子欠陥，界面準位の発生などのダ
メージを受けることになる。このダメージにより、完成
された後のバイポーラトランジスタのベース電流には再
給合電流がプラスされることになり、バイポーラトラン
ジスタの電気的特性を著しく損なうという問題がある。
【０００６】これに対し、エッチングバック時にベース
領域をレジストで覆ってダメージを緩和する方法も提案
されているが、レジストを選択的に形成するためのフォ
トリソグラフィ技術における目合わせ工程が増えるとい
う問題がある。本発明の目的は、バイポーラトランジス
タのベース領域へのダメージを防止するとともに、製造
工程を増やすことがない半導体装置の製造方法を提供す
ることにある。
領域をレジストで覆ってダメージを緩和する方法も提案
されているが、レジストを選択的に形成するためのフォ
トリソグラフィ技術における目合わせ工程が増えるとい
う問題がある。本発明の目的は、バイポーラトランジス
タのベース領域へのダメージを防止するとともに、製造
工程を増やすことがない半導体装置の製造方法を提供す
ることにある。
【０００７】
【課題を解決するための手段】本発明の製造方法は、Ｍ
ＯＳトランジスタのソース・ドレイン拡散層を除いた領
域及びバイポーラトランジスタのコレクタ拡散層を除い
た領域の半導体基板上にフィールド酸化膜を形成する工
程と、ＭＯＳトランジスタのゲート電極を形成する工程
と、このゲート電極を利用して低濃度のソース・ドレイ
ン拡散層を形成する工程と、ゲート電極の側壁にサイド
ウォールを形成する工程と、バイポーラトランジスタの
ベース領域上のフィールド酸化膜を除去する工程と、Ｍ
ＯＳトランジスタの高濃度のソース・ドレイン拡散層及
びバイポーラトランジスタのベースを形成する工程とを
含んでいる。
ＯＳトランジスタのソース・ドレイン拡散層を除いた領
域及びバイポーラトランジスタのコレクタ拡散層を除い
た領域の半導体基板上にフィールド酸化膜を形成する工
程と、ＭＯＳトランジスタのゲート電極を形成する工程
と、このゲート電極を利用して低濃度のソース・ドレイ
ン拡散層を形成する工程と、ゲート電極の側壁にサイド
ウォールを形成する工程と、バイポーラトランジスタの
ベース領域上のフィールド酸化膜を除去する工程と、Ｍ
ＯＳトランジスタの高濃度のソース・ドレイン拡散層及
びバイポーラトランジスタのベースを形成する工程とを
含んでいる。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の第１実施例を製造工程順に示す断面
図である。先ず、図１（ａ）に示すように、Ｐ型シリコ
ン基板１上の所定の領域にそれぞれＮ型埋込層２とＰ型
埋込層３をヒ素，ボロン等をイオン注入し拡散させるこ
とにより形成する。次に、この上にＮ型エピタキシャル
層４を厚さ約２μｍで成長させ、かつ前記Ｐ型埋込層３
上のＮ型エピタキシャル層４にボロンを５×1012（c
m-2）注入し熱処理を施すことによりＰウェル５を形成
する。次に、素子分離領域としてフィールド酸化膜６を
所定の領域に約6000Å形成する。このときバイポーラト
ランジスタのベースになる領域にもフィールド酸化膜６
を形成しておくことが肝要である。
る。図１は本発明の第１実施例を製造工程順に示す断面
図である。先ず、図１（ａ）に示すように、Ｐ型シリコ
ン基板１上の所定の領域にそれぞれＮ型埋込層２とＰ型
埋込層３をヒ素，ボロン等をイオン注入し拡散させるこ
とにより形成する。次に、この上にＮ型エピタキシャル
層４を厚さ約２μｍで成長させ、かつ前記Ｐ型埋込層３
上のＮ型エピタキシャル層４にボロンを５×1012（c
m-2）注入し熱処理を施すことによりＰウェル５を形成
する。次に、素子分離領域としてフィールド酸化膜６を
所定の領域に約6000Å形成する。このときバイポーラト
ランジスタのベースになる領域にもフィールド酸化膜６
を形成しておくことが肝要である。
【０００９】次に、 900℃の酸素雰囲気中で処理するこ
とにより、フィールド酸化膜６で覆われていないシリコ
ン基板上に 200Åのゲート酸化膜を形成する。更に、多
結晶シリコンを4000Å成長し、これを所定の形状に異方
性エッチングしてゲート電極８を形成する。そして、Ｎ
チャネルＭＯＳトランジスタとなる領域にのみ、ゲート
電極８をマスクとしてリンを70KeV ，２×1013（cm-2）
注入することにより、低濃度Ｎ型拡散層９を形成する。
とにより、フィールド酸化膜６で覆われていないシリコ
ン基板上に 200Åのゲート酸化膜を形成する。更に、多
結晶シリコンを4000Å成長し、これを所定の形状に異方
性エッチングしてゲート電極８を形成する。そして、Ｎ
チャネルＭＯＳトランジスタとなる領域にのみ、ゲート
電極８をマスクとしてリンを70KeV ，２×1013（cm-2）
注入することにより、低濃度Ｎ型拡散層９を形成する。
【００１０】次に、図１（ｂ）に示すように、化学的気
相成長法により酸化膜を2000Å形成し、これを異方性エ
ッチングすることによりゲート電極８の側壁部にサイド
ウォール１０を形成する。次に、化学的気相成長法によ
り第１の酸化膜１１を 600Å形成した後、レジストをマ
スクとしてベース領域上の第１の酸化膜１１及びフィー
ルド酸化膜６をフッ酸で除去する。レジストを除去した
のち、 900℃の酸素雰囲気中で熱処理し、ベース上に約
200Åの第２の酸化膜１２を形成する。そして、ボロン
を10KeV ，２×1013（cm-2）で注入する。この時、ベー
ス領域以外のシリコン基板上には厚い第１の酸化膜があ
るためボロンは注入されない。ベース領域上には薄い第
２の酸化膜１２のみなのでボロンは注入される。この結
果、真性ベース１３が形成される。
相成長法により酸化膜を2000Å形成し、これを異方性エ
ッチングすることによりゲート電極８の側壁部にサイド
ウォール１０を形成する。次に、化学的気相成長法によ
り第１の酸化膜１１を 600Å形成した後、レジストをマ
スクとしてベース領域上の第１の酸化膜１１及びフィー
ルド酸化膜６をフッ酸で除去する。レジストを除去した
のち、 900℃の酸素雰囲気中で熱処理し、ベース上に約
200Åの第２の酸化膜１２を形成する。そして、ボロン
を10KeV ，２×1013（cm-2）で注入する。この時、ベー
ス領域以外のシリコン基板上には厚い第１の酸化膜があ
るためボロンは注入されない。ベース領域上には薄い第
２の酸化膜１２のみなのでボロンは注入される。この結
果、真性ベース１３が形成される。
【００１１】次に、図１（ｃ）に示すように、レジスト
をマスクとしてベース電極とシリコン基板とが接触する
ベース領域にボロンを30KeV ，５×1015（cm-2）で注入
し、グラフトベース１５を形成する。又、レジストをマ
スクとして、コレクタ電極がシリコン基板と接触する領
域にリンを100KeV，１Ｅ15（cm-2）注入することにより
コレクタ拡散層１６を形成する。更に、レジストをマス
クとして、ＮチャネルＭＯＳトランジスタ部とコレクタ
部にヒ素を150KeV，５×1015（cm-2）で注入することに
より、高濃度Ｎ型拡散層１４を形成する。そして、ベー
ス領域上の第２の酸化膜１２を完全に除去できる程度に
全面をフッ酸でエッチングする。
をマスクとしてベース電極とシリコン基板とが接触する
ベース領域にボロンを30KeV ，５×1015（cm-2）で注入
し、グラフトベース１５を形成する。又、レジストをマ
スクとして、コレクタ電極がシリコン基板と接触する領
域にリンを100KeV，１Ｅ15（cm-2）注入することにより
コレクタ拡散層１６を形成する。更に、レジストをマス
クとして、ＮチャネルＭＯＳトランジスタ部とコレクタ
部にヒ素を150KeV，５×1015（cm-2）で注入することに
より、高濃度Ｎ型拡散層１４を形成する。そして、ベー
ス領域上の第２の酸化膜１２を完全に除去できる程度に
全面をフッ酸でエッチングする。
【００１２】しかる上で、図１（ｄ）に示すように、化
学的気相成長法により第３の酸化膜１７を2000Å形成
し、真性ベース１３上の第３の酸化膜１７に開孔しエミ
ッタコンタクト１８を形成する。次に、多結晶シリコン
を2000Å成長させ、ヒ素を40KeV ，５Ｅ15（cm-2）で注
入した後、熱処理を行う。次に、エミッタコンタクト１
８を覆うように多結晶シリコンをエッチング除去しエミ
ッタ引出電極１９を形成する。エミッタ引出電極１９と
接触する真性ベース１３表面にはヒ素の拡散によるＮ型
のエミッタ拡散層２０が形成される。更に、層間膜２１
としてＢＰＳＧを8000Å成長した後、層間膜２１の所定
の位置に開孔し、電極を設けることにより、ソース電極
２２、ゲート電極２３、ドレイン電極２４、ベース電極
２５、エミッタ電極２６、コレクタ電極２７を形成す
る。
学的気相成長法により第３の酸化膜１７を2000Å形成
し、真性ベース１３上の第３の酸化膜１７に開孔しエミ
ッタコンタクト１８を形成する。次に、多結晶シリコン
を2000Å成長させ、ヒ素を40KeV ，５Ｅ15（cm-2）で注
入した後、熱処理を行う。次に、エミッタコンタクト１
８を覆うように多結晶シリコンをエッチング除去しエミ
ッタ引出電極１９を形成する。エミッタ引出電極１９と
接触する真性ベース１３表面にはヒ素の拡散によるＮ型
のエミッタ拡散層２０が形成される。更に、層間膜２１
としてＢＰＳＧを8000Å成長した後、層間膜２１の所定
の位置に開孔し、電極を設けることにより、ソース電極
２２、ゲート電極２３、ドレイン電極２４、ベース電極
２５、エミッタ電極２６、コレクタ電極２７を形成す
る。
【００１３】このような製造方法によれば、ＭＯＳトラ
ンジスタのサイドウォール１０を形成した後にバイポー
ラトランジスタのベース領域１３となるシリコン基板を
表面に出している。したがって、サイドウォール１０を
形成する際の異方性エッチング時にベース領域１３にダ
メージが生じることがない。このため、良好な特性のバ
イポーラトランジスタを実現することができる。しか
も、この実施例ではベース領域上のフィールド酸化膜を
除去する工程でマスクパターンの形成が必要であるが、
真性ベース領域の形成は全面注入で行うため、目合わせ
工程の数は従来例と変わらないという利点も有する。
ンジスタのサイドウォール１０を形成した後にバイポー
ラトランジスタのベース領域１３となるシリコン基板を
表面に出している。したがって、サイドウォール１０を
形成する際の異方性エッチング時にベース領域１３にダ
メージが生じることがない。このため、良好な特性のバ
イポーラトランジスタを実現することができる。しか
も、この実施例ではベース領域上のフィールド酸化膜を
除去する工程でマスクパターンの形成が必要であるが、
真性ベース領域の形成は全面注入で行うため、目合わせ
工程の数は従来例と変わらないという利点も有する。
【００１４】次に本発明の第２の実施例を説明する。図
２は第２実施例を製造工程順に示す断面図である。先
ず、図２（ａ）の形成方法は第１実施例の図１（ａ）と
同様なので説明は省略する。即ち、バイポーラトランジ
スタのベース領域を形成する部分にもフィールド酸化膜
６を形成しておく。次に、図２（ｂ）に示すように、化
学的気相成長法により酸化膜を2000Å成長させ、これを
異方性エッチングすることによりゲート電極８の側壁部
にサイドウォール１０を形成する。次に、ベースとなる
領域にのみ開孔部を有するレジスト２８をマスクとして
フィールド酸化膜６をフッ酸でエッチングする。引き続
きレジスト２８をマスクとしてボロンを10KeV ，２×10
13（cm-2）注入することにより真性ベース領域１３を形
成する。
２は第２実施例を製造工程順に示す断面図である。先
ず、図２（ａ）の形成方法は第１実施例の図１（ａ）と
同様なので説明は省略する。即ち、バイポーラトランジ
スタのベース領域を形成する部分にもフィールド酸化膜
６を形成しておく。次に、図２（ｂ）に示すように、化
学的気相成長法により酸化膜を2000Å成長させ、これを
異方性エッチングすることによりゲート電極８の側壁部
にサイドウォール１０を形成する。次に、ベースとなる
領域にのみ開孔部を有するレジスト２８をマスクとして
フィールド酸化膜６をフッ酸でエッチングする。引き続
きレジスト２８をマスクとしてボロンを10KeV ，２×10
13（cm-2）注入することにより真性ベース領域１３を形
成する。
【００１５】次に、図２（ｃ）に示すように 900℃の酸
素雰囲気中で熱処理し、シリコン基板上に約 200Åの酸
化膜２９を形成する。次に、レジストをマスクとしてベ
ース電極とシリコン基板とが接触するベース領域にボロ
ンを30KeV ，５×1015（cm-2）で注入しグラフトベース
１５を形成する。更に、レジストをマスクとしてコレク
タ電極がシリコン基板と接触する領域にリンを100KeV，
５×1015（cm-2）注入することによりコレクタ拡散層１
６を形成する。次に、レジストをマスクとしてＮチャネ
ルＭＯＳトランジスタ部とコレクタ部にヒ素を100KeV，
５×1015（cm-2）注入することにより高濃度Ｎ型拡散層
１４を形成する。
素雰囲気中で熱処理し、シリコン基板上に約 200Åの酸
化膜２９を形成する。次に、レジストをマスクとしてベ
ース電極とシリコン基板とが接触するベース領域にボロ
ンを30KeV ，５×1015（cm-2）で注入しグラフトベース
１５を形成する。更に、レジストをマスクとしてコレク
タ電極がシリコン基板と接触する領域にリンを100KeV，
５×1015（cm-2）注入することによりコレクタ拡散層１
６を形成する。次に、レジストをマスクとしてＮチャネ
ルＭＯＳトランジスタ部とコレクタ部にヒ素を100KeV，
５×1015（cm-2）注入することにより高濃度Ｎ型拡散層
１４を形成する。
【００１６】次に、図２（ｄ）に示すようにシリコン基
板上の 200Åの酸化膜２９をフッ酸により除去した後、
化学的気相成長法により酸化膜３０を2000Å成長し、真
性ベース１３上の酸化膜３０に開孔しエミッタコンタク
ト１８を形成する。次に、多結晶シリコンを2000Å成長
し、ヒ素を40KeV ，５Ｅ15（cm-2）注入した後、熱処理
を行ない、エミッタコンタクト１８を覆うように多結晶
シリコンをエッチングし、エミッタ引出電極１９を形成
する。エミッタ引出電極１９と接触する真性ベース１３
表面にはヒ素の拡散によるＮ型のエミッタ拡散層２０が
形成される。
板上の 200Åの酸化膜２９をフッ酸により除去した後、
化学的気相成長法により酸化膜３０を2000Å成長し、真
性ベース１３上の酸化膜３０に開孔しエミッタコンタク
ト１８を形成する。次に、多結晶シリコンを2000Å成長
し、ヒ素を40KeV ，５Ｅ15（cm-2）注入した後、熱処理
を行ない、エミッタコンタクト１８を覆うように多結晶
シリコンをエッチングし、エミッタ引出電極１９を形成
する。エミッタ引出電極１９と接触する真性ベース１３
表面にはヒ素の拡散によるＮ型のエミッタ拡散層２０が
形成される。
【００１７】この第２実施例の製造方法では、ＭＯＳト
ランジスタの高濃度Ｎ型拡散層１４とグラフトベース１
５を形成するためのイオン注入の際に、シリコン基板上
の酸化膜厚は 200Å、あるいはこれ以下に十分薄くでき
るため、イオン注入の条件は従来例と同じ条件が使える
というメリットを有する。因みに、第１の実施例ではシ
リコン基板上の酸化膜１１の厚さが 600Åと厚かったた
め、注入条件を従来例から変更する必要があった。これ
により、ＭＯＳトランジスタの特性は従来例と同等にで
き、かつバイポーラトランジスタはベース電流のリーク
が低減でき、しかも耐圧，スピード等の特性は従来例と
同等にできるという利点がある。
ランジスタの高濃度Ｎ型拡散層１４とグラフトベース１
５を形成するためのイオン注入の際に、シリコン基板上
の酸化膜厚は 200Å、あるいはこれ以下に十分薄くでき
るため、イオン注入の条件は従来例と同じ条件が使える
というメリットを有する。因みに、第１の実施例ではシ
リコン基板上の酸化膜１１の厚さが 600Åと厚かったた
め、注入条件を従来例から変更する必要があった。これ
により、ＭＯＳトランジスタの特性は従来例と同等にで
き、かつバイポーラトランジスタはベース電流のリーク
が低減でき、しかも耐圧，スピード等の特性は従来例と
同等にできるという利点がある。
【００１８】又、真性ベース１３を形成する際のボロン
注入はシリコン基板が露呈された状態で行っているが、
この時に基板が受けるダメージは、サイドウォール１０
を形成する際のエッチングバックよりは十分小さい。し
たがって、例えばごく表面のシリコン層をウェットエッ
チングすることにより、このダメージは容易に除去でき
る。尚、以上の実施例ではＭＯＳトランジスタはＮチャ
ネル型のみを述べたが、Ｐチャネル型を含むＣＭＯＳト
ランジスタを形成する場合も同様に実現できる。
注入はシリコン基板が露呈された状態で行っているが、
この時に基板が受けるダメージは、サイドウォール１０
を形成する際のエッチングバックよりは十分小さい。し
たがって、例えばごく表面のシリコン層をウェットエッ
チングすることにより、このダメージは容易に除去でき
る。尚、以上の実施例ではＭＯＳトランジスタはＮチャ
ネル型のみを述べたが、Ｐチャネル型を含むＣＭＯＳト
ランジスタを形成する場合も同様に実現できる。
【００１９】
【発明の効果】以上説明したように本発明の製造方法に
よれば、ＬＤＤ型のＭＯＳトランジスタのサイドウォー
ルを形成した後に、バイポーラトランジスタのベース領
域となるシリコン基板を表面に出してベース領域を形成
しているので、ベース領域にはサイドウォール形成時の
エッチングバックによるダメージが生じることが防止で
きる。したがって、バイポーラトランジスタはダメージ
や汚染のない清浄なシリコン基板に形成されるため、良
好な特性を得ることができるという効果を有する。しか
も、本発明の製造方法は、従来工程に比較しても目合わ
せ工程数を増やすことはなく、かつ従来のマスクパター
ンを用いて実現できるという効果も有する。
よれば、ＬＤＤ型のＭＯＳトランジスタのサイドウォー
ルを形成した後に、バイポーラトランジスタのベース領
域となるシリコン基板を表面に出してベース領域を形成
しているので、ベース領域にはサイドウォール形成時の
エッチングバックによるダメージが生じることが防止で
きる。したがって、バイポーラトランジスタはダメージ
や汚染のない清浄なシリコン基板に形成されるため、良
好な特性を得ることができるという効果を有する。しか
も、本発明の製造方法は、従来工程に比較しても目合わ
せ工程数を増やすことはなく、かつ従来のマスクパター
ンを用いて実現できるという効果も有する。
【図１】本発明の第１実施例を製造工程順に示す断面図
である。
である。
【図２】本発明の第２実施例を製造工程順に示す断面図
である。
である。
【図３】従来の製造方法を工程順に示す断面図である。
１ Ｐ型シリコン基板 ４ Ｎ型エピタキシャル層 ５ Ｐウェル ６ フィールド酸化膜 ８ ゲート電極 ９ 低濃度Ｎ型拡散層 １０ サイドウォール １３ 真性ベース １５ グラフトベース
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336 29/784 7377−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｌ
Claims (1)
- 【請求項１】 同一の半導体基板上にＬＤＤ型のＭＯＳ
トランジスタとバイポーラトランジスタを有する半導体
装置の製造方法において、ＭＯＳトランジスタのソース
・ドレイン拡散層を除いた領域及びバイポーラトランジ
スタのコレクタ拡散層を除いた領域の前記半導体基板上
にフィールド酸化膜を形成する工程と、ＭＯＳトランジ
スタのゲート電極を形成する工程と、このゲート電極を
利用して低濃度のソース・ドレイン拡散層を形成する工
程と、前記ゲート電極の側壁にサイドウォールを形成す
る工程と、バイポーラトランジスタのベース領域上の前
記フィールド酸化膜を除去する工程と、ＭＯＳトランジ
スタの高濃度のソース・ドレイン拡散層及びバイポーラ
トランジスタのベースを形成する工程とを有することを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18749892A JP2903881B2 (ja) | 1992-06-22 | 1992-06-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18749892A JP2903881B2 (ja) | 1992-06-22 | 1992-06-22 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH065791A true JPH065791A (ja) | 1994-01-14 |
| JP2903881B2 JP2903881B2 (ja) | 1999-06-14 |
Family
ID=16207118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18749892A Expired - Fee Related JP2903881B2 (ja) | 1992-06-22 | 1992-06-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2903881B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100702097B1 (ko) * | 2003-12-25 | 2007-04-02 | 산요덴키가부시키가이샤 | 반도체 장치의 제조 방법 |
| US9154051B2 (en) | 2012-09-10 | 2015-10-06 | Robert Bosch Gmbh | Operating state circuit for an inverter and method for setting operating states of an inverter |
-
1992
- 1992-06-22 JP JP18749892A patent/JP2903881B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100702097B1 (ko) * | 2003-12-25 | 2007-04-02 | 산요덴키가부시키가이샤 | 반도체 장치의 제조 방법 |
| US9154051B2 (en) | 2012-09-10 | 2015-10-06 | Robert Bosch Gmbh | Operating state circuit for an inverter and method for setting operating states of an inverter |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2903881B2 (ja) | 1999-06-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |