JP2830089B2 - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、バイポーラトランジスタとMOSFETとを同一
のシリコン基板上に集積した半導体集積回路の製造方法
に関し、特にMOSFETがLDD構造となるものに関する。
のシリコン基板上に集積した半導体集積回路の製造方法
に関し、特にMOSFETがLDD構造となるものに関する。
近年、半導体集積回路では、高速化、高集積化の要請
から、バイポーラトランジスタとMOSFETとを同一のシリ
コン基板上に集積することが行なわれている。また、MO
SFETに関しては、ゲート電極に絶縁膜による側壁（サイ
ドウォール）が設けられ、サイドウォールトランジス
タ、あるいは、LDDトランジスタとすることが行なわれ
ている。
から、バイポーラトランジスタとMOSFETとを同一のシリ
コン基板上に集積することが行なわれている。また、MO
SFETに関しては、ゲート電極に絶縁膜による側壁（サイ
ドウォール）が設けられ、サイドウォールトランジス
タ、あるいは、LDDトランジスタとすることが行なわれ
ている。
従来のこの種の製造方法の一例を第３図（ａ）〜
（ｃ）に示す。
（ｃ）に示す。
NPN型バイポーラトランジスタとLDD構造のＮチャネル
MOSFETの場合では、Ｐ型シリコン基板１とその上に設け
られたＮ型のエピタキシャル層４との境界に、高濃度の
N+型埋込層２とＰ型埋込層３とがそれぞれ形成されてい
る。第３図（ａ）に示すように、ウェーハ表面に素子分
離用のフィールド酸化膜６が設けられ、MOSFETのゲート
酸化膜７、ゲート電極８が形成される。つづいてフォト
レジストとゲート電極をマスクにしてMOS部にイオン注
入を行ない、n-型低濃度ソース、ドレイン拡散層９が設
けられ、ウェーハ全面に堆積した酸化膜のエッチバック
により、ゲート電極８に側壁（サイドウォール）20が形
成される。
MOSFETの場合では、Ｐ型シリコン基板１とその上に設け
られたＮ型のエピタキシャル層４との境界に、高濃度の
N+型埋込層２とＰ型埋込層３とがそれぞれ形成されてい
る。第３図（ａ）に示すように、ウェーハ表面に素子分
離用のフィールド酸化膜６が設けられ、MOSFETのゲート
酸化膜７、ゲート電極８が形成される。つづいてフォト
レジストとゲート電極をマスクにしてMOS部にイオン注
入を行ない、n-型低濃度ソース、ドレイン拡散層９が設
けられ、ウェーハ全面に堆積した酸化膜のエッチバック
により、ゲート電極８に側壁（サイドウォール）20が形
成される。
ひきつづいて第３図（ｂ）に示すように、イオン注入
によりベース拡散層11を形成したのち、アルミマスクパ
ターン22を用いたイオン注入によりグラフトベース拡散
層23を形成する。
によりベース拡散層11を形成したのち、アルミマスクパ
ターン22を用いたイオン注入によりグラフトベース拡散
層23を形成する。
つぎに第３図（ｃ）に示すように、MOS部にN+型高濃
度ソース、ドレイン拡散層21を形成したのち、酸化膜13
をウェーハ全面に形成し、コンタクト孔を開口してか
ら、ひ素をドープしたエミッタ電極15を設け、このエミ
ッタ電極からひ素を拡散させて、エミッタ拡散層17が形
成される。そのあと層間絶縁膜24、アルミニウム配線25
を順次形成するというものであった。
度ソース、ドレイン拡散層21を形成したのち、酸化膜13
をウェーハ全面に形成し、コンタクト孔を開口してか
ら、ひ素をドープしたエミッタ電極15を設け、このエミ
ッタ電極からひ素を拡散させて、エミッタ拡散層17が形
成される。そのあと層間絶縁膜24、アルミニウム配線25
を順次形成するというものであった。
前項で述べた従来の製造方法では、MOSFETのサイドウ
ォールを形成する際に、RIEによるエッチバックがバイ
ポーラトランジスタ形成領域（特にエミッタ形成領域）
のシリコン表面にダメージを与えてしまう。
ォールを形成する際に、RIEによるエッチバックがバイ
ポーラトランジスタ形成領域（特にエミッタ形成領域）
のシリコン表面にダメージを与えてしまう。
このため、エッチバック工程においては、オーバーエ
ッチングを最小限に止めなければならないという厳しい
制限がつきまとっていた。
ッチングを最小限に止めなければならないという厳しい
制限がつきまとっていた。
本発明の製造方法においては、バイポーラトランジス
タとMOSFETとを同一のシリコン基板上に集積した半導体
集積回路の製造方法において、まずMOSFETの側壁（サイ
ドウォール）となる第１の絶縁膜をウェーハ全面に堆積
させたのち、エミッタ形成領域に開口を設ける。ウェー
ハ全面に多結晶シリコンを堆積させ、これに不純物を導
入する。熱拡散によって、この不純物をシリコン基板内
まで拡散させることにより、エミッタ拡散層を形成す
る。
タとMOSFETとを同一のシリコン基板上に集積した半導体
集積回路の製造方法において、まずMOSFETの側壁（サイ
ドウォール）となる第１の絶縁膜をウェーハ全面に堆積
させたのち、エミッタ形成領域に開口を設ける。ウェー
ハ全面に多結晶シリコンを堆積させ、これに不純物を導
入する。熱拡散によって、この不純物をシリコン基板内
まで拡散させることにより、エミッタ拡散層を形成す
る。
そのあとウェーハ全面に第２の絶縁膜を堆積させ、フ
ォトレジストパターンをマスクして、第２の絶縁膜と多
結晶シリコン膜をエッチングし、第２の絶縁膜で覆われ
た多結晶シリコン膜からなるエミッタ電極を形成する。
つづいてフォトレジストパターンをマスクとして第１の
絶縁膜をエッチバックして、MOSFETの側壁（サイドウォ
ール）を形成する。さらにMOS部にイオン注入を行な
い、ソース、ドレイン拡散層を形成し、エミッタ電極と
その上にある第２の絶縁膜をマスクとしてベース領域に
イオン注入を行ない、グラフトベース拡散層を形成す
る。
ォトレジストパターンをマスクして、第２の絶縁膜と多
結晶シリコン膜をエッチングし、第２の絶縁膜で覆われ
た多結晶シリコン膜からなるエミッタ電極を形成する。
つづいてフォトレジストパターンをマスクとして第１の
絶縁膜をエッチバックして、MOSFETの側壁（サイドウォ
ール）を形成する。さらにMOS部にイオン注入を行な
い、ソース、ドレイン拡散層を形成し、エミッタ電極と
その上にある第２の絶縁膜をマスクとしてベース領域に
イオン注入を行ない、グラフトベース拡散層を形成す
る。
つぎに本発明の実施例について、図面を参照して説明
する。
する。
第１図（ａ）〜（ｉ）は、本発明の第１の実施例にお
ける半導体集積回路を製造工程順に示す断面図である。
この半導体集積回路はNPN型バイポーラトランジスタとL
DD構造のＮチャネルMOSFETとから構成されている。
ける半導体集積回路を製造工程順に示す断面図である。
この半導体集積回路はNPN型バイポーラトランジスタとL
DD構造のＮチャネルMOSFETとから構成されている。
まず第１図（ａ）に示すように、Ｐ型シリコン基板１
の表面にひ素によるN+型埋込層２およびほう素によるＰ
型埋込層３をそれぞれ形成したのち、ウェーハ全面にＮ
型エピタキシャル層４を堆積する。
の表面にひ素によるN+型埋込層２およびほう素によるＰ
型埋込層３をそれぞれ形成したのち、ウェーハ全面にＮ
型エピタキシャル層４を堆積する。
つぎにＮチャネルMOSFETを形成する領域および分離領
域にＰウエル５を設ける。すなわちフォトレジストパタ
ーンをマスクとしてほう素をイオン注入してから、高温
の熱処理を行なって深いＰウエル５を形成する。
域にＰウエル５を設ける。すなわちフォトレジストパタ
ーンをマスクとしてほう素をイオン注入してから、高温
の熱処理を行なって深いＰウエル５を形成する。
つぎに素子分離領域にフィールド酸化膜６を設けたの
ち、ゲート酸化膜７を形成し、MOS部にはりんドープの
多結晶シリコンによるゲート電極８を設ける。つぎに第
１図（ｂ）に示すようにフォトレジストパターン10およ
びゲート電極８をマスクにして、りんのイオン注入を行
ない、LDDとなるＮ型の低濃度ソース、ドレイン拡散層
９を形成する。
ち、ゲート酸化膜７を形成し、MOS部にはりんドープの
多結晶シリコンによるゲート電極８を設ける。つぎに第
１図（ｂ）に示すようにフォトレジストパターン10およ
びゲート電極８をマスクにして、りんのイオン注入を行
ない、LDDとなるＮ型の低濃度ソース、ドレイン拡散層
９を形成する。
つぎに第１図（ｃ）に示すように、フォトレジストパ
ターン12をマスクにして、ほう素のイオン注入を行な
い、ベース拡散層11を形成する。
ターン12をマスクにして、ほう素のイオン注入を行な
い、ベース拡散層11を形成する。
つぎに第１図（ｄ）に示すように、側壁の材料である
第１の絶縁膜（ここでは酸化膜）13をウェーハ全面に堆
積したのち、エミッタ形成領域の酸化膜に開孔を設け、
シリコン表面を露出させ、エミッタ用コンタクト14を形
成する。
第１の絶縁膜（ここでは酸化膜）13をウェーハ全面に堆
積したのち、エミッタ形成領域の酸化膜に開孔を設け、
シリコン表面を露出させ、エミッタ用コンタクト14を形
成する。
つぎに第１図（ｅ）に示すように、エミッタ電極とな
る多結晶シリコン膜15をウェーハ全面に堆積し、イオン
注入により、ひ素をドープする。エミッタコンタクト部
において、ひ素はその後の熱処理により、多結晶シリコ
ン膜15からベース拡散層11へ拡散し、エミッタ拡散層17
を形成する。そのあとウェーハ全面に第２の絶縁膜であ
る酸化膜18を成長させる。
る多結晶シリコン膜15をウェーハ全面に堆積し、イオン
注入により、ひ素をドープする。エミッタコンタクト部
において、ひ素はその後の熱処理により、多結晶シリコ
ン膜15からベース拡散層11へ拡散し、エミッタ拡散層17
を形成する。そのあとウェーハ全面に第２の絶縁膜であ
る酸化膜18を成長させる。
つぎに第１図（ｆ）に示すように、フォトレジストパ
ターン19をマスクにして、酸化膜18および多結晶シリコ
ン膜15（図示せず）をエッチングして、エミッタ電極16
を形成する。このエッチングにより、エミッタ電極部以
外の領域で、第１の絶縁膜である酸化膜13が完全に露出
される。
ターン19をマスクにして、酸化膜18および多結晶シリコ
ン膜15（図示せず）をエッチングして、エミッタ電極16
を形成する。このエッチングにより、エミッタ電極部以
外の領域で、第１の絶縁膜である酸化膜13が完全に露出
される。
つぎに第１図（ｇ）に示すように、フォトレジストパ
ターン19をマスクにして、異方性エッチング（RIE）に
て、第１の絶縁膜（酸化膜13）のエッチバックを行な
う。これによって、ゲート電極には側壁（サイドウォー
ル）20が設けられ、バイポーラ部のうちエミッタ電極1
6、酸化膜18、フォトレジストパターン19の３層膜で覆
われていない部分のシリコン面が露出される。ここで、
エミッタ拡散層の領域は、前述の３層膜に覆われている
ため、エッチバックによるダメージを受けることはな
い。
ターン19をマスクにして、異方性エッチング（RIE）に
て、第１の絶縁膜（酸化膜13）のエッチバックを行な
う。これによって、ゲート電極には側壁（サイドウォー
ル）20が設けられ、バイポーラ部のうちエミッタ電極1
6、酸化膜18、フォトレジストパターン19の３層膜で覆
われていない部分のシリコン面が露出される。ここで、
エミッタ拡散層の領域は、前述の３層膜に覆われている
ため、エッチバックによるダメージを受けることはな
い。
つぎに第１図（ｈ）に示すように、フォトレジストパ
ターン19を除去したのち、ゲート電極８とサイドウォー
ル20をマスクにして、MOS部にひ素のイオン注入を行な
い、N+型高濃度ソース、ドレイン拡散層21を設ける。つ
づいてエミッタ電極16と酸化膜18の２層膜、およびアル
ミパターン22をマスクにしてバイポーラ部にほう素のイ
オン注入を行ない、P+型高濃度グラフトベース拡散層23
を設ける。このとき、グラフトベース拡散層23は、エミ
ッタ電極16に対して自己整合的に形成される。エミッタ
電極16は、ほとんどマスクパターン通りに形成されるの
で、設計時にグラフトベース拡散層とエミッタ拡散層と
の間に寸法余裕を見込む必要がない。したがってベース
コンタクト、エミッタコンタクト間が縮小できるため、
ベース部の寄生容量や寄生抵抗が低減される。また、ほ
う素のイオン注入のとき、エミッタ電極16上面は、第２
の絶縁膜である酸化膜18で覆われているため、ひ素ドー
プのエミッタ電極16中に、逆導電型のほう素が注入され
ることはない。たとえば、ほう素のイオン注入エネルギ
ー30〜50keVに対して、第２の絶縁膜18は、酸化膜の場
合、2000〜4000Åあれば充分である。
ターン19を除去したのち、ゲート電極８とサイドウォー
ル20をマスクにして、MOS部にひ素のイオン注入を行な
い、N+型高濃度ソース、ドレイン拡散層21を設ける。つ
づいてエミッタ電極16と酸化膜18の２層膜、およびアル
ミパターン22をマスクにしてバイポーラ部にほう素のイ
オン注入を行ない、P+型高濃度グラフトベース拡散層23
を設ける。このとき、グラフトベース拡散層23は、エミ
ッタ電極16に対して自己整合的に形成される。エミッタ
電極16は、ほとんどマスクパターン通りに形成されるの
で、設計時にグラフトベース拡散層とエミッタ拡散層と
の間に寸法余裕を見込む必要がない。したがってベース
コンタクト、エミッタコンタクト間が縮小できるため、
ベース部の寄生容量や寄生抵抗が低減される。また、ほ
う素のイオン注入のとき、エミッタ電極16上面は、第２
の絶縁膜である酸化膜18で覆われているため、ひ素ドー
プのエミッタ電極16中に、逆導電型のほう素が注入され
ることはない。たとえば、ほう素のイオン注入エネルギ
ー30〜50keVに対して、第２の絶縁膜18は、酸化膜の場
合、2000〜4000Åあれば充分である。
つぎに第１図（ｉ）に示すように、従来の製造方法と
同様に、層間絶縁膜24をウェーハ全面に形成し、コンタ
クト孔を開口したのち、アルミニウム配線25を設けるこ
とによって半導体集積回路が完成する。
同様に、層間絶縁膜24をウェーハ全面に形成し、コンタ
クト孔を開口したのち、アルミニウム配線25を設けるこ
とによって半導体集積回路が完成する。
第２図は本発明の第２の実施例における半導体集積回
路を製造工程順に示す断面図である。
路を製造工程順に示す断面図である。
本実施例は、前記第１の実施例のうち、ゲート電極と
なる多結晶シリコン膜の代りに多結晶シリコン膜とタン
グステンシリサイド膜を積層したポリサイド膜26をゲー
ト電極に用いている。
なる多結晶シリコン膜の代りに多結晶シリコン膜とタン
グステンシリサイド膜を積層したポリサイド膜26をゲー
ト電極に用いている。
また、側壁の材料となる第１の絶縁膜として窒化膜を
用いることもできる。
用いることもできる。
製造方法としては、第１図（ａ）〜（ｉ）と全く同様
である。
である。
この実施例では、層抵抗の小さいポリサイド膜を用い
るので、ゲートの入力抵抗を低減できる利点がある。
るので、ゲートの入力抵抗を低減できる利点がある。
本発明においては、MOSFETのサイドウォール材のエッ
チバックの前にエミッタ拡散層、エミッタ電極を形成
し、このエミッタ電極とその上面に形成されている絶縁
膜とフォトレジストの３層パターンをエミッタ拡散層の
マスクとして、サイドウォールのエッチバックを行なう
ので、エミッタ拡散層にRIEによる表面損傷を与えるこ
とがない（バイポーラトランジスタの特性劣化を防止す
ることができる）。
チバックの前にエミッタ拡散層、エミッタ電極を形成
し、このエミッタ電極とその上面に形成されている絶縁
膜とフォトレジストの３層パターンをエミッタ拡散層の
マスクとして、サイドウォールのエッチバックを行なう
ので、エミッタ拡散層にRIEによる表面損傷を与えるこ
とがない（バイポーラトランジスタの特性劣化を防止す
ることができる）。
また、グラフトベース形成時のイオン注入の際、エミ
ッタ電極と絶縁膜の２層パターンをマスクとして用いる
ことにより、エミッタ電極のパターンに対して自己整合
的にグラフトベース拡散層を形成することができ、従来
の製造方法に比べて、ベース部の寄生容量や寄生抵抗を
減少させる効果がある。
ッタ電極と絶縁膜の２層パターンをマスクとして用いる
ことにより、エミッタ電極のパターンに対して自己整合
的にグラフトベース拡散層を形成することができ、従来
の製造方法に比べて、ベース部の寄生容量や寄生抵抗を
減少させる効果がある。
第１図（ａ）〜（ｉ）は本発明の第１の実施例における
半導体集積回路を製造工程順に示す断面図、第２図は本
発明の第２の実施例における半導体集積回路の一製造工
程を示す断面図、第３図（ａ）〜（ｃ）は、従来技術の
半導体集積回路を製造工程順に示す断面図である。 １……Ｐ型シリコン基板、２……N+型埋込層、３……Ｐ
型埋込層、４……Ｎ型エピタキシャル層、５……Ｐウエ
ル、６……フィールド酸化膜、７……ゲート酸化膜、８
……ゲート電極、９……N-型低濃度ソース、ドレイン拡
散層、10……フォトレジストパターン、11……ベース拡
散層、12……フォトレジストパターン、13……酸化膜、
14……エミッタ用コンタクト、15……多結晶シリコン
膜、16……エミッタ電極、17……エミッタ拡散層、18…
…酸化膜、19……フォトレジストパターン、20……側壁
（サイドウォール）、22……アルミマスクパターン、23
……P+型高濃度グラフトベース拡散層、24……層間絶縁
膜、25……アルミニウム配線、26……ポリサイドゲート
電極、27……窒化膜。
半導体集積回路を製造工程順に示す断面図、第２図は本
発明の第２の実施例における半導体集積回路の一製造工
程を示す断面図、第３図（ａ）〜（ｃ）は、従来技術の
半導体集積回路を製造工程順に示す断面図である。 １……Ｐ型シリコン基板、２……N+型埋込層、３……Ｐ
型埋込層、４……Ｎ型エピタキシャル層、５……Ｐウエ
ル、６……フィールド酸化膜、７……ゲート酸化膜、８
……ゲート電極、９……N-型低濃度ソース、ドレイン拡
散層、10……フォトレジストパターン、11……ベース拡
散層、12……フォトレジストパターン、13……酸化膜、
14……エミッタ用コンタクト、15……多結晶シリコン
膜、16……エミッタ電極、17……エミッタ拡散層、18…
…酸化膜、19……フォトレジストパターン、20……側壁
（サイドウォール）、22……アルミマスクパターン、23
……P+型高濃度グラフトベース拡散層、24……層間絶縁
膜、25……アルミニウム配線、26……ポリサイドゲート
電極、27……窒化膜。
Claims (2)
- 【請求項１】バイポーラトランジスタとMOSFETとを同一
のシリコン基板上に集積した半導体集積回路の製造方法
において、素子分離用のフィールド酸化膜、MOSFETのゲ
ート酸化膜、ゲート電極およびバイポーラトランジスタ
のベース拡散層をそれぞれ形成したのち、ウェーハ全面
に第１の絶縁膜を形成する工程と、バイポーラトランジ
スタのエミッタ形成領域上の前記第１の絶縁膜に開口部
を設けて、シリコン基板面を露出させる工程と、ウェー
ハ全面に多結晶シリコン膜を堆積してこれに不純物導入
を行ない、前記開口部において前記不純物を多結晶シリ
コン膜からシリコン基板内へ拡散させ、エミッタ拡散層
を形成する工程と、ウェーハ全面に第２の絶縁膜を形成
する工程と、フォトレジストパターンをマスクとして前
記第２の絶縁膜と前記多結晶シリコン膜をエッチングし
て前記エミッタ拡散層上に前記第２の絶縁膜で覆われた
前記多結晶シリコンからなるエミッタ電極を形成する工
程と、前記フォトレジストパターンをマスクとして前記
第１の絶縁膜のエッチバックを行ない、MOSFETのゲート
電極に側壁を設けるとともに、ベース領域内でエミッタ
電極に覆われていない部分のシリコン基板表面を露出さ
せる工程と、前記フォトレジストパターンを除去したの
ち、ゲート電極および側壁をマスクとしてソース・ドレ
イン拡散層を形成する工程と、前記第２の絶縁膜とエミ
ッタ電極をマスクとしてベース領域にイオン注入を行な
い、グラフトベース拡散層を形成する工程とを含むこと
を特徴とする半導体集積回路の製造方法。 - 【請求項２】ゲート電極形成後、ゲート電極をマスクと
してソース・ドレイン領域にイオン注入を行ない、低濃
度不純物拡散層を形成してから、前記第１の絶縁膜を形
成することにより、MOSFETをLDD構造とすることを特徴
とする請求項１記載の半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16945989A JP2830089B2 (ja) | 1989-06-29 | 1989-06-29 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16945989A JP2830089B2 (ja) | 1989-06-29 | 1989-06-29 | 半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0334363A JPH0334363A (ja) | 1991-02-14 |
| JP2830089B2 true JP2830089B2 (ja) | 1998-12-02 |
Family
ID=15886976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16945989A Expired - Fee Related JP2830089B2 (ja) | 1989-06-29 | 1989-06-29 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2830089B2 (ja) |
-
1989
- 1989-06-29 JP JP16945989A patent/JP2830089B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0334363A (ja) | 1991-02-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |