KR0154309B1 - Npn 트랜지스터의 제조방법 - Google Patents
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Abstract
본 발명은 셀프-얼라인 형태로 베이스 및 에미터 영역이 형성되어 소자의 특성을 향상시켜 줄 뿐만 아니라 바이-씨모스 트랜지스터의 제조공정에 이용시 공정을 단순화시킬 수 있는 NPN 트랜지스터의 제조방법에 관한 것이다.
본 발명의 NPN 트랜지스터의 제조방법은 실리콘 기판으로 n형 불순물을 이온주입하여 n형 웰을 형성하는 공정과, 기판 전면에 걸쳐 제1절연막과 제1도전막을 형성하는 공정과, 제1도전막상에 제2절연막을 형성하는 공정과, 제2절연막을 식각하여 윈도우를 형성하는 공정과, 윈도우를 통해 기판으로 저농도의 p-형 불순물을 이온주입하여 진성 베이스 영역을 형성하는 공정과, 윈도우내의 제1도전막과 제1절연막을 제거하는 공정과, 윈도우내의 기판상에 제2도전막을 형성하는 공정과, 제2절연막을 제거하는 공정과, 제2도전막의 측벽에 스페이서를 형성하고, 기판을 노출시키는 공정과, 베이스 영역을 오픈시키는 공정과, 오픈된 베이스 영역으로 p+형 불순물을 이온주입하여 외인성 베이스 영역을 형성하는 공정과, 콜렉터 영역을 오픈시키는 공정과, 오픈된 콜렉터 영역으로 n+형 불순물을 이온주입하여 콜렉터 영역을 형성하는 공정을 포함한다.
Description
제1도는 본 발명의 제1실시예에 따른 NPN 트랜지스터의 레이아웃도.
제2도는 제1도의 A-A'선에 따른 NPN 트랜지스터의 단면 구조도.
제3도 (a)-(f)는 제2도의 NPN 트랜지스터의 제조공정도.
제4도는 본 발명의 제2실시예에 따른 NPN 트랜지스터의 단면 구조도.
* 도면의 주요부분에 대한 부호의 설명
10 : 실리콘 기판 11 : n형 웰
12 : 필드 산화막 13 : 열산화막
14, 19 : N+폴리실리콘막 15, 22 : 저온 산화막
16 : 윈도우 17, 21 : 저농도 p형 불순물
18 : 진성 베이스 영역 20, 25, 28 : 포토 레지스트막
26 : 고농도 p형 불순물 27 : 외인성 베이스 영역
29 : 고농도 n형 불순물 30 : 콜렉터 영역
31 : 층간 절연막 32, 33 : 콘택홀
34, 35 : 베이스 및 콜렉터 전극
본 발명은 반도체 장치의 제조방법에 관한 것으로서, 특히 셀프-얼라인 형태로 제조되어 양호한 소자 특성을 얻을 수 있을 뿐만 아니라 바이-씨모스(Bi-CMOS) 제조공정에 이용시 공정을 단수화할 수 있는 NPN 트랜지스터의 제조방법에 관한 것이다.
종래의 바이-씨모스 공정에서 NPN 트랜지스터를 제조하기 위해서는 바이폴라 트랜지스터의 에미터를 위한 별도의 폴리실리콘층이 요구되고, 또한 에미터 콘택을 형성하기 위해서는 추가 층(layer)가 필요하므로 공정이 복잡하고 단가가 비싼 문제점이 있었다.
본 발명은 상기한 바와같은 문제점을 해결하기 위한 것으로서, 셀프 얼라인 형태로 제조되어 양호한 소자 특성을 얻을 수 있을 뿐만 아니라 바이-씨모스 제조공정에 이용시 공정을 단순화할 수 있는 NPN 트랜지스터의 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은 실리콘 기판으로 n형 불순물을 이온주입하여 n형 웰을 형성하는 공정과, 기판 전에 걸쳐 제1절연막과 제1도전막을 형성하는 공정과, 제1도전막상에 제2절연막을 형성하는 공정과, 제2절연막을 식각하여 윈도우를 형성하는 공정과, 윈도우를 통해 기판으로 저농도의 p-형 불순물을 이온주입하여 진성 베이스 영역을 형성하는 공정과, 윈도우내의 제1도전막과 제1절연막을 제거하는 공정과, 윈도우내의 기판상에 제2도전막을 형성하는 공정과, 제2절연막을 제거하는 공정과, 제2도전막의 측벽에 스페이서를 형성하고, 기판을 노출시키는 공정과, 노출된 기판상에 제3절연막을 형성하는 공정과, 베이스 영역을 오픈시키는 공정과, 오픈된 베이스 영역으로 p+형 불순물을 이온주입하여 외인성 베이스 영역을 형성하는 공정과, 콜렉터 영역을 오픈시키는 공정과, 오픈된 콜렉터 영역으로 n+형 불순물을 이온주입하여 콜렉터 영역을 형성하는 공정을 포함하는 것을 특징으로 한다.
이하 본 발명의 실시예를 첨부된 도면에 의거하여 상세히 설명하면 다음과 같다.
제1도는 본 발명의 제1실시예에 따른 NPN 트랜지스터의 레이아웃도를 도시한 것이고, 제2도는 제1도의 A-A'선에 따른 단면구조를 도시한 것이다.
제1도 및 제2도를 참조하면, 본 발명의 제1실시예에 따른 NPN 트랜지스터는 기판(10)상에 형성된 n형 웰(11)과, 웰(11)내에 형성된, 진성 베이스 영역(18)과 진성 베이스 영역(18)과 연결층(18a)을 통해 연결되는 외인성 베이스 영역(27)으로 이루어진 베이스 영역과, 베이스 영역과 진성 베이스 영역(18)내에 형성된 n+형 에미터 영역(24)과, 베이스 영역과 필드 산화막(12)에 의해 분리되어 n형 웰(11)내에 형성된 n+형 콜렉터 영역(30)을 포함한다.
그리고, 에미터 영역(24)상에 형성된 에미터 전극용 제2N+폴리실리콘막(19)과, 폴리시리콘막(19)의 측벽에 형성된 스페이서를 포함한다.
폴리실리콘막(19)의 측벽에 형성된 스페이서는 연결층(18a)상에 형성된 열산화막(13) 및 제1N+폴리실리콘막(14)과, 제1N+형 폴리실리콘막(14)상에 형성된 저온 산화막(22)으로 이루어졌다.
또한, 본 발명의 NPN 트랜지스터는 기판 전면에 걸쳐 형성된 층간 절연막(31)과, 외인성 베이스 영역(27) 상부 및 콜렉터 영역(30) 상부의 층간 절연막(31) 상에 각각 형성된 콘택홀(32), (33)과 각각의 콘택홀(32), (33)을 통해 외인성 베이스 영역(27) 및 콜렉터 영역(30)과 각각 연결되는 베이스 전극(34) 및 콜렉터 전극(35)을 더 포함한다.
제3도(a)-(f)는 제2도의 NPN 트랜지스터의 제조공정도를 도시한 것이다.
제3도(a)를 참조하면, 기판(10)의 NPN 트랜지스터가 형성될 부분을 제1도에 도시된 바와같은 N형 웰을 위한 마스크(11')을 사용하여 한정하고, 한정된 NPN 트랜지스터 영역으로 N형 불순물을 이온주입하여 N형 웰(11)을 형성한다.
N형 웰(11)을 형성한 후, 액티브영역을 위한 마스크(10')를 사용하여 로코스 공정을 수행하여 분리영역(12)을 형성하면 NPN 트랜지스터의 에미터, 베이스 및 콜렉터 영역이 정의된다. 열산화공정을 수행하여 기판(10)상에 150 내지 200Å의 두께를 갖는 산화막(13)을 성장시키고, 산화막(13)상에 500Å의 두께를 갖는 제1N+폴리실리콘막(14)을 증착한다.
제3도(b)를 참조하면, N+폴리실리콘막(14)상에 3000 내지 4000Å의 두께를 갖는 저온산화막(LTO, 15)을 증착하고, 제1도에 도시된 바와같은 게이트용 마스크(12')를 이용하여 저온산화막(15) 식각하여 윈도우(16)를 형성한다.
저온산화막(15)을 식각하여 윈도우 형성시 제1N+폴리실리콘막(14)이 식각정지층으로서 작용하며, 윈도우의 형성에 따라 오픈된 부분은 후속의 공정에서 에미터가 형성될 부분이다.
진성(intrinsic) 베이스 영역을 형성하기 위하여 윈도우(16)를 통하여 보론(B)과 같은 p형 불순물(17)을 이온주입하여 p-형 진성 베이스 영역(18)을 형성한다.
제3도(c)를 참조하면, 윈도우(16)내의 제1N+폴리실리콘막(14)과 열산화막(13)을 제거하여 P-형 불순물 주입영역(18)을 노출시킨다. 이때, 열산화막(13)의 식각시 열산화막(13)의 식각에 따른 기판의 손상을 방지하기 위하여 습식식각공정을 수행한다.
이어서, 5000Å의 두께를 갖는 제2N+형 폴리실리콘막(19)을 기판상에 증착하고, 그위에 포토 레지스트막(도면상에는 도시되지 않음)을 도포한 후 에치백공정을 수행하여 윈도우(13)내의 p-형 진성 베이스 영역(18)상에만 제2N+폴리실리콘막(19)을 남겨둔다.
상기의 N+ 폴리실리콘막(19)의 에치백공정시 저온산화막(15)이 식각정지층으로서의 역할을 한다.
제3도(d)와 같이, 저온 산화막(15)을 제거한 후 기판 전면에 포토레지스트막(20)을 도포하고, 제1도의 p+액티브 마스크(18')를 마스크로 하여 포토 레지스트막(20)을 식각하여 베이스 영역을 오픈시킨다.
오픈된 베이스 영역으로 보론(B)과 같은 고농도의 p-형 불순물(21)을 이온주입한다. 이 이온주입공정은 진성 베이스 영역(18)과 후속공정에서 형성될 외인성(extrinsic) 베이스 영역을 연결하기 위하여 수행되는 것이다.
제3도(e)와 같이, 포토 레지스트막(20)을 제거한 후 기판 전면에 저온산화막을 1500 내지 2000Å의 두께로 증착하고, 이를 반응성 이온에칭법으로 식각하여 폴리실리콘막(19)의 측벽에 저온 산화막으로 된 스페이서(22)를 형성한다. 이때, 스페이서(22) 형성시 제1N+ 폴리실리콘막(14)도 식각되도록 한다.
기판 전면에 걸쳐 포토 레지스트막(25)을 도포한다. 제1도의 p+액티브용 마스크(18)를 이용하여 포토 레지스트막(25)을 식각하여 베이스 영역을 오픈시킨다. 오픈된 베이스 영역으로 p+형 불순물(26)을 이온주입하여 외인성 베이스 영역(27)을 형성하여 준다.
제3도(f)와 같이, 포토 레지스트막(25)을 제거한 다음 기판 전면에 걸쳐 다시 포토 레지스트막(28)을 도포하고, 제1도의 n+액티브용 마스크(30)를 사용하여 콜렉터 영역을 오픈시켜 준다.
오픈된 콜렉터 영역으로 비소(As)와 같은 고농도의 n+형 불순물(29)을 이온주입하여 n+형 콜렉터 영역(30)을 웰(11)내에 형성하여 준다.
이후, 적당한 열공정을 가하여 에미터, 베이스 및 콜렉터 영역의 불순물을 안정화시킨다(어닐링).
제2도와 같이, 기판 전면에 층간 절연막(31)을 형성한 후 외인성 베이스 영역(27) 상부 및 콜렉터 영역(30) 상부의 층간 절연막(31)을 식각하여 콘택홀(32), (33)을 각각 형성한다.
통상의 전극 형성공정으로 콘택홀(32), (33)을 통해 각각 베이스 영역(27)과 콜렉터 영역(30)과 연결되는 베이스 전극(34)과 콜렉터 전극(35)을 형성하면 본 발명의 실시예에 따른 NPN 트랜지스터가 얻어진다.
이때, 에미터 영역(24)상에 남아있는 제2N+폴리실리콘막(19)은 에미터 전극으로 사용되어진다.
따라서, 상기한 바와같은 NPN 트랜지스터의 제조방법을 바이-씨모스 트랜지스터에 적용시 모스 트랜지스터의 게이트 형성시 에미터 전극을 동시에 형성하여 줄 수 있게 된다.
그러므로, 종래에는 모스 트랜지스터의 게이트 전극을 형성하여 주기 위한 폴리실리콘막과 에미터 전극을 형성하여 주기 위한 폴리실리콘막이 별도로 요구되어졌다.
그러나, 본 발명에서는 게이트 전극을 형성하기 위한 폴리실리콘막을 이용하여 에미터 전극을 형성하여 줌으로써 에미터 전극을 형성하기 위한 별도의 추가 층없이 NPN 트랜지스터의 에미터 전극과 모스 트랜지스터의 게이트를 동시에 형성하여 줄 수 있다. 즉, 본 발명의 NPN 트랜지스터의 제조방법을 바이-씨모스 트랜지스터의 제조방법에 적용시 공정의 단순화를 이룰 수 있게 된다.
제4도는 본 발명의 제2실시예에 따른 NPN 트랜지스터의 단면 구조를 도시한 것이다.
제4도를 참조하면, 제2실시예에 따른 NPN 트랜지스터는 제1실시예의 p형 웰(11) 대신에 기판(10)상에 형성된 n+형 매몰층(40)과 매몰층(40)상에 형성된 n형 에피택셜층(41)을 포함한다. 그리고, 에피택셜층(41)상에 형성된 소자의 구조는 제1실시예에서와 동일한 구조를 갖는다.
이러한 구조를 갖는 NPN 트랜지스터의 제조방법은 기판(10)상에 통상의 공정으로 n+형 매몰층(40)을 형성하고, 매몰층(40)상에 에피택셜층(41)을 성장시킨다.
에피택셜층(41)을 성정시킨 후의 공정은 제3도(a) 내지 (f)에 도시된 바와같은 동일한 공정을 진행하여 제2실시예에 따른 NPN 트랜지스터를 제조한다.
상기한 바와같은 본 발명에 따르면, 에미터와 베이스 영역을 셀프 얼라인 형태로 형성하여 줌으로써 소자의 특성을 향상시킬 수 있으며, 이를 바이-씨모스 트랜지스터의 제조공정에 이용시 게이트와 에미터 전극을 동시에 형성하여 줌으로써 공정을 단순화할 수 있는 이점이 있다.
Claims (11)
- 실리콘 기판(10)으로 n형 불순물을 이온주입하여 n형 웰(11)을 형성하는 공정과, 기판 전면에 걸쳐 제1절연막(13)과 제1도전막(14)을 형성하는 공정과, 제1도전막(14)상에 제2절연막(15)을 형성하는 공정과, 제2절연막(15)을 식각하여 윈도우(16)를 형성하는 공정과, 윈도우(16)를 통해 기판으로 저농도의 p-형 불순물(17)을 이온주입하여 진성 베이스 영역(18)을 형성하는 공정과, 윈도우(16)내의 제1도전막(14)과 제1절연막(13)을 제거하는 공정과, 윈도우(16)내의 기판상에 제2도전막(19)을 형성하는 공정과, 제2절연막(15)을 제거하는 공정과, 제2도전막(19)의 측벽에 스페이서(22)를 형성하고, 기판을 노출시키는 공정과, 베이스 영역을 오픈시키는 공정과, 오픈된 베이스 영역으로 p+형 불순물(26)을 이온주입하여 외인성 베이스 영역(27)을 형성하는 공정과, 콜렉터 영역을 오픈시키는 공정과, 오픈된 콜렉터 영역으로 n+형 불순물(29)을 이온주입하여 콜렉터 영역(30)을 형성하는 공정을 포함하는 것을 특징으로 하는 NPN 트랜지스터의 제조방법.
- 제1항에 있어서, 제1절연막(13)은 열산화공정에 의해 형성된 열산화막인 것을 특징으로 하는 NPN 트랜지스터의 제조방법.
- 제1항에 있어서, 제1도전막(14)으로 N+폴리실리콘막이 사용되는 것을 특징으로 하는 NPN 트랜지스터의 제조방법.
- 제1항에 있어서, 제2절연막(15)으로 저온 산화막이 사용되는 것을 특징으로 하는 NPN 트랜지스터의 제조방법.
- 제1항에 있어서, 제2절연막(15)의 식각시 그 하부의 제1도전막이 식각정지층으로 작용하는 것을 특징으로 하는 NPN 트랜지스터의 제조방법.
- 제1항에 있어서, 제2절연막(15)을 제거한 후 스페이서(22)를 형성하기 전에 진성 베이스 영역(18)과 외인성 베이스 영역(27)을 연결하기 위한 불순물 이온주입공정이 더 수행되는 것을 특징으로 하는 NPN 트랜지스터의 제조방법.
- 제1항에 있어서, 제1절연막(13)을 습식식각법을 이용하여 제거하는 것을 특징으로 하는 NPN 트랜지스터의 제조방법.
- 제1항에 있어서, 제2도전막(19)은 N+폴리실리콘막을 증착한 후 윈도우(16) 내에만 남도록 에치백 공정을 수행하여 형성하는 것을 특징으로 하는 NPN 트랜지스터의 제조방법.
- 제8항에 있어서, N+폴리실리콘막의 에치백공정시 제2절연막(15)이 식각정지층으로 작용하는 것을 특징으로 하는 NPN 트랜지스터의 제조방법.
- 제1항에 있어서, 제2도전막(19)은 에미터 전극으로 사용되는 것을 특징으로 하는 NPN 트랜지스터의 제조방법.
- 실리콘 기판(10)상에 n+형 매몰층(40)을 형성하는 공정과, n+형 매몰층(40)상에 n형 에피택셜층(41)을 형성하는 공정과, 에피택셜층(41)상에 제1절연막(13)과 제1도전막(14)을 형성하는 공정과, 제1도전막(14)상에 제2절연막(15)을 형성하는 공정과, 제2절연막(15)을 식각하여 윈도우(16)를 형성하는 공정과, 윈도우(16)를 통해 기판으로 저농도의 p-형 불순물(17)을 이온주입하여 진성 베이스 영역(18)을 형성하는 공정과, 윈도우(16)의 제1도전막(14)과 제1절연막(13)을 제거하는 공정과, 윈도우(16)내의 기판상에 제2도전막(19)을 형성하는 공정과, 제2절연막(15)을 제거하는 공정과, 제2도전막(19)의 측벽에 스페이서(22)를 형성하고, 기판을 노출시키는 공정과, 베이스 영역을 오픈시키는 공정과, 오픈된 베이스 영역으로 p+형 불순물(26)을 이온주입하여 외인성 베이스 영역(27)을 형성하는 공정과, 콜렉터 영역을 오픈시키는 공정과, 오픈된 콜렉터 영역으로 n+형 불순물(29)을 이온주입하여 콜렉터 영역(30)을 형성하는 공정을 포함하는 것을 특징으로 하는 NPN 트랜지스터의 제조방법
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950047956A KR0154309B1 (ko) | 1995-12-08 | 1995-12-08 | Npn 트랜지스터의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950047956A KR0154309B1 (ko) | 1995-12-08 | 1995-12-08 | Npn 트랜지스터의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970052999A KR970052999A (ko) | 1997-07-29 |
| KR0154309B1 true KR0154309B1 (ko) | 1998-12-01 |
Family
ID=19438713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950047956A KR0154309B1 (ko) | 1995-12-08 | 1995-12-08 | Npn 트랜지스터의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0154309B1 (ko) |
-
1995
- 1995-12-08 KR KR1019950047956A patent/KR0154309B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970052999A (ko) | 1997-07-29 |
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