JPH01157565A - Ｂｉ−ＭＯＳ集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はシリコンケートＭＯ３）ランシスタ及びバイポ
ーラトランジスタを同一基板に形成するＢ　１−ＭＯ３
集積回路装置の製造方法に関する。

［従来の技術］ ＮＰＮバイポーラトランジスタ（以下’、ＮＰＮトラン
ジスタという）及びＮチャネルＭ　ＯＳ　＋ヘランシス
タ（以下、ＮＭＯ３）ランシスタという）を同一基板に
形成するＢｉ−ＭＯ３集積回路装置の従来の製造方法に
おいては、工程を短縮するために、一般的にＮＰＮ）ラ
ンジスタのエミッタ領域及びコレクタコンタクト領域と
ＮＭＯＳトランジスタのソース・ドレイン領域とを同時
に形成している。また、ＮＰＮ）ランジスタを高速に動
作させようとする場合には、エミッタを浅く形成する必
要があるため、拡散係数が小さいヒ素を多結晶シリコン
層を介してドライブインすることにより、浅いＮ＋＋エ
ミッタ領域を形成している。

第３図（ａ）乃至（ｅ）はＢｉ−ＭＯ３集積回路装置の
従来の製造方法を工程順に示す断面図である。

先ず、第３図（ａ）に示すように、Ｐ−型シリコン基板
１の適宜領域にＮ＋型型埋領領域２形成した後、Ｐ＋型
埋込領域３及びＰ＋型絶縁領域４を同時に形成する。次
いで、基板表面の全域にＮ−型エピタキシャル層５を成
長させた後、エピタキシャル層５内にＰ＋型埋込領域３
に接続するようにしてＰ型ウェル領域６を形成し、同時
に、Ｐ＋型絶縁領域４に接続するようにＰ型絶縁領域７
を形成する。次に、選択的に素子分離用酸化膜８を形成
した後、Ｐ型ウェル領域６の基板表面上にＮＭＯＳトラ
ンジスタのゲート酸化膜９と、第１多結晶シリコン層か
らなるゲート電極１０とをパターン形成する。

次に、第３図（ｂ）に示すように、全面に第１パターン
酸化膜１１を形成した後、ＮＰＮ）ランジスタのＰ型ベ
ース領域１２を形成する。次いで、第１パターン酸化膜
１１を選択的にエツチングして、ＮＰＮトランジスタの
エミッタ拡散窓１６ａ及びコレクタ拡散窓１７ａを形成
した後、全面に第２多結晶シリコン層１３を成長させる
。

次に、第３図（Ｃ）に示すように、第２多結晶シリコン
層１３をエミッタ拡散窓１６ａ近傍のエミッタ電極領域
１６ｂ及びコレクタ拡散窓１７ａ近傍のコレクタ電極領
域１７ｂにのみ残存させてパターニング除去する。次い
で、露出している第１パターン酸化膜１１を全面除去し
て、新たに第２パターン酸化膜１４を形成する。

次いで、第３図（ｄ）に示すように、レジスト１５をパ
ターン形成し、レジスト１５をマスクとして、例えば、
ヒ素をイオン注入した後熱拡散させることにより、表面
濃度が１０２０乃至１０２１ｃｍ−３、深さが約０，２
μｍのＮ＋＋エミッタ領域１６及びＮ十型コレクタコン
タクト領域１７並びに表面濃度が１０２０乃至１０２１
ｃｍ’、深さが約０，４μｍのＮ＋＋ソース・ドレイン
領域１８を形成する。

次に、第３図（ｅ）に示すように、全面にＢＰＳＧ膜（
ＢとＰを含有する酸化シリコンＭ）１９を形成した後、
ＢＰ’ＳＧ膜１９及び第２パターン酸化膜１４を選択的
にエツチングして開孔し、この間孔部にアルミニウムを
蒸着してＮＰＮトランジスタのエミッタ電極２０、ベー
ス電極２１及びコレクタ電極２２並びにＮＭＯ３）ラン
ジスタのソース・ドレイン電極２３を形成する。

［発明が解決しようとする問題点］ しかしながら、上述したＢｉ−ＭＯ３集積回路装置の従
来の製造方法においては、ＮＰＮ）ランジスタを形成す
るために、先ず、１回のフォトリソグラフィ工程（以下
、ＰＲという）によりドライエッチングして、第２多結
晶シリコン層１３をエミッタ電極領域１６ｂ及びコレク
タ電極領域１７ｂのみ残存させてパターニングする［第
３図（ｂ）、（ｃ）］。そして、２回目のＰＲによりレ
ジスト１５を形成し、このレジスト１５をマスクとして
第２多結晶シリコン層１３のエミッタ電極領域１６ｂ及
びコレクタ電極領域１７ｂ中にヒ素をイオン注入する。

このため、２回のＰＲにおけるマスクの目合わせずれを
見込んで、１回目のＰＲにおいては、エミッタ電極領域
１６ｂ及びコレクタ電極領域１７ｂを若干広めに残存さ
せて第２多結晶シリコン層１３をパターニングする必要
があるので、各素子の微細化上不利である。しかも、第
２多結晶シリコン層１３のエミッタ電極領域１６ｂ及び
コレクタ電極領域１７ｂの余分な広がり分だけエミッタ
・ベース間の寄生ＭＯ３容量が増加するので、高速化の
上でも不利となる。

また、マスク目金わせずれが生じると、パターニングさ
れて残ったエミッタ電極領域１６ｂ及びコレクタ電極領
域１７ｂの全域に均一にヒ素をイオン注入することはで
きず、エミッタ電極領域１６ｂ及びコレクタ電極領域１
７ｂは局所的に濃度の大小が生じる。このため、エミッ
タ接地電流増幅率（以下、ｈ１４という）及びエミッタ
抵抗のバラツキが発生ずるという問題点がある。

一方、工程を短縮するために、ＮＭＯＳトランジスタの
ソース・ドレイン領域１８をＮ　Ｐ　Ｎ　ｌ−ランシス
タのエミッタ領域１６及びコレクタコンタクト領域１７
と同時に形成している。従って、ＮＰＮ）ランジスタの
高速化のためにＮ＋型エミッタ領域１６を浅くすると、
Ｎ＋型ソース・ドレイン領域１８も浅くなり、Ｐ型ウェ
ル領域６との接合部において、ソース・ドレイン領域の
濃度勾配か急峻となり、ドレイン近傍での電界強度が大
きくなって、ソース・ドレイン耐圧が低下するという問
題点かある。

本発明はかかる問題点に鑑みてなされたものであって、
ＮＰＮトランジスタを微細化することができると共に、
高速動作が可能であってエミッタ接地電流増幅率及びエ
ミッタ抵抗のバラツキが低減されたＮＰＮトランジスタ
を得ることができ、また、ソース　ドレイン耐圧が高い
ＮＭＯＳトランジスタを得ることかできるＢｉ−ＭＯ３
集積回路装置の製造方法を提供することを目的とする。

［問題点を解決するための手段］ 本発明に係るＢ　ｉ　−ＭＯ３集積回路装置の製造方法
は、半導体基板に第１導電型の第２領域及び第２導電型
の第１領域を形成する工程と、この第１領域上に局所的
に第１酸化膜及び第１多結晶シリコン層を積層形成する
工程と、全面に第２酸化膜を形成する工程と、前記第１
領域に前記第１多結晶シリコン層をマスクとして自己整
合的に不純物を注入することにより第１導電型の第１の
ソース領域及び第１のドレイン領域を形成する工程と、
前記第２酸化膜を選択的にエツチングして前記第２領域
上のエミッタ窓及びコレクタ窓並びに前記第１のソース
領域上のソース窓及び前記第１のドレイン領域上のドレ
イン窓を形成する工程と、全面に第１導電型の第２多結
晶シリコン層を形成する工程と、この第２多結晶シリコ
ン層を不純物源として前記エミッタ窓及びコレクタ窓を
介して前記第２領域に夫々第１導電型のエミッタ領域及
びコレクタコンタクト領域を形成すると同時に前記ソー
ス窓及びドレイン窓を介して前記第１のソース領域及び
第１のドレイン領域に夫々第１導電型の第２のソース領
域及び第２のドレイン領域を形成する工程と、を有し、
前記第２のソース領域及び第２のドレイン領域を夫々前
記第１のソース領域及び第１のドレイン領域よりも浅く
且つ高濃度に形成することを特徴とする。

［作用］ 本発明においては、先ず、半導体基板に、例えは、バイ
ポーラトランジスタの第１導電型第２領域と、例えば、
Ｍ　ＯＳ　＋−ランジスタの第２導電型第１領域とを形
成する。次に、第１領域上に局所的に第１酸化膜及び第
１多結晶シリコン層を積層形成する。これにより、ＭＯ
Ｓトランジスタのゲート酸化膜及びゲート電極が形成さ
れる。

次に、全面に第２酸化膜を形成し、第１多結晶シリコン
層をマスクとして不純物を注入すること一つ− により、第１領域に低濃度で深い第１導電型の第１のソ
ース領域及び第１のドレイン領域を自己整合的に形成す
る。

次に、第２酸化膜を選択的にエツチングして、第１のソ
ース領域及び第１のドレイン領域上に夫々ソース窓及び
ドレイン窓を形成すると共に、第２領域上にエミッタ窓
及びコレクタ窓を形成する。

次に、全面に第２多結晶シリコン層を成長させ、全面に
、例えば、ヒ素をイオン注入することにより、第２多結
晶シリコン層を不純物源とする。そして、前記各窓を介
して不純物を基板に導入して、第１導電型のエミッタ領
域、コレクタコンタクト領域、第２のソース領域及び第
２のドレイン領域を形成する。これにより、第１゜のソ
ース領域及び第１のドレイン領域内に夫々高濃度で浅い
第１導電型の第２のソース領域及び第２のドレイン領域
が形成される。このようにして形成された第１及び第２
のソース領域及びドレイン領域においては、濃度勾配が
緩和されるのでソースドレイン耐圧を高くすることがで
きる。また、第２多結晶シリコ−１０〜 ン層全体に不純物を導入した後、善意を介して基板に不
純物を導入するから、バイポーラトランジスタのエミッ
タ接地電流増幅率及びエミッタ抵抗の製造工程における
バラツキを低減することができる。

エミッタ領域、コレクタ領域、第１及び第２のソース領
域並びに第１及び第２のドレイン領域を形成した後、第
２多結晶シリコン層をパターニングしてエミッタ及びコ
レクタを形成すればよい。

この場合には、以後の工程において、ヒ素をイオン注入
するためのレジスト形成工程はないから、目合わせずれ
を見込んでパターニングする必要はない。従って、本発
明においては、素子の微細化が可能であり、また、パタ
ーニングされた第２多結晶シリコン層には目合わせずれ
を見込んだ余分の広がりがないので、エミッタ・ベース
間の寄生ＭＯ３容量を低減することができ、更に、−層
、高速動作が可能となる。

［実施例］ 以下、添付の図面を参照して本発明の実施例について説
明する。

第１図（ａ）乃至（ｅ）は本発明の第１の実施例に係る
Ｂ　１−ＭＯＳ集積回路装置の製造方法を工程順に示す
断面図である。なお、以下の説明においては、上述した
第１導電型をＮ型、第２導電型をＰ型とするが、極性を
変えても同様の作用効果が得られることは勿論である。

先ず、第１図（ａ＞に示すように、濃度が１０１４乃至
１０１６ＣＩｎ−３のＰ−型シリコン基板１の適宜領域
に、例えば、ヒ素又はアンチモンをドープすることによ
り、層抵抗が１０乃至５０Ω／口のＮ＋型型埋領領域２
形成する。次に、基板１の適宜領域に、例えは、ボロン
をドープすることにより、層抵抗が１００乃至５００Ω
／口のＰ＋型埋込領域３とＰ＋型絶縁領域４とを同時に
形成する。次いで、基板１の表層部の全域に比抵抗が０
．５乃至２Ω・ｃｍのＮ−型エピタキシャル層５を成長
させる。

次に、例えば、ボロンをイオン注入することにより、Ｐ
＋型埋込領域３及びＰ＋型絶縁領域４に接続するように
、夫々層抵抗が１乃至３にΩ／口のＰ型ウェル領域６及
びＰ型絶縁領域７を同時に形成する。次いで、窒化膜を
マスクにして選択的に厚さが約１μｍの素子分離用酸化
膜８を形成する。

次に、Ｐ型ウェル領域６の基板表面上に厚さが約４００
人のＮＭＯＳ）ランジスタのゲート酸化膜９と、厚さが
約４０００人の第１多結晶シリコン層をパターニングし
て得たゲート電極１ｏとを形成する。

次に、第１図（ｂ）に示すように、全面に厚さが約６０
０人の第１パターン酸化膜１１を形成する。次いで、レ
ジスト２４をパターン形成し、このレジスト２４をマス
クにして、例えば、リンを酸化膜１１を介して基板にイ
オン注入することにより、表面濃度が１０１８乃至１０
１９ｃｍ’、深さが約０．６μｍのＮＰＮトランジスタ
のＮ型コレクタコンタクト領域２５及びＮＭＯ３）ラン
ジスタのＮ型ソース・ドレイン領域２６を自己整合的に
同時に形成する。

次に、第１図（Ｃ）に示すように、レジスト２４を除去
した後、第１パターン酸化膜１１を介して、例えば、ボ
ロンをイオン注入することにより、層抵抗が１乃至３に
Ω／口のＰ型ベース領域１２を形成する。次いで、第１
パターン酸化膜１１を選択的にエツチングしてＮＰＮ）
ランジスタのエミッタ拡散窓２８ａ及びコレクタ拡散窓
２９ａ並びにＮＭＯＳ）ランジスタのソース・ドレイン
拡散窓３０ａを形成する。次いで、これらの拡散窓２８
ａ、２９ａ、３０ａを覆うようにして全面に厚さが１０
００乃至３０００人の第２多結晶シリコン層１３を成長
させた後、例えば、ヒ素をイオン注入することにより、
第２多結晶シリコン層１３の全域にＮ型の不純物をドー
プする。次いで、第２多結晶シリコン層１３上に、例え
ば、ＣＶＤ法を使用して、厚さが約３０００人のヒ素押
込用酸化膜２７を形成した後、温度が約９５０℃の窒素
ガス雰囲気中において５０乃至１５０分間熱処理するこ
とにより、表面濃度が１０２０乃至１０２１ｃｍ−３、
深さが約０．２μｍのＮ＋型エミッタ領−１４＝ 域２８、Ｎ＋型コレクタコンタクト領域２９及びＮ＋型
ソース・ドレイン領域３０を形成する。

次に、第１図（ｄ）に示すように、第２多結晶シリコン
層１３をパターニングして、エミッタ拡散窓２８ａ近傍
のエミッタ電極領域２８ｂ及びコレクタ拡散窓２９ａ近
傍のコレクタ電極領域２９ｂのみ残存させて他の領域を
エッチンク除去した後、露出している第１パターン酸化
膜１１を全面除去し、更に、全面を酸化して新たに厚さ
が約２００人の第２パターン酸化膜３１を形成する。

次いで、第１図（ｅ）に示すように、厚さが約１μｍの
絶縁用のＢＰＳＧ膜１つを成長させた後、このＢＰＳＧ
膜１９全１９２パターン酸化膜３１を選択的に開孔し、
アルミニウムを蒸着することにより、ＮＰＮ）ランジス
タのエミッタ電極２０、ベース電極２１及びコレクタ電
極２２並びにＮＭ○Ｓ　Ｉ−ランジスタのソース・ドレ
イン電極２３を形成する。

このように、ＮＰＮ）ランジスタ領域を形成するために
、従来必要てあったヒ素のイオン注入のためのＰＲか不
要になるのて、第２多結晶シリコン層］３のパターニン
グ除去に際してはこのＰＲにおける目合わせずれを見込
んで若干多く残存させる必要はなく、ＮＰＮトランジス
タの微細化が可能である。また、エミッタ領域２８上の
第２多結晶シリコン層１３のエミッタ電極領域２８ｂの
広がりか小さい分たけ、エミッタ領域２８上のエミッタ
電極領域２８ｂ、第１パターン酸化膜」１及びＰ型ベー
ス領域１２により形成されるエミッタ・ベース間の寄生
ＭＯ３容量を減少させることかてきるので、更に、−層
、高速動作が可能である。更に、不純物ヒ素は第２多結
晶シリコン層１３中に全面打込みされるから、そのヒ素
濃度が均一になるので、ｈＰＥ及びエミッタ抵抗のバラ
ツキを低減することができる。また、低濃度であり、深
いＮ型コレクタコンタクト領域２５内に、高濃度であっ
て浅いＮ＋型コレクタコンタクト領域２９を形成するこ
とによって、コレクタ直列抵抗を低減することができる
。これにより、大電流による飽和電圧を低減することが
てきると共に、ｈＰＥの大電流領域における特性改善も
可能である。

一方、ＮＭＯＳトランジスタ領域の低濃度で深いＮ型ソ
ース・ドレイン領域２６内に高濃度で浅い従来と同様の
Ｎ＋型ソース・ドレイン領域３０を含むように形成する
ことにより、二重拡散型ドレイン構造を実現することが
できる。これにより、ソース・ドレイン領域とＰ型ウェ
ル領域６との接合によるソース・ドレイン領域の濃度勾
配が従来の製造方法によるＢｉ−ＭＯ３集積回路装置に
比して緩和されるから、ドレイン近傍における電界強度
が約１／２乃至１／３になり、ソース・ドレイン耐圧を
高くすることが可能である。なお、Ｎ型ソース・ドレイ
ン領域２６の形成のためには、１回のＰＲか必要である
か、ヒ素のイオン注入のためのＩＰＲ工程か不要になる
ので、ＰＲ工数が実際上増加することなしに特性改善を
図ることかできる。

第２図は本発明の第２の実施例方法により製造されたＢ
　１−ＭＯ３集積回路装置を示す断面図である。第２図
において第１図と同一物には同−符号を付して説明を省
略する。第２の実施例は第１の実施例におけるＮＰＮ）
ランジスタ及びＮＭ○Ｓトランジスタの他に、Ｎ型多結
晶シリコン抵抗も形成したものである。即ち、第１の実
施例において、エミッタ拡散窓２８ａ及びコレクタ拡散
窓２９ａ近傍の夫々エミッタ電極領域２８ｂ及びコレク
タ電極領域２９ｂを残存させて第２多結晶シリコン層１
３を選択的にエツチングする際に、第２図に示すように
、Ｎ型抵抗領域となる多結晶シリコン抵抗層３２を残存
させる。次いで、第１の実施例と同様の工程を経て多結
晶シリコン抵抗層３２の領域上に第２パターン酸化膜３
１を成長させ、更に、ＢＰＳＧ膜１９全１９する。そし
て、最後に一対のＮ型抵抗電極３３を形成する。

第２の実施例においては、ヒ素を第２多結晶シリコン層
１３の全面にイオン注入した後に、第２多結晶シリコン
層１３をパターニングしてＮ型多結晶シリコン抵抗層３
２を形成するから、多結晶シリコン抵抗層３２の不純物
濃度は均一となる。

このため、抵抗のバラツキか小さいと共に、微細パター
ンの形成が可能となる。

［発明の効果］ 以上説明したように、本発明によれば、低濃度で深い第
１導電型の第１のソース領域及び第１のドレイン領域を
１回のフォトリソグラフィ工程を経て形成した後、第２
多結晶シリコン層全面に不純物を注入して第１導電型の
エミッタ領域、コレクタコンタクト領域、第２のソース
領域及び第２のドレイン領域を形成し、第２多結晶シリ
コン層をエミッタ及びコレクタ上にのみ残存させるよう
に１回のフォトリソグラフィ工程によりパターニングす
るから、第２多結晶シリコン層をパターニングする場合
の目合わせずれを見込む必要がないので、装置の微細化
及び高速化を図ることができ、また、不純物は均一に注
入されるので、製造工程におけるエミッタ抵抗及びエミ
ッタ接地電流増幅率等のバラツキを低減することができ
る。更に、二重拡散型ドレイン構造が形成されるので、
ソース・ドレイン耐圧を高くすることができる。

【図面の簡単な説明】

第１図（ａ）乃至（ｅ）は本発明の第１の実施例に係る
Ｂ　１−ＭＯＳ集積回路装置の製造方法を工程順に示す
断面図、第２図は本発明の第２の実施例方法により製造
されたＢ　１−ＭＯＳ集積回路装置を示す断面図、第３
図は（ａ）乃至（ｅ）は従来のＢ１−ＭＯＳ集積回路装
置の製造方法を工程順に示す断面図である。 １；Ｐ−型シリコン基板、２；Ｎ＋型型埋領領域３；Ｐ
＋型埋込領域、４；Ｐ＋型絶縁領域、５：Ｎ−型エピタ
キシャル層、６；Ｐ型ウェル領域、７；Ｐ型組縁領域、
８；素子分離用酸化膜、９；ゲート酸化膜、１０；ゲー
ト電極、１１；第１パターン酸化膜、１２；Ｐ型ベース
領域、１３；第２多結晶シリコン層、１４，３１；第２
パターン酸化膜、１５，２４；レジスト、１６，２８；
Ｎ＋＋エミッタ領域、１６ａ、２８ａ；エミッタ拡散窓
、１６ｂ、２８ｂ、エミッタ電極領域、１７．２９；Ｎ
＋＋コレクタコンタクト領域、１７ａ、２９ａ；コレク
タ拡散窓、１７ｂ。 ２９ｂ；コレクタ電極領域、１８．３０；Ｎ＋＋ソース
・ドレイン領域、１９．ＢＰＳＧ膜、２０；エミッタ電
極、２１；ベース電極、２２；コレクタ電極、２３；ソ
ース・ドレイン電極、２５；Ｎ型コレクタコンタクト領
域、２６；Ｎ型ソース・ドレイン領域、２７；ヒ素押込
用酸化膜、３０ａ：ソース・ドレイン拡散窓、３２；多
結晶シリコン抵抗層、３３；Ｎ型抵抗電極

Claims (1)

【特許請求の範囲】
1. 　半導体基板に第１導電型の第２領域及び第２導電型の
   第１領域を形成する工程と、この第１領域上に局所的に
   第１酸化膜及び第１多結晶シリコン層を積層形成する工
   程と、全面に第２酸化膜を形成する工程と、前記第１領
   域に前記第１多結晶シリコン層をマスクとして自己整合
   的に不純物を注入することにより第１導電型の第１のソ
   ース領域及び第１のドレイン領域を形成する工程と、前
   記第２酸化膜を選択的にエッチングして前記第２領域上
   のエミッタ窓及びコレクタ窓並びに前記第１のソース領
   域上のソース窓及び前記第１のドレイン領域上のドレイ
   ン窓を形成する工程と、全面に第１導電型の第２多結晶
   シリコン層を形成する工程と、この第２多結晶シリコン
   層を不純物源として前記エミッタ窓及びコレクタ窓を介
   して前記第２領域に夫々第１導電型のエミッタ領域及び
   コレクタコンタクト領域を形成すると同時に前記ソース
   窓及びドレイン窓を介して前記第１のソース領域及び第
   １のドレイン領域に夫々第１導電型の第２のソース領域
   及び第２のドレイン領域を形成する工程と、を有し、前
   記第２のソース領域及び第２のドレイン領域を夫々前記
   第１のソース領域及び第１のドレイン領域よりも浅く且
   つ高濃度に形成することを特徴とするＢｉ−ＭＯＳ集積
   回路装置の製造方法。