JPS5891680A - 半導体装置 - Google Patents

半導体装置

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JPS5891680A
JPS5891680A JP56189442A JP18944281A JPS5891680A JP S5891680 A JPS5891680 A JP S5891680A JP 56189442 A JP56189442 A JP 56189442A JP 18944281 A JP18944281 A JP 18944281A JP S5891680 A JPS5891680 A JP S5891680A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）　　発明の技術分野 本発明は電位の異なる２つの電源でそれぞれ駆動される
回路を苓する半導体装置の両回路間の接ｄＫ関する０ 本発明は、ニブ詳しくは、Ｓつの電源を有する相補臘Ｍ
Ｉ８回路、脅に０Ｍｌ８のＩＰ恥Ｍの一路の改良に関す
る。
１２）　　技術の背景 ０Ｍｌ８のＩ　Ｐ　ＲＯＭは、低消費電力化の九めに周
辺回路、例えばアドレスバッフ７、デコーダ及び出力バ
ッ７ア等を０Ｍｌ８回路で構成しているＯＢＦＲＯＭの
メモルセルは、７０−ティングゲート中に電荷を注入す
ることで書込みが行なわれる。
通常の回路や続出し時においては、５Ｖ程度の通常電源
で動作するが、メモリセルに情報を書込むためには通常
電１１ｖｏｏよシ高いｇｏｖ程度の電圧（４ｉ込み用の
電１１ＶｐＰ）を必要とする。すなわち２つの電源によ
〕駆動している０ ２つの電源を使用しない方式として、同一の電源端子に
続出時と書込時とで異なる電圧を印加する方式がある◎
この方式では書込時に全回路に高電圧が印力口されてし
まうため、ｔｇｌ路の信頼性に影響を与え、また高耐圧
素子を全回路に置う必ｌＩがあシ集積度−脣性向でも好
ましくない。
従って書込み用の高圧電ＩＲＶＰＰが必要な最小展の１
ｇ１ｗｒｓ分のみ電１１ＶＰＰで駆−せしめ１．他の部
分は通常電＋１１ｖｏｏによ）駆動せしめるようにした
方式の方が望ましい◎ ところが０Ｍｌ８回路において通常電源ＶＯＯが印加さ
れる回路部と高圧電１１ＶＰＰが印加される回路部とを
混在させると種々の問題が生じ、両者と分離する必豪性
が出てくる。
（３）従来技術と問題点 １８１図は一般的なｇｐａｏｎの全体を示すブロック図
である。ｌはメモリセルアレイで、メモリセルＭｏｌ複
数マトリクス配置している。各メモリセルはフローティ
ングゲートを有し、ピット＠ＢとワードｍＷＫ接続され
るｏ３は外部よシ与えられる制御信号ＯＥ、ＯＲ等よル
種々の制御信号ａＳを内部に与える制御信号発生部であ
るｏ８はロウ・アドレス・バッファ、会はロウデコーダ
、Ｉｓはコラム・アドレスバッフ　ｙ　ｓ　　６　ハコ
ツム・デコーダ％７はコラムゲート、８は出力バッファ
及びデータ人力バッファ、そして９は入出力端子である
０出力パツ７アは、メモリセルＭＯＯ蓄積情報をビット
＠Ｂを介して検出し、出力ＯＵＴを入出力端子９に出力
するセンス回路よりなり、データ人力バッファは、入出
力端子からのデータＤＡＴＡを低圧から高圧にレベルシ
フトしてゲートからピッ）＃に印加するレベルシフト回
路とからなる。
ここでは低圧回路と高圧回路が結合している例として上
記レベルシフト回路で説明する。
第Ｓ図は従来ＮＭＯ８で使用されているレベルシフト回
路で、トランジスタＱｘ＊Ｑｓ、ＱｓｅＱ４の回路が通
常電源ＶＯＯで駆動する低圧回路で、トランジスタＱｓ
＝Ｑ・−Ｑ！の回路が書込み用の高圧電源ＶＰＰで駆動
する高圧回路である。ＤＩＮは例えばＴＴＬレベルのデ
ータ信号で−ＤＩＮがＬレベルの時Ｑｔがオンし’　Ｄ
ＯＵＴ　Ｋ　ＶＰＰ　Ｏ高電圧（ｓｏｖ程［）の信号を
出力する。
第３図のレベルシフト回路ｔ−ｏｉＩｓ回路で構成する
場合、単純ＫＨ２図の如く、第Ｓ図のデプレッシ冒ン型
トランジスタＱｌ　ｓＱｓ　會ＱｉをＰチャネルＭＯ８
ト９ンジスタＱｌｔ−Ｑ　ｉｓ　、Ｑ　１６　Ｋ　ｓエ
ンハンスメント原トランジスタＱｓｅＱ＊＊ＱｓｅＱｔ
をＮチャネルＭ０８トランジスタＱｉｓｅＱ１４＊Ｑｕ
ｅＱｕにそれぞれ置換えただけでは不十分である０なぜ
ならＤＩＮがＨレベルでノード＠がＨレベル（ＶＯＯレ
ベル〕の時、ＰチャネルトランジスタＱｌｉｏゲート＊
ｖ００レベルで、ソースがＶＰＰレベルであるためｓ　
Ｑｘｈが完全にカットオフせず、　ＶＰＰ−Ｑ□ｉＱ工
、−ＧＮＤの径路で電流が流れてしまい、０Ｍｌ８１ｇ
ｌ路の特徴で′ある低電力が実現されない。
従って０Ｍｌ８によるレベルシフト回路としては。
第６図の回路が筺われている０すなわちノードＯにゲー
トが接続されたＰチャネルトランジスタＱｔｓとノード
■と■との間にゲートがｖｃｃＫ接続されたＮチャネル
トランジスタＱｌｅとが追刀Ωされている０動作は次の
とうシである０ ＤＩｐ４７５１Ｈレベルのとキ、ノードＯはＬレベル。
ノード■はＨレベル、同時にノード０もＨレベル（Ｖａ
ａレベル）になる口するとトランジスタＱｌ。
がオンし、ノードＯのレベルが下が９、トランジスタＱ
ｌａを導通ずる九め、ノード■の電位はＶＯＯレベルか
らＶＰＰレベル方向に上昇する０従ってトランジスタＱ
ｎは完全にカットオフしよ記述常電流は流れなくなる。
トランジスタＱ、。はノード■の高電圧ＶＰＰレベルが
前段に加わらないようにすると共に、ノード■が上昇す
るとカットオフして％Ｑ１Ｇを通る電流経路を遮断する
ためのものである〇 この第６図のレベルシフト回路は、２つの電源端子に’
ｉＥ規の電圧が印加され％　ＶＰＰがｖｃｃよ）高電圧
である場合は、上記の如く安定して動作する。しかしな
がらＶＰＰがＶＯＯよル低竜圧であると次の問題を生じ
る。
＠５図は第番図のＸの部分の回路を半導体基板表面に形
成し九ときの断面図である。１Ｆｉｐ型半導体基板、３
はＮＷのウェル領域である。各ノード■、■、■・０は
第４＃Ａのそれと同じである。
基板ＩＦｉＧＮＤレベルに、各ウェル領域はＷｏｏ’Ｖ
ＰＰ　　が印加されている。
今、電源ＶＯＯのみ投入され、電０１Ｖｐ−未だ投入さ
れずＧＮＤレベルにある場合を仮定する〇’　　　８４
１Ｍ。ｊｍ（ＤＩＮゆＨ□い、−１，郭、２イヤ（０■
）であると、トランジスタＱ、がオンし、ＶＯＯ二Ｑ１
８−ノード０−Ｑｔｅの経路が導通し、ノード■は上昇
する〇一方Ｖｐｐ＃１ＧＮＤレベルである九めウェル領
域２の電位をＧＮＤレベルである。
その結果ＰＮ接合Ｊは順方向バイアスされ、図中ＩＯの
如き不所望の電流が流れてしまう◇その結果、ＦｉＰＲ
ＯＭを使用するシステム側の電源ＶＰＰの端子°に電ｆ
ｉＩｏが流れ込み、システム側で不要なリセットをかけ
てしまう恐れがある。従って第舎図−＃！５図の如き０
Ｍｌ８回路においては、ＶＯＯの投入をＶＰＰより先に
してはならないという電源投入順序の制約が生じてしま
う。このような制御は１ｉＰＲＯＭｏ０２用に際しｍま
しくない。
第す図ではＰＷｊｉｉ板にＯＭＩ　Ｓ　１ｇ回路を構成
した場合についての問題点ｔ−指摘したがＮ型基板の場
合も同様の問題点がある。すなわち第６図の断面図に示
すように、Ｎｉ基ａ　ｌ　Ｚ内にトランジスタＱ、。・
ｐｇウェル領域８′内にトランジスタＱｍ１が形成され
、Ｑ、。のソースに眠ｊ１１Ｂを介してＶＯＯが印加さ
れている場合であるｏｊｉ板にはＶＰＰが印加されてい
る０今、電源ｖｃｃが先に投入されＶＰＰが未だ投入さ
れずＧＮＤレベルにあると、接曾Ｊ′が願力向バイアス
され、電流！′がＶＰＰ　＠Ｋ）ｌれ込んでしまう。
従ってこの場合も上記と同様ＶＯＯをＶｐｐｊＪ）も先
に投入してはならないという制約が生じる。
（４）　　本発明の目的 本発明の目的は％　１つの異なる電源で駆動される２つ
の回路を有する半導体装置において、Ｓつの電源の投入
順序の制約をなくした装置の提供にある。
本発明の目的は、２つの異なる電源で駆動される２つの
０Ｍｌ８１！Ｊ路を有する半導体１！ｔｆＫおりて２つ
の電源の投入順序の制約をなくした装置の提供にある。
（５）　　発明の構成 本発明はｓｅｘの電源で駆動される第１の回路と。
該第１の電源より高電位の第２の電源で駆動される第［
）回路を有し、該第３の回路が該第Ｓの電源に接続され
九不純物領域と該不純吻領域内に設けられたソースまた
はドレイン領域とを有してなる半導体装置において。
時第１の電源の電位の信号を出力する１ｉｌｏ回路の出
力端と、該ソースまたはドレイン領域に接続された第１
の回路の入力趨とをゲートがａ’ｔｓの電源に接続され
たトランジスタで接続してなることを特徴とする〇 さらに本発明は、第１の電源で駆動される第１の相補１
１Ｍｌ８１！１１路を有し、該第１の相補屋ＭＩ８回路
が該第１の電源に接続された第１のウェル領域と該第１
のウェル領域内に設けられたソースま念はドレイン領域
とを有し、 該第１の電源よル高電位の第３の電源で駆動される第４
の相補型ＭＩ８回路を有し、該第２の相補型ＭＩ８回路
が該ＭＳの電源に接続され九第２のウェル領域と該ｍｓ
のウェル領域内に設けられたソースまたはドレイン領域
とを有してなる半導体装置において、 該ソースまたはドレイン領域に接続された該第１の相補
ｆｉＭＩ８１ｇｌ路の出力端と、ＢＫソースまたはドレ
イン領域に接続された該第Ｓの相補ｆｉＭＩ８回路の入
力端とを、ゲートが鋏第１の電源に接続され九Ｍｌのト
ランジスタとゲートが＃ｌＩ第Ｓの電源に接続された第
Ｓのトランジスタとの直列接続体で接続されてなる仁と
を特徴とする。
（６）　　発明の実施例 第７図は本発明の実施例の概略図であるＯＣｌは第１の
電源である通常電源■ｏｃで駆動される第１の回路で、
Ｏｔｈは第Ｓの電源である書込み用電源ｖＰＰで駆動さ
れる第３の回路で、両回路間はゲートが第２の電源ＶＰ
Ｐに接続されたトランジスタＱ８□で接続されている。
第７図は第６図に対応する実施例で、第１の回路０１は
配、＠Ｓよ１０その出力端４／ｌｃは電源ＶＯＯの電位
が出力されるＯＨｓの回路ａｍはトランジスタＱｓｏを
有しｓ　ＶｐｐＫ接続された８ｇ不純物領域１′内にソ
ースまたはドレイン領域６が設け１　　　　　　　　ら
れ、入力端Ｓが接続されている。詳しい動作については
後述する。
第８図は本発明の実態（ｆｌＪｆ）ｍ略図２”ある。
第１のＣＭＩＳ１ｇｌ路Ｏ１の出力端６と第゛急の０Ｍ
ｌ８１ｇ１回ａｍの入力端Ｓとの間は、ゲートが電源Ｖ
ＯＯに接続された第１のトランジスタＱｌｌｌとゲート
が電源■ＰＰＶｃ接続された第８のトランジスタＱｌｌ
との直列接続体によ多接続されて＾る０ Ｍ８図はＭ６・５図に対応する実施例でｓ　ａｇ　ｌの
０Ｍｌ８１［ｆｆ回路は第４図のトランジスタＱｌｌを
有し。
第ＳのＯＭＩ　８回路は同トランジスタＱ１ｍを有する
０第ｉ′・第８の０Ｍｌｌ９回路はそれぞれＷｏｏに接
続された第１のウェル領域Ｗｌ及びＶｐｐ　Ｋ接続され
次第Ｓのウェル領域ｗ、１ｒ有し、７０６　はその中に
設けられたソースま次はドレイン領域を示す０＃しい動
作はｆ＆述する０ ＠９．１０図はよ記第８図に対応する具体的な実施例を
示す回路図及び断面図である。
本実施例ではトランジスタＱｌｌ　ｅＱｌｓ　ｅＱｌｓ
　ＩＱ１４を有する第１の０Ｍｌ８回路とトランジスタ
Ｑｕ−・Ｑｌｌ　＋Ｑｕ　・Ｑｔａを有する１１ｇ５の
ＯＭＩＳ１ｇｌ路閾１ｃＮチャネルのエンハンスメント
トランジスタＱｌ・。
Ｑｌｌを設けている０このような構造にすることにより
電源の投入に際し％　ＶＯＯとＶｌ”よシ先に投入して
も前述した如き従来の問題紘生しないため、［＃投入順
序の制約をとり除くことができる。
今電＃ＶＱＱＫ６Ｖが投入され、電＃　ＶＰＰは未だ投
入されずＧＮＤレベルであると前述の如くノード０がＨ
レベル（Ｖａａレベル）Ｋ上昇しても、トランジスタＱ
ｎｘのゲートはＧＮＤレベルであるためカットオフし、
ノード■の電位は上昇しない。
さらにＶＰＰが投入されてもＶＰＰの電位がＶＯＯの電
位よシ未だ低い場合は、ノード■の電位はＶＰＰの電位
よりトランジスタＱｓｘの閾値電圧ｖｔｈ低いレベルま
でしか上昇しない。従ってＰＮｇ曾Ｊは願バイアスされ
ることなく、従来の如き電源投入順序は全く制約がない
。
第１１図は第７図に対応する具体的実施例の断面図であ
る。本実施例では配ＭＡ８よシなる＃ｇ１の回路の出力
１４１６とトランジスタＱｓｘ工）なる第８の回路の入
力端ｉの間にゲートが電源ＶＰＰ　Ｋ接続されたＮチャ
ネルエンハンスメントトランジスタＱａｌｔ−設けてい
る０このような４造にすることにシ夛電源投入順序は自
由になる。
今、電源■ｃｃがＶＰＰよ）先に投入され、あるいは電
源ＶＯＯの電位がｖＰＰの電位より高い場合は。
入力端５の電位はＶＰＰの電位よｊ）Ｑｓｘの閾値電圧
ｖｔｈ分低い電位になＪ）、ＰＮ接会Ｊ′が順バイアス
されることはない。従ってＶＯＯ’ｔＶＰＰよシ先に投
。
入しても前述し九問題は生じない〇 （７）　　発明の詳細 な説明し友ように本発明によれば１ｇつの電源ＷｏｏＩ
ＶＰＰの投入順序に関する制約がなくな夛、ｆ用時に余
分の注意をはらう必要がない０
【図面の簡単な説明】
＃Ｉ１図は従来の一般的なｇＦＲＯＭの全体を示すブロ
ック図、第８・８・１図は従来例の回路図、第５．６図
は従来例の断面図、第７−８図は本発明の概念を示す図
ｓＫ９ｍ”０図は本発明の一実施例の回路図−断面図、
第１１図は本発明の実施例を示す断面図である◎ 図中％０１は落１ｏ回路及び第１のＯＮ　Ｉ　Ｓ回路、
ＯＢは第３の回路及び第１の０ＡＩＩＩ　８回路−ｖｏ
ｏは第１の電源、ＶＰＰはＭ！ｌの電源、１／は不＃ｉ
ｌｌ物領域、６．７はソースを九はドレイン領域、ｗｉ
。 Ｗ２は第１．第Ｓのウェル領域、ｉは出力端、Ｓハ入力
端ｓＱｌ・は第１のトランジスタｓ　Ｑａ。は第２のト
ランジスタである。 第　１　図 ３　　　　　　　４ ＶＪＺ　　Ｉ！１ 第　３　図 〃ソ 篤　４　図

Claims (1)

    【特許請求の範囲】
  1. （１）第１の電源で駆動されるＮ１の回路と、該第１の
    電源よシ高電位の第２の電源で駆動される第２の回路を
    有し、該第２の回路が＃第８の電源に接続され九不純物
    領域と該不純物領域内に設けられたソースまたはドレイ
    ン領域とを有してなる半導体装置において、 時第１の電源の電位の信号を出力する第１の一路の出力
    端と、該ソースまたはドレイン領域に接続された第３の
    回路の入力端とをゲートが該第２の電源に接続されたト
    ランジスタで接続してなることｔ−特徴とする半導体装
    置０ １２）第１の電源で駆動され、！ＪＩＥＩの相補１１Ｍ
    ｌ８回路を有し、該第１の相補型ＭＩ８１ｇ回路が該第
    １の電源に接続された第１のウェル頭載と該第１のフェ
    ル領域内に設けられたソースまたはドレイン領域とを有
    し、 該第１の電源よｐ高電位の第３の電源で駆動される第３
    の相補型ＮＩＢ＠路を有し、該第２の相補ＩＭＭＩ８Ｊ
    ｇ回路が該第３の電源に接続された第３のウェル領域と
    該第Ｓのフェル領域内に設けられたソースまたはドレイ
    ン領域とを有してなる半導体装置において。 該ソースまたはドレイン領域に接続された該第１（Ｄ相
    補型ＭＩＳ回路の出力端とＩＥソースまたはドレイン領
    域に接続された該第２の相補厘ＭＩ８回路の入力端とを
    、ゲートが該第１の電源に接続されたＮｌのトランジス
    タとゲートが該＃Ｉ８の電源に接続された第８のトラン
    ジスタとの直列接続体で接続されてなることを特徴とす
    る牛、４体装置０
JP56189442A 1981-11-26 1981-11-26 半導体装置 Granted JPS5891680A (ja)

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US06/444,482 US4506164A (en) 1981-11-26 1982-11-24 CMIS Level shift circuit
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