JP2876775B2 - 半導体メモリ - Google Patents
半導体メモリInfo
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- JP2876775B2 JP2876775B2 JP2289701A JP28970190A JP2876775B2 JP 2876775 B2 JP2876775 B2 JP 2876775B2 JP 2289701 A JP2289701 A JP 2289701A JP 28970190 A JP28970190 A JP 28970190A JP 2876775 B2 JP2876775 B2 JP 2876775B2
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- Japan
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリに関し、特に、スタティック型
の半導体メモリに関する。
の半導体メモリに関する。
近年、スタティック型の半導体メモリは、その特徴で
ある低消費電力化が可能であるために、ラップトップ・
パソコンおよびバッテリー・バックアップの必要なメモ
リ・カード等において使用されている。
ある低消費電力化が可能であるために、ラップトップ・
パソコンおよびバッテリー・バックアップの必要なメモ
リ・カード等において使用されている。
第５図に示されるのは、従来使用されているスタティ
ック型メモリ・セルと、当該メモリ・セルに供給される
電源との関係を示した回路図である。第５図において、
電源VCC、ワード線105およびデジット線106に対応し
て、メモリ・セル11が３個備えられており、それぞれの
メモリ・セル11は、Ｎ型MOSFET27〜30と、抵抗31および
32とを備えて構成されている。なお、３個のメモリ・セ
ルの内、２個のメモリ・セルについては、各メモリ・セ
ルの回路構成が同一であるため、それぞれの内部構成は
省略されている。
ック型メモリ・セルと、当該メモリ・セルに供給される
電源との関係を示した回路図である。第５図において、
電源VCC、ワード線105およびデジット線106に対応し
て、メモリ・セル11が３個備えられており、それぞれの
メモリ・セル11は、Ｎ型MOSFET27〜30と、抵抗31および
32とを備えて構成されている。なお、３個のメモリ・セ
ルの内、２個のメモリ・セルについては、各メモリ・セ
ルの回路構成が同一であるため、それぞれの内部構成は
省略されている。
メモリ・セル内のＮ型MOSFET29および30は駆動用とし
て機能し、Ｎ型MOSFET29および30は転送用として機能し
ている。抵抗31および32は、多結晶シリコンにより形成
される抵抗で、メモリ・セルに対する負荷抵抗として作
用する。このメモリ・セル33に供給される電源VCCは、
第５図に見られるように、直接メモリ・セル33に接続さ
れている。従って、待機状態および動作状態において
は、各メモリ・セル33に流れ込む電流は、供給電源VCC
の電流容量により決定される。
て機能し、Ｎ型MOSFET29および30は転送用として機能し
ている。抵抗31および32は、多結晶シリコンにより形成
される抵抗で、メモリ・セルに対する負荷抵抗として作
用する。このメモリ・セル33に供給される電源VCCは、
第５図に見られるように、直接メモリ・セル33に接続さ
れている。従って、待機状態および動作状態において
は、各メモリ・セル33に流れ込む電流は、供給電源VCC
の電流容量により決定される。
上述した従来の半導体メモリにおいては、メモリ・セ
ルに電圧および電流を供給する電源が、直接メモリ・セ
ルに接続されている。従って、待機時における消費電流
を低減するために、メモリ・セルに流れる電流を下げる
方法としては、第一に電源電圧を下げる方法が用いられ
ている。しかしながら、一般に、外部からの供給電圧
は、規定により安易には電圧値を変更することができ
ず、この方法は採用できないという欠点がある。
ルに電圧および電流を供給する電源が、直接メモリ・セ
ルに接続されている。従って、待機時における消費電流
を低減するために、メモリ・セルに流れる電流を下げる
方法としては、第一に電源電圧を下げる方法が用いられ
ている。しかしながら、一般に、外部からの供給電圧
は、規定により安易には電圧値を変更することができ
ず、この方法は採用できないという欠点がある。
また、メモリ・セルに流れる電流を下げる第二の方法
としては、メモリ・セルの負荷抵抗を大きくして電流を
低減させるという方法があるが、第５図に示されるＡ点
の基板に対するリーク電流よりも小さい電流値に抑制し
た場合、ホールド不良という障害が発生するという欠点
がある。
としては、メモリ・セルの負荷抵抗を大きくして電流を
低減させるという方法があるが、第５図に示されるＡ点
の基板に対するリーク電流よりも小さい電流値に抑制し
た場合、ホールド不良という障害が発生するという欠点
がある。
本発明による半導体メモリは、スタティック型のメモ
リセルと、電源と、前記電源の電圧が所定電圧を超えて
いるか否かを検出する検出手段と、前記メモリセルの待
機時において、前記検出手段が前記所定電圧を超えてい
ると判断した場合には前記電源の電圧を降圧して前記メ
モリセルに供給し、前記所定電圧を超えていないと判断
した場合には前記電源の電圧を降圧することなく前記メ
モリセルに供給する供給手段とを備えている。また、本
発明による半導体メモリは、スタティック型のメモリセ
ルと、電源と、前記メモリセルと前記電源との間に並列
に接続された一導電型及び逆導電型のトランジスタと、
通常動作時においては前記一導電型のトランジスタを遮
断し前記逆導電型のトランジスタを導通させる手段と、
待機時において前記電源の電圧が所定の電圧を超えてい
る場合には前記逆導電型のトランジスタを遮断し前記一
導電型のトランジスタを導通させる手段と、待機時にお
いて前記電源の電圧が前記所定の電圧を超えていない場
合には前記一導電型のトランジスタを遮断し前記逆導電
型のトランジスタを導通させる手段とを備えている。
リセルと、電源と、前記電源の電圧が所定電圧を超えて
いるか否かを検出する検出手段と、前記メモリセルの待
機時において、前記検出手段が前記所定電圧を超えてい
ると判断した場合には前記電源の電圧を降圧して前記メ
モリセルに供給し、前記所定電圧を超えていないと判断
した場合には前記電源の電圧を降圧することなく前記メ
モリセルに供給する供給手段とを備えている。また、本
発明による半導体メモリは、スタティック型のメモリセ
ルと、電源と、前記メモリセルと前記電源との間に並列
に接続された一導電型及び逆導電型のトランジスタと、
通常動作時においては前記一導電型のトランジスタを遮
断し前記逆導電型のトランジスタを導通させる手段と、
待機時において前記電源の電圧が所定の電圧を超えてい
る場合には前記逆導電型のトランジスタを遮断し前記一
導電型のトランジスタを導通させる手段と、待機時にお
いて前記電源の電圧が前記所定の電圧を超えていない場
合には前記一導電型のトランジスタを遮断し前記逆導電
型のトランジスタを導通させる手段とを備えている。
次に、本発明について図面を参照して説明する。第１
図は、本発明の第１の実施例を示すブロック図である。
第１図に示されるように、本実施例は、電源VCC、ワー
ド線103およびデジット線104に対応して、外部状況検出
回路１、Ｐ型MOSFET2およびＮ型MOSFET3を含む電源制御
回路４と、複数のメモリ・セル11と、を備えて構成され
ており、各メモリ・セル11には、その内の一つのメモリ
・セルの内部構成が示されるように、Ｎ型MOSFET5〜８
ならびに抵抗9,10が含まれている。
図は、本発明の第１の実施例を示すブロック図である。
第１図に示されるように、本実施例は、電源VCC、ワー
ド線103およびデジット線104に対応して、外部状況検出
回路１、Ｐ型MOSFET2およびＮ型MOSFET3を含む電源制御
回路４と、複数のメモリ・セル11と、を備えて構成され
ており、各メモリ・セル11には、その内の一つのメモリ
・セルの内部構成が示されるように、Ｎ型MOSFET5〜８
ならびに抵抗9,10が含まれている。
第１図において、複数のメモリ・セル11に対する電源
供給は、電源制御回路４を経由して行われている。電源
制御回路４に対しては、半導体メモリを動作状態とする
か、または待機状態とするかを制御するための外部制御
信号101が外部状況検出回路１に入力されており、この
外部制御信号101がＬレベルの時は動作状態に対応し、
Ｈレベルの時は待機状態に対応している。
供給は、電源制御回路４を経由して行われている。電源
制御回路４に対しては、半導体メモリを動作状態とする
か、または待機状態とするかを制御するための外部制御
信号101が外部状況検出回路１に入力されており、この
外部制御信号101がＬレベルの時は動作状態に対応し、
Ｈレベルの時は待機状態に対応している。
外部状況検出回路４は、第２図に示されるように、イ
ンバータ12〜15および19と、抵抗16および17と、NAND回
路18とにより構成されている。また、第３図（ａ），
（ｂ），（ｃ）および（ｄ）は、本実施例における主要
信号のタイミング・チャート図を示している。
ンバータ12〜15および19と、抵抗16および17と、NAND回
路18とにより構成されている。また、第３図（ａ），
（ｂ），（ｃ）および（ｄ）は、本実施例における主要
信号のタイミング・チャート図を示している。
第２図において、電源電圧VCCが抵抗16および17によ
り分圧されるＢ点の電圧は、VCC≦3.2Vの時にはインバ
ータ14の出力がＨレベルとなり、VCC＞3.2Vの時にはイ
ンバータ14の出力がＬレベルとなるように設定される。
外部制御信号101と、前記Ｂ点の電圧は、それぞれ二つ
のインバータを経由してNAND回路18に入力され、インバ
ータ19により反転されて信号102が出力され、Ｐ型MOSFE
T2および３のゲートに入力される。従って、信号102
は、第３図（ａ），（ｂ），（ｃ）および（ｄ）に見ら
れるように、動作時およびVCC≦3.2Vの時（第３図
（ａ）においては2Vに設定）にはＬレベルとなり、それ
以外のVCC＞3.2Vにおける待機時においてはＨレベルと
なる。
り分圧されるＢ点の電圧は、VCC≦3.2Vの時にはインバ
ータ14の出力がＨレベルとなり、VCC＞3.2Vの時にはイ
ンバータ14の出力がＬレベルとなるように設定される。
外部制御信号101と、前記Ｂ点の電圧は、それぞれ二つ
のインバータを経由してNAND回路18に入力され、インバ
ータ19により反転されて信号102が出力され、Ｐ型MOSFE
T2および３のゲートに入力される。従って、信号102
は、第３図（ａ），（ｂ），（ｃ）および（ｄ）に見ら
れるように、動作時およびVCC≦3.2Vの時（第３図
（ａ）においては2Vに設定）にはＬレベルとなり、それ
以外のVCC＞3.2Vにおける待機時においてはＨレベルと
なる。
この結果、動作時およびVCC≦3.2Vの時点において
は、上述のように信号102がＬレベルとなるため、第１
図において、電源制御回路４のＰ型MOSFET2がON、Ｎ型M
OSFET3がOFFとなり、Ａ点の電圧は電源電圧VCCのレベル
まで上昇する。またVCC＞3.2Vにおける待機時において
は、信号102がＬレベルとなるため、Ｎ型MOSFET3がON、
Ｐ型MOSFET2がOFFとなり、この場合には、Ａ点の電圧は
VCC−VTNとなる。ここにおいて、VTNはＮ型MOSFET3のし
きい値電圧である（第３図（ａ），（ｂ），（ｃ）およ
び（ｄ）を参照）。即ち、待機時においては、メモリ・
セル11に供給される電圧は（VCC−VTN）に低減される。
は、上述のように信号102がＬレベルとなるため、第１
図において、電源制御回路４のＰ型MOSFET2がON、Ｎ型M
OSFET3がOFFとなり、Ａ点の電圧は電源電圧VCCのレベル
まで上昇する。またVCC＞3.2Vにおける待機時において
は、信号102がＬレベルとなるため、Ｎ型MOSFET3がON、
Ｐ型MOSFET2がOFFとなり、この場合には、Ａ点の電圧は
VCC−VTNとなる。ここにおいて、VTNはＮ型MOSFET3のし
きい値電圧である（第３図（ａ），（ｂ），（ｃ）およ
び（ｄ）を参照）。即ち、待機時においては、メモリ・
セル11に供給される電圧は（VCC−VTN）に低減される。
次に、本発明の第２の実施例について説明する。本実
施例は、第１図に示される第１の実施例において、電源
制御回路４に含まれる外部状況検出回路１を、第２図に
示される回路の代りに、第４図に示される回路を用いた
ものである。第４図の外部状況検出回路は、インバータ
20および21、Ｐ型MOSFET22、抵抗23〜25およびAND回路2
6とを備えて構成されており、Ｃ点の電圧は、抵抗23お
よび24による分圧作用により、VCCが5Vの時にはＰ型MOS
FET22がONとなり、VCCが3.2V以下の時にはＰ型MOSFET22
がOFFとなるように設定される。
施例は、第１図に示される第１の実施例において、電源
制御回路４に含まれる外部状況検出回路１を、第２図に
示される回路の代りに、第４図に示される回路を用いた
ものである。第４図の外部状況検出回路は、インバータ
20および21、Ｐ型MOSFET22、抵抗23〜25およびAND回路2
6とを備えて構成されており、Ｃ点の電圧は、抵抗23お
よび24による分圧作用により、VCCが5Vの時にはＰ型MOS
FET22がONとなり、VCCが3.2V以下の時にはＰ型MOSFET22
がOFFとなるように設定される。
従って、前述の第１の実施例の場合と同様に、動作時
およびVCC≦3.2Vの時点においては、信号102がＬレベル
となるため、第１図において、電源制御回路４のＰ型MO
SFET2がON、Ｎ型MOSFET3がOFFとなり、Ａ点の電圧は電
源電圧VCCのレベルまで上昇する。また、VCC＝5Vにおけ
る待機時においては、信号102がＨレベルとなるため、
Ｎ型MOSFET3がON、Ｐ型MOSFET2がOFFとなり、この場合
には、Ａ点の電圧はVCC−VTNとなる。即ち、待機時にお
いては、メモリ・セル11に供給される電圧は（VCC−
VTN）に低減される。
およびVCC≦3.2Vの時点においては、信号102がＬレベル
となるため、第１図において、電源制御回路４のＰ型MO
SFET2がON、Ｎ型MOSFET3がOFFとなり、Ａ点の電圧は電
源電圧VCCのレベルまで上昇する。また、VCC＝5Vにおけ
る待機時においては、信号102がＨレベルとなるため、
Ｎ型MOSFET3がON、Ｐ型MOSFET2がOFFとなり、この場合
には、Ａ点の電圧はVCC−VTNとなる。即ち、待機時にお
いては、メモリ・セル11に供給される電圧は（VCC−
VTN）に低減される。
以上、詳細に説明したように、本発明は、待機状態に
おいて、メモリ・セルに供給される電圧を（VCC−VTN）
に降圧することができ、これによって、供給電圧低下に
伴なう弊害を生じることなく、メモリ・セルに流れる電
流を低減して、半導体メモリの低消費電力化を図ること
ができるという効果がある。
おいて、メモリ・セルに供給される電圧を（VCC−VTN）
に降圧することができ、これによって、供給電圧低下に
伴なう弊害を生じることなく、メモリ・セルに流れる電
流を低減して、半導体メモリの低消費電力化を図ること
ができるという効果がある。
第１図は本発明の第１の一実施例を示すブロック図、第
２図は、第１の実施例に含まれる外部状況検出回路の回
路図、第３図（ａ），（ｂ），（ｃ）および（ｄ）は、
第１の実施例におけるタイミング・チャート図、第４図
は、第２の実施例に含まれる外部状況検出回路を示す回
路図、第５図は従来例を示すブロック図である。 図において、１……外部状況検出回路、2,22……Ｐ型MO
SFET、3,5〜8,27〜30……Ｎ型MOSFET、４……電源制御
回路、9,10,16,17,23〜25,31,32……抵抗、11,33……メ
モリ・セル、12〜15,19,20,21……インバータ、18……N
AND回路、26……AND回路。
２図は、第１の実施例に含まれる外部状況検出回路の回
路図、第３図（ａ），（ｂ），（ｃ）および（ｄ）は、
第１の実施例におけるタイミング・チャート図、第４図
は、第２の実施例に含まれる外部状況検出回路を示す回
路図、第５図は従来例を示すブロック図である。 図において、１……外部状況検出回路、2,22……Ｐ型MO
SFET、3,5〜8,27〜30……Ｎ型MOSFET、４……電源制御
回路、9,10,16,17,23〜25,31,32……抵抗、11,33……メ
モリ・セル、12〜15,19,20,21……インバータ、18……N
AND回路、26……AND回路。
Claims (2)
- 【請求項１】スタティック型のメモリセルと、電源と、
前記電源の電圧が所定電圧を超えているか否かを検出す
る検出手段と、前記メモリセルの待機時において、前記
検出手段が前記所定電圧を超えていると判断した場合に
は前記電源の電圧を降圧して前記メモリセルに供給し、
前記所定電圧を超えていないと判断した場合には前記電
源の電圧を降圧することなく前記メモリセルに供給する
供給手段とを備える半導体メモリ。 - 【請求項２】スタティック型のメモリセルと、電源と、
前記メモリセルと前記電源との間に並列に接続された一
導電型及び逆導電型のトランジスタと、通常動作時にお
いては前記一導電型のトランジスタを遮断し前記逆導電
型のトランジスタを導通させる手段と、待機時において
前記電源の電圧が所定の電圧を超えている場合には前記
逆導電型のトランジスタを遮断し前記一導電型のトラン
ジスタを導通させる手段と、待機時において前記電源の
電圧が前記所定の電圧を超えていない場合には前記一導
電型のトランジスタを遮断し前記逆導電型のトランジス
タを導通させる手段とを備える半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2289701A JP2876775B2 (ja) | 1990-10-25 | 1990-10-25 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2289701A JP2876775B2 (ja) | 1990-10-25 | 1990-10-25 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04162293A JPH04162293A (ja) | 1992-06-05 |
| JP2876775B2 true JP2876775B2 (ja) | 1999-03-31 |
Family
ID=17746634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2289701A Expired - Fee Related JP2876775B2 (ja) | 1990-10-25 | 1990-10-25 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2876775B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014041688A (ja) * | 2013-09-20 | 2014-03-06 | Renesas Electronics Corp | 半導体装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54114929A (en) * | 1978-02-27 | 1979-09-07 | Nec Corp | Mos memory unit |
| JPS6029434B2 (ja) * | 1978-12-22 | 1985-07-10 | 芝浦メカトロニクス株式会社 | 自動販売機 |
| JPS5589984A (en) * | 1978-12-28 | 1980-07-08 | Fujitsu Ltd | Static memory cell |
-
1990
- 1990-10-25 JP JP2289701A patent/JP2876775B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04162293A (ja) | 1992-06-05 |
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