JPS61255594A - 半導体メモリ回路 - Google Patents
半導体メモリ回路Info
- Publication number
- JPS61255594A JPS61255594A JP60096882A JP9688285A JPS61255594A JP S61255594 A JPS61255594 A JP S61255594A JP 60096882 A JP60096882 A JP 60096882A JP 9688285 A JP9688285 A JP 9688285A JP S61255594 A JPS61255594 A JP S61255594A
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- JP
- Japan
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- bit line
- transistor
- level
- potential
- power supply
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- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はリードオンリーメモリのような半導体メモリ装
置において用いられる半導体メモリ回路特に検出回路に
関する。
置において用いられる半導体メモリ回路特に検出回路に
関する。
本発明はリードオンリーメモリのような半導体メモリ装
置において用いられる半導体メモリ回路特に検出回路に
おいて、ビットラインの電位情報を入力とした帰還制御
回路によって制御された、ビットラインの電位を落とす
機能を有する放電回路を取り付けることによって、読び
出し電源電圧低下に伴う読び出し速度の低下を防止した
ものである０ 〔従来の技術〕 従来例を第２図に示す。Ｎ１はメモリセルトランジスタ
でＮチャンネル型ＭＯＳ ）ランジスタである。ＷＬは
ワードライン選択デコーダの出力信号であるｏＮ２はビ
ットライン選択Ｎチャンネル型ＭＯ８）ランジスタで、
Ｙはビットライン選択デコーダの出力信号である。
置において用いられる半導体メモリ回路特に検出回路に
おいて、ビットラインの電位情報を入力とした帰還制御
回路によって制御された、ビットラインの電位を落とす
機能を有する放電回路を取り付けることによって、読び
出し電源電圧低下に伴う読び出し速度の低下を防止した
ものである０ 〔従来の技術〕 従来例を第２図に示す。Ｎ１はメモリセルトランジスタ
でＮチャンネル型ＭＯＳ ）ランジスタである。ＷＬは
ワードライン選択デコーダの出力信号であるｏＮ２はビ
ットライン選択Ｎチャンネル型ＭＯ８）ランジスタで、
Ｙはビットライン選択デコーダの出力信号である。
Ｎ５ 、Ｎ５ 、Ｎ４はＮチャンネル型Ｍ０３）うンジ
スタ、ＩＭ、Ｐ２はＰチャンネル型ＭＯＳトランジスタ
である。
スタ、ＩＭ、Ｐ２はＰチャンネル型ＭＯＳトランジスタ
である。
Ｎ５ 、Ｎ３ 、Ｐ２からなる帰還制御回路は、ビット
ラインｖ１が低い電位レベルにある時は、トランジスタ
Ｎ５がより導通状態となるため、トランジスタＮ４から
なる電源供給回路からビットラインｖ１へ大電流を流し
こむ働きをする、一方ビットラインｖ１が徐々に上昇し
ある設定電位レベルに至るとトランジスタＮ５がより非
導通状態となるため、電源供給回路とビットラインが遮
断され、ビットラインｖ１をそのある設定電位レベルに
安定化させる働きを持つ。
ラインｖ１が低い電位レベルにある時は、トランジスタ
Ｎ５がより導通状態となるため、トランジスタＮ４から
なる電源供給回路からビットラインｖ１へ大電流を流し
こむ働きをする、一方ビットラインｖ１が徐々に上昇し
ある設定電位レベルに至るとトランジスタＮ５がより非
導通状態となるため、電源供給回路とビットラインが遮
断され、ビットラインｖ１をそのある設定電位レベルに
安定化させる働きを持つ。
次段のセンス増幅器の入力点でもある節点ｖ６のメモリ
セルトランジスタＮ１のオン、オフ間での電位の変化幅
は、トランジスタＰ１の能力によって決まる。
セルトランジスタＮ１のオン、オフ間での電位の変化幅
は、トランジスタＰ１の能力によって決まる。
〔発明が解決しようとする問題点及び目的〕ある高い読
び出し電源電圧’Ｖ ＤＤで一連の読び出し動作が行な
われた後、そたより低い読び出し電源電圧ＶＤＤ１で一
連の読び出し動作が初まり、前の高い電源電圧の場合と
同じビットラインでＯＮ状態のメモリセルが選択された
場合・ビットラインは前の高い読び出し電源電圧によっ
て決まるある高いレベルにいぜんとしであるため、今回
の低い読び出し電源電圧７ＤＤｉでメモリセルがＯＮ時
のビットライン電位レベルに落すまでに、従来は電流能
力の小さいメモリセルトランジスタだけかビットライン
電位を落とす手段であるため時間がかかる、すなわち読
び出し速度の遅延が生ずるという問題点があった。
び出し電源電圧’Ｖ ＤＤで一連の読び出し動作が行な
われた後、そたより低い読び出し電源電圧ＶＤＤ１で一
連の読び出し動作が初まり、前の高い電源電圧の場合と
同じビットラインでＯＮ状態のメモリセルが選択された
場合・ビットラインは前の高い読び出し電源電圧によっ
て決まるある高いレベルにいぜんとしであるため、今回
の低い読び出し電源電圧７ＤＤｉでメモリセルがＯＮ時
のビットライン電位レベルに落すまでに、従来は電流能
力の小さいメモリセルトランジスタだけかビットライン
電位を落とす手段であるため時間がかかる、すなわち読
び出し速度の遅延が生ずるという問題点があった。
そこで本発明は従来のこのような問題点を解決スルタメ
・ビットラインレベルが読び出し電源電圧にみあわない
電位レベルにある時はそれを検出して電位を落とす回路
を得ることを目的としているＯ 〔問題点を解決するための手段〕 上記問題点を解決するために、選択されたメモリセルト
ランジスタの記憶状態を検出するために、前記メモリセ
ルトランジスタのビットラインに電源電圧を供給する電
源供給回路と、前記メモリセルトランジスタのビットラ
インから電位を取り去る放電回路と、前記メモリセルト
ランジスタのビットラインの電位情報を入力とし、前記
電源供給回路の前記メモリセルトランジスタのビットラ
インへの電源供給レベル及び前記放電回路の前記メモリ
セルトランジスタのビットラインからの放電レベルを制
御する帰還制御回路とからなることを特徴とする。
・ビットラインレベルが読び出し電源電圧にみあわない
電位レベルにある時はそれを検出して電位を落とす回路
を得ることを目的としているＯ 〔問題点を解決するための手段〕 上記問題点を解決するために、選択されたメモリセルト
ランジスタの記憶状態を検出するために、前記メモリセ
ルトランジスタのビットラインに電源電圧を供給する電
源供給回路と、前記メモリセルトランジスタのビットラ
インから電位を取り去る放電回路と、前記メモリセルト
ランジスタのビットラインの電位情報を入力とし、前記
電源供給回路の前記メモリセルトランジスタのビットラ
インへの電源供給レベル及び前記放電回路の前記メモリ
セルトランジスタのビットラインからの放電レベルを制
御する帰還制御回路とからなることを特徴とする。
上記のように構成された半導体メモリ回路で、読び出し
電源電圧が途中で低下しても、高いビットラインの電位
状態を帰還制御回路がすばやく検知し、ビットラインの
電位を低下した読び出し電源電圧にみあう適切なレベル
にさげるため、読び出し速度の低下を防ぐことができる
のである〇〔実施例〕 以下に本発明の実施例を図面をもって説明する。
電源電圧が途中で低下しても、高いビットラインの電位
状態を帰還制御回路がすばやく検知し、ビットラインの
電位を低下した読び出し電源電圧にみあう適切なレベル
にさげるため、読び出し速度の低下を防ぐことができる
のである〇〔実施例〕 以下に本発明の実施例を図面をもって説明する。
ＨｌｏはメモリセルトランジスタでＮチャンネル型ＭＯ
５）ランジスタである。ＷＬＺはワードライン選択デコ
ーダの出力信号である０Ｎ２０はビットライン選択Ｎチ
ャンネル型ＭＯ３）ランジスタで、Ｙｚはビットライン
選択デコーダの出力信号である０ Ｎ３０ 、Ｎ５０ 、Ｎ４０はＮチャンネル型Ｍ写Ｓト
ランジスタ、Ｐｌｏ、Ｐ２ＯはＰチャンネル型ＭＯ３）
ランジスタである０ Ｎ５０ 、Ｎ３０ 、Ｐ２Ｏからなる帰還回路は、第２
図のＮ５ 、Ｎ３ 、Ｐ２からなる帰還回路と同じ働き
を持つ０ビツトラインＶ１０が低電位の時は、Ｎ５０が
より導通状態となり、トランジスタＮ４０からなる電源
供給回路からビットラインＶ１０がある設定電位レベル
に至った時は、Ｎ５０をより非導通状態にしビットライ
ンＶ１０と電源供給回路を切り、ビットラインの電位を
安定化させる働きを持つ。
５）ランジスタである。ＷＬＺはワードライン選択デコ
ーダの出力信号である０Ｎ２０はビットライン選択Ｎチ
ャンネル型ＭＯ３）ランジスタで、Ｙｚはビットライン
選択デコーダの出力信号である０ Ｎ３０ 、Ｎ５０ 、Ｎ４０はＮチャンネル型Ｍ写Ｓト
ランジスタ、Ｐｌｏ、Ｐ２ＯはＰチャンネル型ＭＯ３）
ランジスタである０ Ｎ５０ 、Ｎ３０ 、Ｐ２Ｏからなる帰還回路は、第２
図のＮ５ 、Ｎ３ 、Ｐ２からなる帰還回路と同じ働き
を持つ０ビツトラインＶ１０が低電位の時は、Ｎ５０が
より導通状態となり、トランジスタＮ４０からなる電源
供給回路からビットラインＶ１０がある設定電位レベル
に至った時は、Ｎ５０をより非導通状態にしビットライ
ンＶ１０と電源供給回路を切り、ビットラインの電位を
安定化させる働きを持つ。
Ｐチャンネル型ＭＯ８）ランジスタＰ１０は次段のセン
ス増幅器の入力点となる節点７３０のメモリセルトラン
ジスタＮ１０のＯＮ 、０ＩＦＩＦ状態に伴う電位変化
幅を決めるトランジスタである０Ｐ３０．Ｐ２ＯはＰチ
ャンネル型Ｍ’ｉ５″Ｓトランジスタ、Ｎ６０ 、Ｎ７
０ 、Ｎ８０はＮチャンネル型［０３）ランジスタであ
る。
ス増幅器の入力点となる節点７３０のメモリセルトラン
ジスタＮ１０のＯＮ 、０ＩＦＩＦ状態に伴う電位変化
幅を決めるトランジスタである０Ｐ３０．Ｐ２ＯはＰチ
ャンネル型Ｍ’ｉ５″Ｓトランジスタ、Ｎ６０ 、Ｎ７
０ 、Ｎ８０はＮチャンネル型［０３）ランジスタであ
る。
トランジスタＦ３０ 、Ｐ２Ｏ、Ｎ５０ 、Ｎ７０、Ｎ
８０からなる回路は、ビアトラインＶ１０の電位レベル
が読び出し電源電圧Ｖ ＤＤにみあうレベルにない場合
、ビットラインｖ１０の電位を落とす働きを持つ。
８０からなる回路は、ビアトラインＶ１０の電位レベル
が読び出し電源電圧Ｖ ＤＤにみあうレベルにない場合
、ビットラインｖ１０の電位を落とす働きを持つ。
具体的には、先に述べた、トランジスタＮ５０、Ｐ２Ｏ
，Ｎ５０からなる帰還制御回路が、ビットライン電位が
高いことを検出しトランジスタＮ５０をカクトオフし節
点Ｖ５Ｄの電位レベルを押し上げる、Ｎ３０の電位が押
し上げられるトランジスタＰ３０はより非導通となるた
め、当然節点ｖ５０の電位レベルはより下方へと動＜、
）ランジスタＮ７０はｖ５０の下方へのシフトとともに
より非導通となり、節点Ｖ６０の電位レベルが上方へと
動く形となる。
，Ｎ５０からなる帰還制御回路が、ビットライン電位が
高いことを検出しトランジスタＮ５０をカクトオフし節
点Ｖ５Ｄの電位レベルを押し上げる、Ｎ３０の電位が押
し上げられるトランジスタＰ３０はより非導通となるた
め、当然節点ｖ５０の電位レベルはより下方へと動＜、
）ランジスタＮ７０はｖ５０の下方へのシフトとともに
より非導通となり、節点Ｖ６０の電位レベルが上方へと
動く形となる。
これによってトランジスタＮ８０が導通状態となり、不
適切なビットラインＶ１０の電位が落とされることとな
る。
適切なビットラインＶ１０の電位が落とされることとな
る。
以上のような実施例において、読び出し電源電圧’Ｖ
ＤＤの低下に伴う、読び出し速度の遅延は・ビットライ
ン電位を検出してビットライン電位を落とす帰還回路の
導入によって防止される。
ＤＤの低下に伴う、読び出し速度の遅延は・ビットライ
ン電位を検出してビットライン電位を落とす帰還回路の
導入によって防止される。
本発明は、以上説明してきたように、ビットライン電位
を検出して、ビットライン電位を落とす機能を有する、
帰還制御回路が、読び出し電源電圧Ｖ Ｄｉ）の低下に
ともなう読び出し速度の遅延を防止するため効果がある
０
を検出して、ビットライン電位を落とす機能を有する、
帰還制御回路が、読び出し電源電圧Ｖ Ｄｉ）の低下に
ともなう読び出し速度の遅延を防止するため効果がある
０
第１図は、本発明にかかる半導体メモリ回路図、第２図
は従来の半導体メモリ回路図である。 ’７ＤＤ・・・読び出し電源電圧 Ｐｌ 、Ｐ２ 、Ｐｌ ０ 、Ｐ２Ｏ、Ｐ２Ｏ、Ｐ２Ｏ
・・・Ｐチャンネル型ＭＯＳトランジスタＮ１ 、Ｎ２
、Ｎ３ 、Ｎ４ 、Ｎ５ 、Ｎ１０ 、Ｎ２０、Ｎ３
０．Ｎ４０．Ｎ５０．Ｎ６０．Ｎ７０゜Ｎ８０・・−Ｎ
チャンネル型ＭＯ３）ランジスタＶｌ 、Ｎ２ 、
Ｎ５ 、Ｎ４ ．７１ ０ 、Ｎ２０ 。 ｖ６０ 、Ｎ４０ 、’Ｖ５０．７６０・・・節点ＹＺ
、Ｙ・・・ビットライン選択デコーダの出力信号 ＷＬ、ＷＬＺ・・・ワードライン選択デコーダの出力信
号 以上
は従来の半導体メモリ回路図である。 ’７ＤＤ・・・読び出し電源電圧 Ｐｌ 、Ｐ２ 、Ｐｌ ０ 、Ｐ２Ｏ、Ｐ２Ｏ、Ｐ２Ｏ
・・・Ｐチャンネル型ＭＯＳトランジスタＮ１ 、Ｎ２
、Ｎ３ 、Ｎ４ 、Ｎ５ 、Ｎ１０ 、Ｎ２０、Ｎ３
０．Ｎ４０．Ｎ５０．Ｎ６０．Ｎ７０゜Ｎ８０・・−Ｎ
チャンネル型ＭＯ３）ランジスタＶｌ 、Ｎ２ 、
Ｎ５ 、Ｎ４ ．７１ ０ 、Ｎ２０ 。 ｖ６０ 、Ｎ４０ 、’Ｖ５０．７６０・・・節点ＹＺ
、Ｙ・・・ビットライン選択デコーダの出力信号 ＷＬ、ＷＬＺ・・・ワードライン選択デコーダの出力信
号 以上
Claims (1)
- 選択されたメモリセルトランジスタの記憶状態を検出
するために、前記メモリセルトランジスタのビットライ
ンに電源を供給する電源供給回路と、前記メモリセルト
ランジスタのビットラインから電位を取り去る放電回路
と、前記メモリセルトランジスタのビットラインの電位
情報を入力とし、前記電源供給回路の前記メモリセルト
ランジスタのビットラインへの電源供給レベル及び前記
放電回路の前記メモリセルトランジスタのビットライン
からの放電レベルを制御する帰還制御回路とからなるこ
とを特徴とする半導体メモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9688285A JPH0734316B2 (ja) | 1985-05-08 | 1985-05-08 | 半導体メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9688285A JPH0734316B2 (ja) | 1985-05-08 | 1985-05-08 | 半導体メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61255594A true JPS61255594A (ja) | 1986-11-13 |
| JPH0734316B2 JPH0734316B2 (ja) | 1995-04-12 |
Family
ID=14176775
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9688285A Expired - Lifetime JPH0734316B2 (ja) | 1985-05-08 | 1985-05-08 | 半導体メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0734316B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63131396A (ja) * | 1986-11-20 | 1988-06-03 | Ricoh Co Ltd | 半導体メモリ装置のセンス回路 |
| JPH01159897A (ja) * | 1987-12-16 | 1989-06-22 | Toshiba Corp | センスアンプ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58218100A (ja) * | 1982-06-01 | 1983-12-19 | ゼネラル・インスツルメント・コ−ポレ−シヨン | 読出し専用メモリ及びそれに使用する回路 |
| JPS6064500U (ja) * | 1984-09-10 | 1985-05-07 | 日本電気株式会社 | メモリ回路 |
-
1985
- 1985-05-08 JP JP9688285A patent/JPH0734316B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58218100A (ja) * | 1982-06-01 | 1983-12-19 | ゼネラル・インスツルメント・コ−ポレ−シヨン | 読出し専用メモリ及びそれに使用する回路 |
| JPS6064500U (ja) * | 1984-09-10 | 1985-05-07 | 日本電気株式会社 | メモリ回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63131396A (ja) * | 1986-11-20 | 1988-06-03 | Ricoh Co Ltd | 半導体メモリ装置のセンス回路 |
| JPH01159897A (ja) * | 1987-12-16 | 1989-06-22 | Toshiba Corp | センスアンプ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0734316B2 (ja) | 1995-04-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |