JPH08221984A - 半導体記憶回路 - Google Patents
半導体記憶回路Info
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- JPH08221984A JPH08221984A JP7053272A JP5327295A JPH08221984A JP H08221984 A JPH08221984 A JP H08221984A JP 7053272 A JP7053272 A JP 7053272A JP 5327295 A JP5327295 A JP 5327295A JP H08221984 A JPH08221984 A JP H08221984A
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- Japan
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
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Abstract
(57)【要約】
【目的】外部電源電圧が第1の電源電圧(5V)の時に
正常動作する半導体記憶装置を、外部電源電圧を第2の
電源電圧(3V)で動作させた場合にも、センスレベル
がリファレンスレベルと交わらないようにするために、
リファレンスレベルを制御して誤動作を回避するように
した半導体記憶装置の提供。 【構成】センスアンプ中のリファレンスアンプに電源電
圧検出回路とリファレンスレベル制御回路を設け、外部
電源電圧によってリファレンスレベルを制御するトラン
ジスタをオン又はオフさせてリファレンスレベルを制御
する。
正常動作する半導体記憶装置を、外部電源電圧を第2の
電源電圧(3V)で動作させた場合にも、センスレベル
がリファレンスレベルと交わらないようにするために、
リファレンスレベルを制御して誤動作を回避するように
した半導体記憶装置の提供。 【構成】センスアンプ中のリファレンスアンプに電源電
圧検出回路とリファレンスレベル制御回路を設け、外部
電源電圧によってリファレンスレベルを制御するトラン
ジスタをオン又はオフさせてリファレンスレベルを制御
する。
Description
【0001】
【産業上の利用分野】本発明は半導体装置に関し、特に
半導体記憶回路の差動型センスアンプのリファレンスレ
ベルを供給する回路に関する。
半導体記憶回路の差動型センスアンプのリファレンスレ
ベルを供給する回路に関する。
【0002】
【従来の技術】図3に従来の半導体記憶装置に用いられ
る差動型センスアンプにおけるリファレンスアンプ部分
の構成を示す。図3において、1−1、1−2はPチャ
ネルトランジスタ、2−1〜2−5はNチャネルトラン
ジスタ、3はしきい値電圧Vtの低いNチャネルトラン
ジスタであり、リファレンスレベルを一定にするための
トランジスタである。また、4はダミーセル、5はリフ
ァレンスレベルの出力である。
る差動型センスアンプにおけるリファレンスアンプ部分
の構成を示す。図3において、1−1、1−2はPチャ
ネルトランジスタ、2−1〜2−5はNチャネルトラン
ジスタ、3はしきい値電圧Vtの低いNチャネルトラン
ジスタであり、リファレンスレベルを一定にするための
トランジスタである。また、4はダミーセル、5はリフ
ァレンスレベルの出力である。
【0003】次に、この差動型センスアンプのリファレ
ンスアンプ部分の動作について説明する。
ンスアンプ部分の動作について説明する。
【0004】メインメモリセルとほぼ同一構成とされる
リファレンス用のダミーセル4に電流が流れ始めると、
リファレンスアンプの負荷回路により電圧が所定電位と
なるように制御されリファレンスレベル5として出力さ
れる。すなわち、チップイネーブル信号CEがアクティ
ブ(=‘L’レベル)となると、Pチャネルトランジス
タ1−1がオン状態となり、Nチャネルトランジスタ2
−1、2−3がオフ状態となり、このためゲート電位が
‘H’レベルとなったNチャネルトランジスタ2−4が
オンして電源端子から負荷回路を介してダミーセル4に
電流が流れ、リファレンスレベルを一定にするためのN
チャネルトランジスタ3によりリファレンス電圧が一定
に制御される。なお、図3において、Pチャネルトラン
ジスタ1−2のゲートを接地しているが、これをNチャ
ネルトランジスタ2−2のゲートに接続するように構成
する場合もある。
リファレンス用のダミーセル4に電流が流れ始めると、
リファレンスアンプの負荷回路により電圧が所定電位と
なるように制御されリファレンスレベル5として出力さ
れる。すなわち、チップイネーブル信号CEがアクティ
ブ(=‘L’レベル)となると、Pチャネルトランジス
タ1−1がオン状態となり、Nチャネルトランジスタ2
−1、2−3がオフ状態となり、このためゲート電位が
‘H’レベルとなったNチャネルトランジスタ2−4が
オンして電源端子から負荷回路を介してダミーセル4に
電流が流れ、リファレンスレベルを一定にするためのN
チャネルトランジスタ3によりリファレンス電圧が一定
に制御される。なお、図3において、Pチャネルトラン
ジスタ1−2のゲートを接地しているが、これをNチャ
ネルトランジスタ2−2のゲートに接続するように構成
する場合もある。
【0005】そして、出力されたリファレンスレベル5
は不図示のセンスアンプにて、選択されたメモリセルに
接続されたデジット線のセンスレベルと比較増幅されて
最終出力される。
は不図示のセンスアンプにて、選択されたメモリセルに
接続されたデジット線のセンスレベルと比較増幅されて
最終出力される。
【0006】通常のリファレンスレベル5は、外部電源
電圧が第1の電源電圧(5V)の時には、図4(A)に
示すように、選択されたメモリセルに接続されたデジッ
ト線のセンスレベル(単に「センスレベル」という)の
‘H’レベルと‘L’レベルのほぼ中間になるように設
定され、センスレベルがノイズ等の何らかの要因で一定
にならない場合でも誤動作しないように所定のマージン
がとられている。
電圧が第1の電源電圧(5V)の時には、図4(A)に
示すように、選択されたメモリセルに接続されたデジッ
ト線のセンスレベル(単に「センスレベル」という)の
‘H’レベルと‘L’レベルのほぼ中間になるように設
定され、センスレベルがノイズ等の何らかの要因で一定
にならない場合でも誤動作しないように所定のマージン
がとられている。
【0007】
【発明が解決しようとする課題】しかし、外部電源電圧
として第2の電源電圧(例えば3V)を用いた場合、図
4(B)に示すように、センスレベルとリファレンスレ
ベル5との間のマージンが小さくなり、ノイズ等によっ
てセンスレベルの‘H’レベルが一時的にリファレンス
レベル以下となり‘L’レベルと誤判定されたり、逆に
センスレベルの‘L’レベルが上昇してリファレンスレ
ベル以上となり、‘H’レベルと誤判定される等のよう
に出力が反転してしまい、誤動作を起こすという問題が
ある。
として第2の電源電圧(例えば3V)を用いた場合、図
4(B)に示すように、センスレベルとリファレンスレ
ベル5との間のマージンが小さくなり、ノイズ等によっ
てセンスレベルの‘H’レベルが一時的にリファレンス
レベル以下となり‘L’レベルと誤判定されたり、逆に
センスレベルの‘L’レベルが上昇してリファレンスレ
ベル以上となり、‘H’レベルと誤判定される等のよう
に出力が反転してしまい、誤動作を起こすという問題が
ある。
【0008】従って、本発明は上記問題点を解消し、外
部電源電圧が第1の電源電圧(5V)の時に正常動作す
る半導体記憶装置を、外部電源電圧を第2の電源電圧
(3V)で動作させた場合にも、センスレベルがリファ
レンスレベルと交わらないようにするために、リファレ
ンスレベルを制御して誤動作を回避するようにした半導
体記憶装置を提供することを目的とする。
部電源電圧が第1の電源電圧(5V)の時に正常動作す
る半導体記憶装置を、外部電源電圧を第2の電源電圧
(3V)で動作させた場合にも、センスレベルがリファ
レンスレベルと交わらないようにするために、リファレ
ンスレベルを制御して誤動作を回避するようにした半導
体記憶装置を提供することを目的とする。
【0009】
【課題を解決するための手段】前記目的を達成するため
本発明は、外部電源電圧を判定するための電源電圧検出
回路と、センスアンプのリファレンスレベルを制御する
回路と、を有し、前記電源電圧検出回路の判定結果に基
づき前記外部電源電圧のレベルに応じて前記センスアン
プのリファレンスレベルを制御することを特徴とする半
導体記憶回路を提供する。
本発明は、外部電源電圧を判定するための電源電圧検出
回路と、センスアンプのリファレンスレベルを制御する
回路と、を有し、前記電源電圧検出回路の判定結果に基
づき前記外部電源電圧のレベルに応じて前記センスアン
プのリファレンスレベルを制御することを特徴とする半
導体記憶回路を提供する。
【0010】本発明においては、好ましくは、前記電源
電圧検出回路の判定結果に基づき前記リファレンスレベ
ルを制御する回路の駆動能力を選択的に可変させ、前記
外部電源電圧のレベルに応じて前記リファレンスレベル
を上昇させ又は降下させることを特徴とする。
電圧検出回路の判定結果に基づき前記リファレンスレベ
ルを制御する回路の駆動能力を選択的に可変させ、前記
外部電源電圧のレベルに応じて前記リファレンスレベル
を上昇させ又は降下させることを特徴とする。
【0011】また、本発明は、好ましくは、リファレン
スレベル調整用の複数のトランジスタをリファレンス信
号線と電源端子間に並列形態に接続し、前記外部電源電
圧のレベルに応じて前記複数のトランジスタを選択的に
それぞれオン状態又はオフ状態とすることを特徴とす
る。
スレベル調整用の複数のトランジスタをリファレンス信
号線と電源端子間に並列形態に接続し、前記外部電源電
圧のレベルに応じて前記複数のトランジスタを選択的に
それぞれオン状態又はオフ状態とすることを特徴とす
る。
【0012】
【作用】本発明によれば、電源電圧検出回路で外部電源
電圧を判定し、判定結果に基づきリファレンスレベルを
制御するものであり、外部電源電圧が第1の電源電圧
(5V)であっても、また第2の電源電圧(3V)であ
っても、誤動作の発生を回避するリファレンスレベルを
出力することができる。
電圧を判定し、判定結果に基づきリファレンスレベルを
制御するものであり、外部電源電圧が第1の電源電圧
(5V)であっても、また第2の電源電圧(3V)であ
っても、誤動作の発生を回避するリファレンスレベルを
出力することができる。
【0013】また、本発明によれば、リファレンスレベ
ル調整用のトランジスタを複数備え、これらを外部電源
電圧の電位に応じて選択的にオン・オフ状態とすること
により、リファレンスレベルの微調整を可能とする。
ル調整用のトランジスタを複数備え、これらを外部電源
電圧の電位に応じて選択的にオン・オフ状態とすること
により、リファレンスレベルの微調整を可能とする。
【0014】
【実施例】図面を参照して、本発明の実施例を以下に説
明する。
明する。
【0015】
【実施例1】図1は本発明の一実施例に係る差動型セン
スアンプのリファレンスアンプ部分の構成を示す図であ
る。図1において、1−1、1−2はPチャネルトラン
ジスタ、2−1〜2−5はNチャネルトランジスタ、3
はしきい値電圧Vtの低いNチャネルトランジスタ、4
はダミーセル、5はリファレンスレベルの出力、6は拡
散層又はポリシリコン等からなる抵抗、7はインバー
タ、8はリファレンスレベル調整用のPチャネルトラン
ジスタである。
スアンプのリファレンスアンプ部分の構成を示す図であ
る。図1において、1−1、1−2はPチャネルトラン
ジスタ、2−1〜2−5はNチャネルトランジスタ、3
はしきい値電圧Vtの低いNチャネルトランジスタ、4
はダミーセル、5はリファレンスレベルの出力、6は拡
散層又はポリシリコン等からなる抵抗、7はインバー
タ、8はリファレンスレベル調整用のPチャネルトラン
ジスタである。
【0016】次に本実施例の動作について説明する。
【0017】外部電源電圧が第1の電源電圧(5V)の
時、抵抗6とインバータ7によってリファレンスレベル
調整用トランジスタ8のゲートが‘L’レベルとなるよ
うに設定しておく。すると、リファレンスレベル調整用
トランジスタ8はオン状態とされ、負荷回路の駆動能力
が高い状態になり、リファレンスレベルが上昇する。
時、抵抗6とインバータ7によってリファレンスレベル
調整用トランジスタ8のゲートが‘L’レベルとなるよ
うに設定しておく。すると、リファレンスレベル調整用
トランジスタ8はオン状態とされ、負荷回路の駆動能力
が高い状態になり、リファレンスレベルが上昇する。
【0018】また、外部電源電圧が第2の電源電圧(3
V)の時、抵抗6とインバータ7によってリファレンス
レベル調整用トランジスタ8のゲートが‘H’レベルと
なるように設定しておく。この場合、リファレンスレベ
ル調整用トランジスタ8はオフ状態とされ、負荷回路の
駆動能力が低い状態になりリファレンスレベルが低下す
る。したがって、外部電源電圧が第2の電源電圧(3
V)としたことにより、センスレベルの‘H’レベルが
低下しても、図4(C)に示すように、リファレンスレ
ベルはセンスレベルの‘H’レベルより低電位とされ、
誤動作は生じない。なお、図4(C)は、本発明の実施
例において、外部電源電圧が第2の電源電圧(3V)
で、リファレンスレベルを低く制御したときのセンスレ
ベル‘H’と‘L’とリファレンスレベルの関係を説明
する図である。
V)の時、抵抗6とインバータ7によってリファレンス
レベル調整用トランジスタ8のゲートが‘H’レベルと
なるように設定しておく。この場合、リファレンスレベ
ル調整用トランジスタ8はオフ状態とされ、負荷回路の
駆動能力が低い状態になりリファレンスレベルが低下す
る。したがって、外部電源電圧が第2の電源電圧(3
V)としたことにより、センスレベルの‘H’レベルが
低下しても、図4(C)に示すように、リファレンスレ
ベルはセンスレベルの‘H’レベルより低電位とされ、
誤動作は生じない。なお、図4(C)は、本発明の実施
例において、外部電源電圧が第2の電源電圧(3V)
で、リファレンスレベルを低く制御したときのセンスレ
ベル‘H’と‘L’とリファレンスレベルの関係を説明
する図である。
【0019】逆に、第2の電源電圧(3V)の時に、セ
ンスレベルの‘L’レベル出力がリファレンスレベル5
より高くなってしまうような誤動作が起きる傾向がある
場合には、リファレンスレベル調整用トランジスタ8を
Nチャネルトランジスタで構成しておき、Nチャネルト
ランジスタのゲートには‘H’レベルが印加されオン状
態とされるため、リファレンスレベルを上昇させ、これ
により誤動作を防ぐことができる。
ンスレベルの‘L’レベル出力がリファレンスレベル5
より高くなってしまうような誤動作が起きる傾向がある
場合には、リファレンスレベル調整用トランジスタ8を
Nチャネルトランジスタで構成しておき、Nチャネルト
ランジスタのゲートには‘H’レベルが印加されオン状
態とされるため、リファレンスレベルを上昇させ、これ
により誤動作を防ぐことができる。
【0020】
【実施例2】次に図2を参照して本発明の第2の実施例
を説明する。なお、図2は図3のリファレンスレベルを
制御するNチャネルトランジスタ3以降の回路構成を示
す図である。
を説明する。なお、図2は図3のリファレンスレベルを
制御するNチャネルトランジスタ3以降の回路構成を示
す図である。
【0021】図2において、8はリファレンスレベル調
整用トランジスタ、9は2つのNチャネルトランジスタ
の一方をデプレッション型トランジスタとし、出力を決
めるプログラミング用のトランジスタ、10はリファレ
ンスレベルを調整するための比較的簡単に切断できるア
ルミ配線であり、プログラミング用のトランジスタの出
力端を予め複数のリファレンスレベル調整用トランジス
タ8のゲート電極に共通接続している。
整用トランジスタ、9は2つのNチャネルトランジスタ
の一方をデプレッション型トランジスタとし、出力を決
めるプログラミング用のトランジスタ、10はリファレ
ンスレベルを調整するための比較的簡単に切断できるア
ルミ配線であり、プログラミング用のトランジスタの出
力端を予め複数のリファレンスレベル調整用トランジス
タ8のゲート電極に共通接続している。
【0022】使用する外部電源電圧が第1の電源電圧
(5V)、もしくは第2の電源電圧(3V)であるとい
うことが予め決められている場合、プログラミング用の
トランジスタ9によってリファレンスレベル調整用トラ
ンジスタ8をオン状態又はオフ状態に固定し、リファレ
ンスレベル5を一定にする。
(5V)、もしくは第2の電源電圧(3V)であるとい
うことが予め決められている場合、プログラミング用の
トランジスタ9によってリファレンスレベル調整用トラ
ンジスタ8をオン状態又はオフ状態に固定し、リファレ
ンスレベル5を一定にする。
【0023】また、図2に示すように、リファレンスレ
ベル調整用トランジスタ8を複数用意しておき、複数の
リファレンスレベル調整用トランジスタ8のうち必要に
応じてゲートを接地端子に接続する(アルミ配線10を
切断してゲートを接地端子に接続する)ことによってリ
ファレンスレベルの微調整が可能となる。
ベル調整用トランジスタ8を複数用意しておき、複数の
リファレンスレベル調整用トランジスタ8のうち必要に
応じてゲートを接地端子に接続する(アルミ配線10を
切断してゲートを接地端子に接続する)ことによってリ
ファレンスレベルの微調整が可能となる。
【0024】以上、本発明を上記各実施例に即して説明
したが、本発明は上記態様にのみ限定されるものでな
く、本発明の原理に準ずる各種態様を含むことは勿論で
ある。
したが、本発明は上記態様にのみ限定されるものでな
く、本発明の原理に準ずる各種態様を含むことは勿論で
ある。
【0025】
【発明の効果】以上説明したように、本発明によれば、
外部電源電圧検出回路で外部電源電圧を判定し、判定結
果に基づきリファレンスレベルを制御することによっ
て、外部電源電圧が第1の電源電圧(5V)であっても
第2の電源電圧(3V)であっても、誤動作の発生を回
避するリファレンスレベルを出力することができる。
外部電源電圧検出回路で外部電源電圧を判定し、判定結
果に基づきリファレンスレベルを制御することによっ
て、外部電源電圧が第1の電源電圧(5V)であっても
第2の電源電圧(3V)であっても、誤動作の発生を回
避するリファレンスレベルを出力することができる。
【0026】また、本発明によれば、リファレンスレベ
ル調整用のトランジスタを複数備え、これらを外部電源
電圧の電位に応じて選択的にオン・オフ状態とすること
により、リファレンスレベルの微調整を可能とする。
ル調整用のトランジスタを複数備え、これらを外部電源
電圧の電位に応じて選択的にオン・オフ状態とすること
により、リファレンスレベルの微調整を可能とする。
【図1】本発明の一実施例の構成を示す図である。
【図2】本発明の第2の実施例の構成を示す図である。
【図3】従来の半導体記憶装置のリファレンス回路を示
す図である。
す図である。
【図4】(a)外部電源電圧が第1の電源電圧のときの
センスレベルの‘H’と‘L’とリファレンスレベルの
関係を説明する図である。 (b)外部電源電圧が第2の電源電圧のときのセンスレ
ベルの‘H’と‘L’とリファレンスレベルの関係を説
明する図である。 (c)本発明の一実施例において、外部電源電圧が第2
の電源電圧で、リファレンスレベルを低く制御したとき
のセンスレベルの‘H’と‘L’とリファレンスレベル
の関係を説明する図である。
センスレベルの‘H’と‘L’とリファレンスレベルの
関係を説明する図である。 (b)外部電源電圧が第2の電源電圧のときのセンスレ
ベルの‘H’と‘L’とリファレンスレベルの関係を説
明する図である。 (c)本発明の一実施例において、外部電源電圧が第2
の電源電圧で、リファレンスレベルを低く制御したとき
のセンスレベルの‘H’と‘L’とリファレンスレベル
の関係を説明する図である。
【符号の説明】 1−1、1−2 Pチャネルトランジスタ 2−1〜2−5 Nチャネルトランジスタ 3 Nチャネルトランジスタ 4 ダミーセル 5 リファレンスレベルの出力 6 拡散層及びポリシリコン等で構成される抵抗 7 インバータ 8 リファレンスレベル調整用トランジスタ 9 プログラミング用トランジスタ
Claims (3)
- 【請求項1】外部電源電圧を判定するための電源電圧検
出回路と、 センスアンプのリファレンスレベルを制御する回路と、
を有し、 前記電源電圧検出回路の判定結果に基づき前記外部電源
電圧のレベルに応じて前記センスアンプのリファレンス
レベルを制御することを特徴とする半導体記憶回路。 - 【請求項2】前記電源電圧検出回路の判定結果に基づき
前記リファレンスレベルを制御する回路の駆動能力を選
択的に可変させ、前記外部電源電圧のレベルに応じて前
記リファレンスレベルを上昇させ又は降下させることを
特徴とする請求項1記載の半導体記憶回路。 - 【請求項3】リファレンスレベル調整用の複数のトラン
ジスタをリファレンス信号線と電源端子間に並列形態に
接続し、前記外部電源電圧のレベルに応じて前記複数の
トランジスタを選択的にそれぞれオン状態又はオフ状態
とすることを特徴とする請求項1記載の半導体記憶回
路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7053272A JPH08221984A (ja) | 1995-02-17 | 1995-02-17 | 半導体記憶回路 |
KR1019960003822A KR100196952B1 (ko) | 1995-02-17 | 1996-02-16 | 반도체 기억 회로 |
US08/603,777 US5801586A (en) | 1995-02-17 | 1996-02-20 | Circuit for supplying a reference level to a differential sense amplifier in a semiconductor memory |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7053272A JPH08221984A (ja) | 1995-02-17 | 1995-02-17 | 半導体記憶回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08221984A true JPH08221984A (ja) | 1996-08-30 |
Family
ID=12938113
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7053272A Pending JPH08221984A (ja) | 1995-02-17 | 1995-02-17 | 半導体記憶回路 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5801586A (ja) |
JP (1) | JPH08221984A (ja) |
KR (1) | KR100196952B1 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100388225B1 (ko) * | 1996-11-12 | 2003-10-04 | 주식회사 하이닉스반도체 | 센서앰프 출력 조정회로 |
CA2273665A1 (en) | 1999-06-07 | 2000-12-07 | Mosaid Technologies Incorporated | Differential sensing amplifier for content addressable memory |
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