JP4673455B2 - 電力散逸制御を有する集積回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、集積回路装置に関するものであって、更に詳細には、電力消費が低いバッテリ駆動型集積回路に関するものである。
【０００２】
【従来の技術】
例えばスタティックランダムアクセスメモリ（ＳＲＡＭ）装置等の多くの集積回路は、それが使用されている機器がターンオフされるか又は該機器への電源に障害が発生した場合に、メモリ装置内に格納されているデータを維持するためのバックアップ電源としてバッテリに依存している。このような集積回路はますます複雑なものとなっており、従ってこのようなバックアップバッテリに対する要求が高まっている。バッテリ技術は改良されているが、バッテリ能力の増加はそれら使用される集積回路装置の増加するパワー条件にみあったものではない。従って、バッテリバックアップモードで使用される場合には集積回路の電力消費を減少させることが必要である。
【０００３】
更に、ポータブル電子装置（コンピュータ、携帯電話等）は、通常の使用期間中に動作電力を供給するためにバッテリに依存する。このような装置は、集積回路装置を使用しており、それはバッテリの電力を消費し且つバッテリ再充電の間の動作時間を減少させる。従って、バッテリの単一の充電での動作時間を延長させるためにポータブル電子装置において使用される集積回路の電力消費を減少させることが必要である。
【０００４】
【発明が解決しようとする課題】
本発明は、以上の点に鑑みなされたものであって、上述した如き従来技術の欠点を解消し、電力消費を低下させた集積回路を提供することを目的とする。
【０００５】
【課題を解決するための手段】
本発明によれば、電力消費制御回路が集積回路装置内に設けられ、それは集積回路装置の主回路の動作モードに依存して、該主回路へ供給される電力をフルパワー即ち全電力状態から減少させた電力状態へスイッチさせる。本発明の別の特徴によれば、集積回路メモリ装置が提供され、該装置が外部回路によって非選択状態とされる場合に低電力散逸モードへスイッチさせ、従って該装置は入力／出力動作を実行することなしに格納されている情報のステータスを維持することが必要であるに過ぎない。本発明の更に別の特徴によれば、集積回路メモリ装置が提供され、該装置はバッテリバックアップ動作期間中に低電力散逸モードへスイッチされ、従って長期間にわたってその中に格納されているデータを維持するために最小の保持電圧を該装置へ印加させる。
【０００６】
【発明の実施の形態】
図１を参照すると、本発明に基づいて構成された集積回路装置１０が示されており、それはより大きな点線の輪郭内に含まれる回路として示してある。集積回路装置１０は、主回路１２を有しており、それは、好適には、例えばＳＲＡＭメモリアレイ等のメモリ回路である。従来のＳＲＡＭは、所謂「４Ｔ」及び「６Ｔ」タイプのものを包含しており、両方とも当該技術分野において公知である。４Ｔ型ＳＲＡＭは４個のＮチャンネルＭＯＳＦＥＴ（金属・酸化物・半導体電界効果トランジスタ）及び２個の抵抗をメモリアレイの各メモリセルに対して使用する。これらの抵抗は、典型的に、アレイ内を走行する多結晶シリコン（ポリシリコン）ラインからなる高固有抵抗部分である。６Ｔ型ＳＲＡＭは６個のＭＯＳＦＥＴを使用し、そのうちの２個はＰチャンネルトランジスタであり且つそのうちの４個はＮチャンネルトランジスタである。
【０００７】
集積回路装置１０は高電圧端子１４と低電圧端子１６との間に接続されており、それらは、夫々、Ｖ_ext （外部電圧供給を表わしている）及びＧＮＤ（接地端子を表わしている）として示されている。集積回路装置１０はより小さな点線で囲まれた電力散逸制御回路２０を有している。この電力散逸制御回路２０は第一電力供給枝２２を有しており、それは第二電力供給枝２４と並列接続されている。第一スイッチＳＷ１が第一枝２２内に配設されており且つ第二スイッチＳＷ２が第二枝２４内に配設されている。電圧シフト要素３０も第二スイッチＳＷ２と直列して第二枝２４内に配設されている。
【０００８】
第一及び第二枝２２及び２４は、高電圧端子１４と内部電力供給ノードＶ_INT との間に代替的な経路を与えている。主回路１２は内部電力供給ノードＶ_INT と低電圧即ちＧＮＤ端子１６との間に接続されている。スイッチＳＷ１及びＳＷ２の状態は制御回路２６によって制御される。主回路１２が活性モードにある場合には、即ち、それは、ＳＲＡＭメモリアレイの場合には、外部回路からデータを読み取るか又は外部回路へデータを書込む場合に相当するが、主回路１２は通常動作電圧レベルにおけるフルパワー即ち全電力を必要とする。然しながら、主回路が静止（ｑｕｉｅｓｃｅｎｔ）モードにある場合には、それは、ＳＲＡＭメモリの場合には、その中に格納されているデータのステータスを単に維持することを意味しているが、それは通常動作電圧レベルにおけるフルパワー即ち全電力を必要とするものではない。その代わりに、静止モードにおいては、それは各メモリセルアレイにおけるトランジスタをターンオンした状態に維持するために必要な最小電圧を印加することによってメモリアレイ内に格納されている情報のステータスを維持することが可能である。このような最小電圧即ち「保持」電圧は、該アレイの各メモリセルにおいて使用される典型的なトランジスタのスレッシュホールド電圧よりも１Ｖの１０分の数Ｖ高いものであるに過ぎない場合がある。
例えば、典型的なメモリセルにおいては、トランジスタはオン状態に維持されるためには単に０．６Ｖを必要とするに過ぎない。あるプロセスはＮチャンネル及びＰチャンネルトランジスタを製造するために使用されるドーピングを異なるものとさせ、従ってＮチャンネルトランジスタはオン状態に維持されるために０．６Ｖ必要とする場合があり、一方Ｐチャンネルトランジスタはオン状態に維持されるのに約０．８Ｖ必要とする場合がある。従って、全部Ｎチャンネルトランジスタを使用する４Ｔ型ＳＲＡＭの場合には、内部電力供給ノードＶ_INT へ印加される約１．０Ｖの保持電圧がメモリアレイ内に格納されているデータを維持するのに充分である。ＰチャンネルとＮチャンネルの両方のトランジスタを使用する６Ｔ型ＳＲＡＭメモリの場合には、約１．２Ｖの保持電圧がメモリアレイ内に格納されているデータを維持するのに充分である。
【０００９】
従って、メモリアレイが静止モードで動作中の場合には、完全な通常の動作電圧をメモリアレイへ印加させることは不必要に過剰な電力散逸を発生させることとなることが理解される。従って、メモリアレイが静止モードにある場合には、制御回路２６が第一スイッチＳＷ１を開成し且つ第二スイッチＳＷ２を閉成し、従って電力は第二枝２４を介して主回路へ供給される。第二枝２４においては、電圧シフト要素３０が通常動作電圧のレベルから主回路１２のメモリアレイ内において格納されているデータのステータスを維持するのに必要な所望の保持電圧レベルへの電圧降下を発生させる。
【００１０】
図２を参照して、本発明の特定の適用例について説明する。この適用例はメインのバッテリ（不図示）が通常動作電圧レベルＶ_CCで電力を供給する場合のポータブル電子装置におけるバッテリパワーを節約するために有用である。図２の集積回路装置は、大略参照番号４０で示してあり、且つ高電圧端子Ｖ_CCと低電圧端子Ｖ_SSとを有している。装置４０は主回路４２を有しており、それは例えばＳＲＡＭ又はＤＲＡＭ等のメモリアレイとすることが可能であり、又は活性モードと静止モードとを有するその他の種々の集積回路のいずれかとすることが可能である。
【００１１】
主回路４２は内部電力供給ノードＶ_INT と低電圧端子Ｖ_SSとの間に接続されている。電力散逸制御回路４４が高電圧端子Ｖ_CCと内部電力供給ノードＶ_INT との間に接続されている。電力散逸制御回路４４は、第一枝４６を有しており、それは第二枝４８と並列して接続されている。第一枝４６はＰチャンネルＭＯＳトランジスタＴ１を有しており、それは高電圧端子Ｖ_CCを内部電力供給ノードＶ_INT へ接続させる。第二枝４８は第一ＮチャンネルＭＯＳトランジスタＴ₂ を有しており、それは第二ＮチャンネルＭＯＳトランジスタＴ₃ と直列して高電圧端子Ｖ_CCを内部電力供給ノードＶ_INT へ接続する経路内に設けられている。トランジスタＴ₃ がダイオードとして機能すべくそのゲートをそのドレインへ接続して公知の態様で接続されている。
【００１２】
制御回路５０は、トランジスタＴ₁ 及びＴ₂ のゲートの間の共通接続部に印加される制御信号Ｖ_CTR によってトランジスタＴ₁ 及びＴ₂ のオン及びオフ状態を制御する。従って、トランジスタＴ₁ がオンである場合には、トランジスタＴ₂ がオフであり、その逆も又真である。制御回路５０は、集積回路装置４０へ印加される外部信号Ｓに応答して動作する。例えば、入力する信号Ｓが集積回路装置外部の他の回路からのチップ選択及びチップ非選択信号を伝達する場合がある。制御回路５０は信号Ｓを解釈して、集積回路装置４０が通常動作のために信号Ｓによって選択されている即ち「イネーブル」される場合には、トランジスタＴ₁ をターンオンさせ且つトランジスタＴ₂ をターンオフさせる低電圧信号としてＶ_CTR を印加させる。このような条件においては、通常のＶ_CC動作電圧が主回路４２へ印加され、トランジスタＴを横断して基本的に電圧降下は発生しない。何故ならば、それは強くターンオンされているからである。集積回路装置４０が入力する信号Ｓによって非選択状態とされる場合には、制御回路５０は、高電圧レベルにおける制御信号Ｖ_CTR を発生してトランジスタＴ₁ をターンオフさせ且つトランジスタＴ₂ をターンオンさせる。これらの条件下においては、電圧Ｖ_CCは内部電力供給ノードＶ_INT に表われる前にトランジスタＴ₁ 及びＴ₃ を横断しての電圧降下によって減少される。トランジスタＴ₂ は特にＮチャンネルトランジスタとして示してあるが、それは反転したＶ_CTR 信号によって駆動されるＰチャンネルトランジスタとして実現することも可能である。然しながら、前述したようにＮチャンネルトランジスタＴ₂ によって与えられる増加した電圧降下は本発明の特定の具体例において好適な場合がある。
【００１３】
ノードＶ_INT において必要とされる通常電圧供給Ｖ_CC及び最小保持電圧の夫々のレベルに基づいて、例えばトランジスタＴ₃ のような１つ又はそれ以上の付加的なトランジスタを２番目の枝４８内において直列して接続させることが可能である。例えば、簡単に図４を参照すると、２個のＮチャンネルトランジスタＴ_A 及びＴ_B を直列して接続させ且つ各々のゲートをそのドレインへ接続させることによって、図２における単一のトランジスタＴ₃ の電圧降下の２倍の電圧降下を与えることが可能である。従って、電力散逸制御回路４４の第二枝４８内の電圧降下は、Ｖ_CCから静止モードにおいて主回路４２の条件を維持するのに必要なほぼ最小の保持電圧へ電圧レベルを減少させるために適宜調節させることが可能である。本発明のこの適用例は、メモリ装置が非選択状態にあり且つ単に静止状態でデータを維持するに過ぎない場合に、例えばＳＲＡＭメモリ装置等の集積回路装置の電力散逸を減少させることによってバッテリ駆動型ポータブル電子装置の動作時間を延長させるものであることが理解される。
【００１４】
次に、図３を参照して、バッテリバックアップ型ＳＲＡＭに関連して本発明の別の実施例について説明する。図３は集積回路装置を大略参照番号６０で示してある。集積回路装置６０は主回路６２を有しており、それは、この場合には、ＳＲＡＭメモリアレイである。それは、前述した如く、４Ｔ型か又は６Ｔ型のいずれかのＳＲＡＭとすることが可能である。
【００１５】
主回路６２は、通常、高電圧端子Ｖ_CCと低電圧端子Ｖ_SSに接続されている従来の外部電源（不図示）によって電力が供給される。外部電源に障害が発生した場合に、バックアップバッテリＶ_BAT が接続されて主回路６２に対する電力供給源を与える。典型的に、このようなバックアップバッテリは集積回路装置６０のハウジング（不図示）へ直接的に取付けられる小型のバッテリである。
【００１６】
バックアップバッテリＶ_BAT は負端子６４と正端子６６とを有している。負端子６４は低電圧端子Ｖ_SSへ接続している。主回路６２は、内部電力供給ノードＶ_INT と低電圧端子Ｖ_SSとの間に接続している。第一電力供給枝６８は、高電圧端子Ｖ_CCをＰチャンネルＭＯＳトランジスタＴ₁ を介して内部電力供給ノードＶ_INT へ接続している。第二電力供給枝７０が、バックアップバッテリＶ_BAT の正端子６６を、直列接続されているＮチャンネルトランジスタＴ₂ 及びＴ₃ を介して内部電力供給ノードＶ_INT へ接続している。
【００１７】
高電圧端子Ｖ_CCとバックアップバッテリＶ_BAT の正端子６６へ接続している制御回路７２が、主回路６２に対して電力が第一枝６８を介して供給されるか又は第二枝７０を介して供給されるかを決定する。トランジスタＴ₁ 及びＴ₂ のゲートは制御回路７２によって発生される制御信号Ｖ_CTR を受取るノードにおいて共通接続されている。制御回路７２は高電圧端子Ｖ_CC上の電圧のレベルを検知し且つそれを内部的に発生された基準電圧と比較し、それにより、高電圧端子Ｖ_CC上の電圧レベルがバックアップバッテリ動作を必要とするレベルへ降下したか否かを表わすことが可能である。制御回路７２は、高電圧端子Ｖ_CC上の電圧レベルが基準電圧よりも高い場合には、低レベル（即ち、接地即ちＶ_SSにおける）制御信号Ｖ_CTR を発生する。これはトランジスタＴ₁ をターンオンさせ且つトランジスタＴ₂ をターンオフさせた状態に維持し、従って主回路６２はＶ_CC接続部を介して外部電圧源から直接的に電力が供給される。然しながら、高電圧端子Ｖ_CC上の電圧レベルが基準電圧より降下すると、制御回路７２は、トランジスタＴ₁ をターンオフさせ且つトランジスタＴ₂ をターンオンさせるのに充分な高レベルにおける制御信号Ｖ_CTR を発生し、従って電力は、第二枝７０及びその中に設けられている直列接続されているトランジスタＴ₂ 及びＴ₃ を介してバックアップバッテリＶ_BAT によって主回路６２へ供給される。
【００１８】
図２におけるように、図３のトランジスタＴ₃ は、電圧シフト要素として作用し、それは内部電力供給ノードＶ_INT における電圧レベルを主回路６２のメモリ内に格納されているデータを維持するのに必要な最小の保持電圧レベルへ減少させるための１つのターンオンスレッシュホールド電圧降下を与えている。前述したように、図３の単一のトランジスタＴ₃ の代わりに２個又はそれ以上のこのようなダイオード接続したＮチャンネルトランジスタ（例えば、図４参照）を置換させることが可能である。更に、図１に関連して一般的に説明した電圧シフト要素３０は、例えば図２及び３におけるトランジスタＴ₃ のようなダイオード接続したＭＯＳトランジスタとして実現することは必ずしも必要ではなく、その代わりに、例えば以下に説明するようなその他の回路要素によって実現することも可能である。
【００１９】
図５は、図２及び３のダイオード接続型ＭＯＳトランジスタＴ₃ に対する代替物として抵抗Ｒを示している。この抵抗Ｒは、高抵抗値を与えるために種々の公知の技術を使用して集積回路装置において製造することが可能なものである。例えば、抵抗Ｒは、高固有抵抗多結晶シリコン（ポリシリコン）のストリップ内に構成することが可能である。このような高固有抵抗ポリシリコン抵抗は、通常、４Ｔ型ＳＲＡＭメモリセルにおける負荷要素として使用されている。
【００２０】
然しながら、例えばダイオード又はダイオード接続型トランジスタの整流要素は、電圧シフト要素として非整流型抵抗よりも好適である。何故ならば、整流要素は、抵抗と比較してより予測可能な電圧降下を与えるからである。更に、Ｖ_CC端子へ印加される外部パワーが瞬間的に降下し次いで通常のレベルに復帰する場合には、整流型の電圧シフト要素を設けてない場合にデータが失われる可能性がある。例えば、静止モードにおける図２の集積回路装置４０の動作はＶ_CCが瞬間的に落下する場合において整流型電圧シフト要素（即ちトランジスタＴ₃ ）を使用することから利点が得られる。
【００２１】
図６は図２及び３におけるトランジスタＴ₃ の代わりに１個又はそれ以上の直列接続したダイオードＤ_A 及びＤ_B を使用する代替物を示している。１個又はそれ以上のこのようなダイオードＤ_A 及びＤ_B は図１の電圧シフト要素３０として機能することが可能である。何故ならば、このような各ダイオードは図２及び３のトランジスタＴ₃ によって与えられるスレッシュホールド電圧降下と同様の態様で約０．６Ｖの１個のターンオンスレッシュホールドに等しい電圧降下を供給するからである。図６のダイオードＤ_A 及びＤ_B は、図７に示したような従来の態様で実現することが可能である。その場合に、Ｎ＋及びＰ＋のドープ領域は、従来の技術を使用して基板７８内に形成されるＰウエル７６内に設けられる。
【００２２】
図８及び９はバイポーラトランジスタを製造し且つそのベースをそのコレクタへ接続することによって集積回路内にダイオードの均等物を製造する付加的な変形例を示している。図８は、ダイオード等価物を与えるべく接続したＮＰＮバイポーラトランジスタＴ_NPN を示している。図９はダイオード等価物を与えるべく接続したＰＮＰバイポーラトランジスタＴ_PNP を示している。これらのダイオード接続型バイポーラトランジスタのいずれもが、図２及び３のダイオード接続したＮチャンネルトランジスタＴ₃ と同様の態様で電圧シフト要素として作用することが可能である。
【００２３】
図１０は本発明の回路内において使用される場合に、通常のスレッシュホールド電圧よりも一層高く且つ対応的に一層高い電圧降下を与えるトランジスタの実現例を示している。図１０のトランジスタは、概略参照番号８０で示してあり、軽度にドープしたドレイン（ＬＤＤ）タイプトランジスタの修正形態のものである。トランジスタ８０はＮチャンネルＭＯＳＦＥＴであって、ゲート層８２がゲート酸化物層８４の上側に配設されており且つゲート８２の側部において従来のＬＤＤ型酸化物スペーサ８６及び８８を有している。トランジスタ８０はソース及びドレイン領域９０及び９２を有しており、それらは完全に高度にドープされている。点線９４及び９６は、軽度にドープしたドレイン領域が通常形成される位置を表わしているが、この場合には、これらの領域内においてドーピングは与えられていない。従って、ソース及びドレイン領域９０及び９２は、従来のＭＯＳＦＥＴ装置のようにゲート８２の下側に延在するものではない。このＮチャンネルＭＯＳＦＥＴの修正形態は、通常のものよりも一層高いターンオンスレッシュホールド電圧を有するトランジスタを提供している。例えば、このタイプのこのような装置は、１．２乃至２．０Ｖの範囲内のスレッシュホールド電圧を有するように製造することが可能である。図１０のトランジスタ８０を効果的に使用することにより、スイッチＳＷ２及び図１の電圧シフト要素３０をこのタイプの単一の高いスレッシュホールドのトランジスタと共に実現することが可能である。図２及び３の特定の回路において、トランジスタＴ₂ はこのような高いスレッシュホールド電圧のトランジスタを使用して実現することが可能であり、従って、該回路のその枝内に所望の電圧降下を達成するために、それと直列する何等付加的なトランジスタＴ₃ を設けることが必要でない場合がある。
【００２４】
本発明において有用な好適な高スレッシュホールド電圧トランジスタは図１０に示したタイプのものであるが、トランジスタのターンオンスレッシュホールド電圧を増加させるその他の方法がある。例えば、ゲート酸化膜を一層厚くさせることが可能であり、又はチャンネル内のドーピングを調節することが可能である。このようなその他のタイプの高いスレッシュホールド電圧のトランジスタは、図２及び３のトランジスタＴ₂ 及びＴ₃ によって達成される所望の電圧降下を与えるために置換させることが可能である。
【００２５】
前述した説明から、理解されるように、本発明の集積回路装置は、静止ノード又はバッテリバックアップモードで動作する場合に電力散逸を著しく減少させることを可能としている。ＳＲＡＭ例においては、主動作回路を、該装置内に格納されているデータを維持するための最小の保持電圧レベルより僅かに高い電圧で動作させることが可能である。主回路がより低い電圧で動作されるので、電力散逸は著しく減少される。従って、本発明は、バックアップバッテリを使用する集積回路装置における適用において有用であるばかりか、ポータブル電子機器において使用される集積回路装置の場合にも効果的なものであることが理解される。
以上、本発明の具体的実施の態様について詳細に説明したが、本発明は、これら具体例にのみ限定されるべきものではなく、本発明の技術的範囲を逸脱することなしに種々の変形が可能であることは勿論である。
【図面の簡単な説明】
【図１】 本発明の１実施例に基づく装置を示した概略回路図。
【図２】 本発明の別の実施例に基づいて構成した装置を示した概略回路図。
【図３】 本発明の更に別の実施例に基づいて構成した装置を示した概略回路図。
【図４】 本発明の装置において使用するのに好適な構成要素の一例を示した概略図。
【図５】 本発明の装置において使用するのに好適な構成要素の別の１例を示した概略図。
【図６】 本発明の装置において使用するのに好適な更に別の１例を示した概略図。
【図７】 図６の構成に使用したＰＮ接合ダイオードを示した概略断面図。
【図８】 本発明の装置において使用するのに適した構成要素の更に別の例を示した概略図。
【図９】 本発明の装置において使用するのに適した構成要素の更に別の例を示した概略図。
【図１０】 本発明の更に別の実施例において有用な比較的高いスレッシュホールド電圧を与えるために製造したトランジスタを示した概略断面図。
【符号の説明】
１０ 集積回路装置
１２ 主回路
１４ 高電圧端子
１６ 低電圧端子
２０ 電力散逸制御回路
２２ 第一電力供給枝
２４ 第二電力供給枝
２６ 制御回路

Claims (5)

1. 電力散逸制御能力を具備するバッテリバックアップ型集積回路装置において、
   正及び負端子を具備するバックアップバッテリ、
   外部電力源へ接続するための高及び低電圧供給端子であって、前記低電圧供給端子が前記バックアップバッテリの負端子へ接続される正及び負電圧供給端子、
   内部電力供給ノード、
   前記内部電力供給ノードと前記低電圧供給端子との間に接続されている主回路、
   前記高電圧供給端子を前記内部電力供給ノードへ接続している第一電力供給枝、
   前記バックアップバッテリの正端子を前記内部電力供給ノードへ接続している第二電力供給枝、
   前記第一電力供給枝内に配設されており前記高電圧供給端子へ印加される外部電圧によって前記内部電力供給ノードを選択的に駆動する第一トランジスタ、
   前記第二電力供給枝内に配設されており前記バックアップバッテリによって供給される電圧によって前記内部電力供給ノードを選択的に駆動する第二トランジスタ、
   前記第二トランジスタと直列して前記第二電力供給枝内に配設されている電圧シフト要素であって、前記電圧シフト要素が、前記第二トランジスタがオンである場合に、少なくとも１個のターンオンスレッシュホールドの電圧降下を前記第二電力供給枝内に与える少なくとも１個の整流要素を有しており、それにより前記電圧シフト要素が、前記内部電力供給ノード上の電圧を前記バックアップバッテリの電圧レベルよりも少なくとも１個のターンオンスレッシュホールド低く且つ主回路内に格納されているデータを維持するのに必要な最小の電圧である保持電圧へ低下させる電圧シフト要素、
   前記高電圧供給端子及び前記バックアップバッテリの正端子へ接続している制御回路であって、前記高電圧供給端子上の電圧レベルに応答して前記第一及び第二トランジスタを選択的にターンオン及びターンオフさせる制御信号を発生し、それにより前記電圧レベルが基準電圧よりも高い場合には前記第一トランジスタがターンオンされ且つ前記第二トランジスタがターンオフされ、且つ前記電圧レベルが前記基準電圧よりも低い場合には前記第一トランジスタがターンオフされ且つ前記第二トランジスタがターンオンされるように制御する制御回路、
   を有することを特徴とする集積回路装置。
2. 請求項１において、前記主回路がＳＲＡＭメモリであることを特徴とする集積回路装置。
3. 請求項２において、前記整流要素がそのゲートをそのドレインへ接続しているＮチャンネルＭＯＳＦＥＴを有していることを特徴とする集積回路装置。
4. 請求項２において、前記整流要素がＰＮ接合を有していることを特徴とする集積回路装置。
5. 請求項１において、前記電圧シフト要素が前記第二トランジスタの一部として集積化されており、且つ前記第二トランジスタが比較的高いスレッシュホールド電圧を有していることを特徴とする集積回路装置。

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