JPS6218993B2 - - Google Patents
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- JPS6218993B2 JPS6218993B2 JP56057573A JP5757381A JPS6218993B2 JP S6218993 B2 JPS6218993 B2 JP S6218993B2 JP 56057573 A JP56057573 A JP 56057573A JP 5757381 A JP5757381 A JP 5757381A JP S6218993 B2 JPS6218993 B2 JP S6218993B2
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/06—Address interface arrangements, e.g. address buffers
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】
この発明ははバツフア回路を備えたMOS構造
の半導体集積回路に関する。 MOS型トランジスタによつて構成されたスタ
テイツク型のメモリは近年高速化が進み、そのス
ピードはバイポーラトランジスタによるメモリの
領域に達しようとしている。このスピードの高速
化は素子の微細加工技術による寄生容量の減少や
回路の工夫によるものが大きいが、反面高速化に
伴う消費電力の増加はさけられない。このために
最近ではスタンドバイ機能を有するものが現わ
れ、メモリシステム全体として考えた場合には消
費電力が少なくなるように工夫されている。これ
はチツプセレクト信号を使用し、チツプが非選択
のときにはスタンドバイ状態となつて消費電力を
チツプ選択時(アクテイブ状態)の1/6〜1/10程
度に減少させるものである。スタンドバイ状態か
らアクテイブ状態へ移るときのタイミング的な制
約はまつたく無く、外部からみて通常のスタテイ
ツク型メモリと変わりがない。このような機能に
よつてアクテイブ状態のときの消費電力が多くて
も、メモリシステム全体としてはある1つのチツ
プが選択されているだけで残りのチツプはスタン
ドバイ状態にあるので、平均消費電力は小さくな
り、システム全体としては消費電力は小さくな
る。しかしながらシステム全体で使用しているメ
モリのチツプ数が少なくなればなるほど1つのチ
ツプ当りの平均消費電力は大きくなる。したがつ
て、アクテイブ状態での消費電力が問題となつて
くる。またスタテイツク型のメモリシステムは、
アドレスバツフア回路、データインプツトバツフ
ア回路、チツプセレクトバツフア回路、ライトイ
ネーブルバツフア回路などの入力バツフア回路と
出力バツフア回路さらにデコード回路、メモリセ
ルアレイおよびセンスアンプ回路等から構成さ
れ、これらの回路の中でバツフア回路の占める消
費電力の割合は50%程度であるため、このバツフ
ア回路において高速性を失なわないように低消費
電力化を図ることがメモリシステム全体として重
要なポイントとなる。 このうち第1図はスタンドバイ機能を持たない
従来のバツフア回路の一構成例を示し、ここでは
外部からの抜アドレス入力信号AINから内部アド
レス出力信号Aput,Aput を作り出すアドレスバ
ツフア回路を示している。図においてデイプレツ
シヨン形((以下D形と称する)のMOSトランジ
スタ1〜3のそれぞれとエンハンスメント形(以
下E形と称する)にのMOSトランジスタ4〜6
にのそれぞれとはE/DタイプのインバータINV
1〜INV3を構成している。内部アドレス出力信
号Aput,Aput は図示しないデコード回路に与え
られるためその負荷容量はかなりの大きさにな
る。したがつてD形のMOSトランジスタ7とE
形のMOSトランジスタ8とからなるAput用の出
力段およびD形のMOSトランジスタ9とE形の
MOSトランジスタ10とからなるAput 用の出力
段はそれぞれプツシユプル回路を使用し、過渡的
に定常状態よりも大きな電流が流れるようにして
大きな負荷容量を駆動している。したがつてこの
回路におけける消費電力は極めて大きなものとな
る。 第2図は上記アドレスバツフア回路にスタンバ
イ機能を持たせた場合の従来の構成を示すもので
ある。ここでは前記E/DDタイプのインバータ
INV1〜INV3を構成する各MOSトランジスタ1
〜3と一の電源VDDとの間にチツプセレクト信号
CSをゲート入力とするスレツシヨルド電圧(し
きい値電)が0ボルト近傍のMOSトランジスタ
(以下I形と称する)11〜13それぞれを挿入
し、また一方の内部アドレス出力信号Aput出力
端とVDDとの間に上記チツプセレクト信号CSの
反転信号をゲート入力とするD形のMOSトラ
ンジスタ14を挿入し、これと同様に他方の内部
アドレス出力信号Aput 出力端とVDDとの間に信
号をゲート入力とするD形のMOSトランジス
タ15を挿入し、さらに出力段のMOSトランジ
スタ7,10のゲート共通接続点と他方の電源V
SSとの間に信号をゲート入力とするE形の
MOSトランジスタ16を挿入し、出力段のMOS
トランジスタ8,9のゲート共通接続点とVSSと
の間に信号をゲート入力とするE形のMOSト
ランジスタ17を挿入するようにしたものであ
る。 このような回路において、チツツプセレクト信
号CSが“1”レベルのときはMOSトランジスタ
11〜13がオン、MOSトランジスタ14〜1
7がオフとなつてアクテイブ状態となり、第1図
の回路と同様に動作する。一方、チツプセレクト
信号CSが“0”レベルのときにはMOSトランジ
スタ11〜〜13がほぼオフしてE/Dタイプの
各インバータINV1〜INV3にはほとんど電流が
流れない。また信号によつてMOSトランジス
タ16,17がオンするため、出力段の各MOS
トランジスタ7〜10のゲートは放電されこれら
のMOSトランジスタ7〜10にも電流は流れな
い。したがつてチップセレクト信号CSが“0”
レベルのときにはスタンドバイ状態になり各部分
に流れる電流は極力おさえられる。また信号
によつてMOSトランジスタ14,15それぞれ
がオンするため、スタンドバイ状態では内部アド
レス出力信号Aput,Aput はともにVDDレベル
(“1”レベル)までプルアツプされる。 第3図は第1図に示すアドレスバツフア回路に
スタンドバイ機能を持たせた場合の、従来の他の
構成を示すものであり、ここでは信号をゲー
ト入力とするE形のMOSトランジスタ18をAp
ut出力端とVSSとの間に、E形のMOSトランジス
タ19をAput 出力端とVSSとの間にそれぞれ挿
入し、さらに前記一方の出力段のMOSトランジ
スタ7とVDDとの間にI形のMOSトランジスタ
20を、他方の出力段のMOSトランジスタ9と
VDDとの間にI形のMOSトランジスタ21をそ
れぞれ挿入したものである。そしてこのような回
路では、スタンドバイ状態のときにMOSトラン
ジスタ18,19によつて内部アドレス出力信号
Aput,Aput をともにVSSレベル(0”レベル)
とするところ以外の動作は第2図の場合と同様で
ある。 上記第2図あるいは第3図に示す回路では、第
1図の回路にスタンドバイ機能を持たせてスタン
ドバイ状態での消費電力が小さくなるよう工夫さ
れているが、根本的なアクテイブ状態での消費電
力には何ら変わりがない。すなわち出力段をプツ
シユプルタイプの回路構成にして定常電流が小さ
くなるようにしているが、負荷MOSトランジス
タすなわちMOSトランジスタ7,9がD形であ
るためにやはり大きな定常電流が流れてしまう。 そこでさらに従来では、出力段の定常電流が小
さくなり、かつ内部アドレス出力信号Aput,Apu
tの“1”レベルがVDDレベルまで出るように、
第4図に示すように出力段の負荷MOSトランジ
スタとしてI形のMOSトランジスタ22,23
を用いた回路が考えられている。この回路はアク
テイブ状態のときでも出力段には定常電流がほと
んど流れないという利点を持つている。すなわ
ち、E形MOSトランジスタ8及び10のいずれ
かがオンのとき、そのゲートが“0”レベルにさ
れているMOSトランジスタ22もしくは23は
しきい値電圧がほぼ0ボルトにされているので、
このトランジスタ22もしくは23は完全にカツ
トオフする。このため、このトランジスタ22も
しくは23を介して電源VDDから電流が流出する
ことがなく、アクテイブ状態における定常電流は
ほとんど流れない。しかかしながらI形のMOS
トランジスタはD形のMOSトランジスタに比較
してgm((相互コンダクタンス)が小さいため、
同程度のgmを得るにはW(チヤネル幅)/L
(チヤネル長)を非常に大きくする必要がある。
したがつて出力段を駆動するMOSトランジスタ
11〜13を含むインバータINV1〜INV3は駆
動能力の大きなものが必要となり、このインバー
タに大きな電流が流れてしまい、出力段で減少し
た分の電流がインバータで流れる電流で相殺され
てしまうために全体の消費電力は小さくならな
い。 この発明は上記のような事情を考慮してなされ
たものであり、その目的とするところは、アクテ
イブ状態においても消費電力が少なくかつ高速動
作が可能なバツフア回路を備えた半導体集積回路
を提供することにある。 以下図面を参照してこのに発明の一実施例を説
明する。第5図はこの発明を従来と同様にアドレ
スバツフア回路に実施した場合の回路構成図であ
る。図においてD形のMOSトランジスタ31〜
33それぞれとE形のMOSトランジスタ34〜
36それぞれとはE/DタイプのインバータINV
1〜INV3を構成し、またインバータINV1〜
INV3を構成する各MOSトランジスタ31〜3
3との一方の電源VDDとの間にはチツプセレクト
信号CSをゲート入力とするI形のMOSトランジ
スタ37〜39それぞれが挿入される。またVDD
と出力端aとの間には上期インバータINV2の出
力信号をゲート入力とするI形のMOSトランジ
スタ40が挿入され、この出力端aとVSSとの間
には上記インバータINV3の出力信号をゲート入
力とするE形のMOSトランジスタ41が挿入さ
れる。すなわち、上記2つのMOSトランジスタ
40,41は、一方のMOSトランジスタ40を
負荷MOS、他方のMOSトランジスタ41を駆動
MOSとするプツシユプルタイプの出力段のイン
バータINV4を構成している。また出力端aとV
DDとの間には信号をゲート入力とするI形
MOSトランジスタ44が挿入される。さらにVD
Dと信号Aput出力端bとの間には上記インバータ
INV4の出力信号すなわち出力端aの信号をゲー
ト入力とするI形のMOSトランジスタ42が挿
入され、この出力端bとVSSとの間にINV3の出
力信号をゲート入力とするE形のMOSトランジ
スタ43が挿入される。すなわち、上記2つの
MOSトランジスタ42,43は、一方のMOSト
ランジスタ42を負荷MOS、他方のMOSトラン
ジスタ43を駆動MOSとするプツシユプルタイ
プの出力段のインバータINV5を構成している。 一方、VDDと出力端cとの間には上記インバー
タINV3の出力信号をゲート入力とするI形の
MOSトランジスタ45が挿入され、この出力端
cとVSSとの間には上記インバータINV2の出力
信号をゲート入力とするE形のMOSトランジス
タ46が挿入される。すなわち、上記2つの
MOSトランジスタ45,46は、一方のMOSト
ランジスタ45を負荷MOS、他方のMOSトラン
ジスタ46を駆動MOSとするプツシユプルタイ
プの出力段インバータINV6を構成している。ま
た出力端cとVDDとの間には信号をゲート入
力とするI形のMOSトランジスタ49が挿入さ
れる。さらにVDDと信号Aput 出力端dとの間に
は上記インバータINV6の出力信号すなわち出力
端cの信号をゲート入力とするI形のMOSトラ
ンジスタ47が挿入され、この出力端dとVSSと
の間には上記インバータINV2の出力信号をゲー
ト入力とするE形のMOSトランジスタ48が挿
入される。すなわち、上記2つのMOSトランジ
スタ47,48は、一方のMOSトランジスタ4
7を負荷MOS、他方のMOSトランジスタ48を
駆動MOSとするプツシユプルタイプの出力段の
インバータINV7を構成している。 また上記インバータINV2の出力端とVSSとの
間およびインバータINV3の出力端とVSSとの間
には、前記信号をゲート入力とするE形の
MOSトランジスタ50,51それぞれが挿入さ
れる。 上記のような構成でなるアドレスバツフア回路
では、出力段の突インバータINV5,INV7の各
負荷MOSトランジスタ42,47がI形のもの
であるために、アクテイブ状態ではこれら両イン
バータにおける定常電流はほとんど流れない。さ
らに上記負荷MOSトランジスタ42,47を駆
動するインバータINV4,INV6の負荷MOSトラ
ンジスタ40,45もI形のものであるため、こ
こでの定常電流もほとんど流れない。また上記負
荷MOSトランジスタ40,45は出力段の負荷
MOSトランジスタ42,47のみを駆動するた
め、そのgmは小さくてもよく、W/Lも小さく
することができる。またインバータINV4〜INV
7の駆動MOSトランジスタ41,43,46,
48それぞれは、それぞれの負荷MOSトランジ
スタ40,42,45,47がI形であるために
E/Dタイプのインバータと異なり負荷MOSト
ランジスタとのレシオを考える必要がなく、出力
波形の下立り時間によつてのみgmを決めればよ
く、したがつてE/Dタイプの場合よりも小さな
W/Lにするることができる。すなわち、MOS
トランジスタ40,41,45,46は、前記第
2図に示す従来回路の出力段のMOSトランジス
タ7,8,9,10に比較してW/Lを非常に小
さくすることができ、前記第4図に示す従来回路
のようにW/Lの大きなI形のMOSトランジス
タを直接駆動する必要がないため、MOSトラン
ジスタ38,39を含むインバータINV2,INV
3の負荷容量が小さくなり、この結果、この両イ
ンバータINV2,INV3に流れる定常電流を小さ
くすることができる。また初段のインバータINV
1における定常電流も小さくすることができる。 このように上記実施例によれば、出力段のイン
バータINV5,INV7における定常電流はほとん
ど流れず、さらにこれらのインバータINV5,
INV7を駆動する各インバータINV1〜INV3、
およびINV4,INV6における定常電流も小さく
することができるため、アクテイブ状態での回路
全体の消費電力を低減することができる。また各
インバータでの負荷容量が小さいため高速動作が
可能である。 またI形のMOSトランジスタはスレツシヨル
ド電圧が0ボルト近傍であるため、そのドレイン
およびゲートがVDDに設定されていても、ソース
電位がVDDに近くなるとほとんどカツトオフ状態
となる。したがつて内部アドレス出力信号Aput
またはAput が“1”レベルに立上る場合、出力
段の負荷MOSトランジスタ42,47弐のゲー
ト電位は、負荷MOSトランジスタ42,47自
体のゲート、ソース間にカツプリング容量が存在
していること、および負荷MOSトランジスタ4
0,45がカツトオフして負荷MOSトランジス
タ42,47のゲートがフローテイング状態にな
ることによりブートストラツプされる。これによ
つて内部アドレス出力信号Aput,Aput の立上り
を改善することができる。またI形のMOSトラ
ンジスタのスレツシヨルド電圧が、プロセス上の
バラツキによつて正の値になつたとしても、信号
Aput,Aput の“1”レベルはVDDレベルにする
ことができる。なおスタンドバイ状態での動作は
第2図に示す従来回路の場合と同様であり、信号
Aput,Aput はともに“1”となる。 第6図はこの発明の他の実施例の回路構成図で
あり、スタンドバイ状態のときに信号Aput,Apu
tが“0”レベルとなるようなアドレスバツフア
回路回路にこの発明を実施したものである。した
がつてこの実施例回路が上記実施例回路と異なる
ところは、前記信号をゲート入力とするI形
のMOSトランジスタ44,49の代りに、新た
に信号をゲート入力とするE形のMOSトラン
ジスタ52〜55が設けられていることにある。 この実施例回路の場合には、スタンドバイ状態
のときに信号Aput,Aput のレベルが上記実施例
の場合とは異なりともに“0”レベルとなり、ア
クテイブ状態のときには上記実施例回路と同様の
動作をするため、アクテイブ状態における電力消
費が少なくしかも高速動作が可能である。 第7図はこの発明のさらに他の実施例の回路構
成図であり、この発明をデータインプツトバツフ
ア回路に実奈施したものである。したがつて、こ
の実施例回路が上記第5図に示す実施例回路と異
なるところについてのみ説明すると、初段のイン
バータINV1にはアドレス入力信号AINの代りに
データDINが入力され、インバータINV4の負荷
MOSトランジスタ40とVDDとの間にライトイ
ネーブル信号WEとチツプセレクト信号CSとの積
の信号WE.CSをゲート入力するI形のMOSトラ
ンジスタ56が挿入され、これと同様にインバー
タINV6の負荷MOSトランジスタ45とVDDと
の間に信号WE・CSをゲート入力とするI形の
MOSトランジスタ57が挿入され、また前記
MOSトランジスタ44,49,50,51が取
り除かれ新たに上記ライトネーブル信号WEの反
転信号とチツプセレクト信号CSの反転信号
との和信号+をゲート入力とするE形
のMOSトランジスタ58〜61が追加される。 そして上記MOSトランジスタ58はインバー
タINV4の出力端とVSSとの間に、MOSトラン
ジスタ59は一方の内部出力データdin出力端と
VSSとの間に、MOSトランジスタ60はインバ
ータINV6の出力端とVSSとの間に、MOSトラ
ンジスタ61は他方の内部出力データ出力端
とVSSとの間にそれぞれ挿入される。 この実施例回路のように出力段で各信号の
NOR論理をとるような場合でも、負荷MOSトラ
ンジスタ42,47を駆動しているインバータ
INV4,INV6の負荷MOS部分で複数個のI形の
MOSトランジスタを直列接続すればよく、しか
もそれぞれのW/Lを小さくすることができるた
め低消費電力性を得ることができる。しかもイン
バータINV5,INV7における負荷MOSは1個で
済むため、出力波形の立上りも損なわれることは
ない。 第8図はこの発明のもう1つの実施例の回路構
成図であり、この発明をデータアウトプツトバツ
フア回路に実施したものである。図において7
1,72はD形のMOSトランジスタ、73〜7
5および76〜78はI形のMOSトランジスタ
であり、残りの79〜95はE形のMOSトラン
ジスタである。 この実施例回路でも、インバータINVb,INVd
の負荷MOSトランジスタ75,77を駆動して
いるインバータINVa,INVcの負荷MOS部分で、
複数個のI形のMOSトランジスタ(ここでは
MOSトランジスタ73,74と76,77の各
2個)を直列接続してNOR論理をとるようにし
ている。したがつてこの実施例回路ででもアクテ
イブ状態における電力消費が少なくしかも高速動
作が可能である。 以上説明したようにこの発明によれば、アクテ
イブ状態においても電力消費が少なくかつ高速動
作が可能なバツフア回路を備えた半導体集積回路
を提供することができる。
の半導体集積回路に関する。 MOS型トランジスタによつて構成されたスタ
テイツク型のメモリは近年高速化が進み、そのス
ピードはバイポーラトランジスタによるメモリの
領域に達しようとしている。このスピードの高速
化は素子の微細加工技術による寄生容量の減少や
回路の工夫によるものが大きいが、反面高速化に
伴う消費電力の増加はさけられない。このために
最近ではスタンドバイ機能を有するものが現わ
れ、メモリシステム全体として考えた場合には消
費電力が少なくなるように工夫されている。これ
はチツプセレクト信号を使用し、チツプが非選択
のときにはスタンドバイ状態となつて消費電力を
チツプ選択時(アクテイブ状態)の1/6〜1/10程
度に減少させるものである。スタンドバイ状態か
らアクテイブ状態へ移るときのタイミング的な制
約はまつたく無く、外部からみて通常のスタテイ
ツク型メモリと変わりがない。このような機能に
よつてアクテイブ状態のときの消費電力が多くて
も、メモリシステム全体としてはある1つのチツ
プが選択されているだけで残りのチツプはスタン
ドバイ状態にあるので、平均消費電力は小さくな
り、システム全体としては消費電力は小さくな
る。しかしながらシステム全体で使用しているメ
モリのチツプ数が少なくなればなるほど1つのチ
ツプ当りの平均消費電力は大きくなる。したがつ
て、アクテイブ状態での消費電力が問題となつて
くる。またスタテイツク型のメモリシステムは、
アドレスバツフア回路、データインプツトバツフ
ア回路、チツプセレクトバツフア回路、ライトイ
ネーブルバツフア回路などの入力バツフア回路と
出力バツフア回路さらにデコード回路、メモリセ
ルアレイおよびセンスアンプ回路等から構成さ
れ、これらの回路の中でバツフア回路の占める消
費電力の割合は50%程度であるため、このバツフ
ア回路において高速性を失なわないように低消費
電力化を図ることがメモリシステム全体として重
要なポイントとなる。 このうち第1図はスタンドバイ機能を持たない
従来のバツフア回路の一構成例を示し、ここでは
外部からの抜アドレス入力信号AINから内部アド
レス出力信号Aput,Aput を作り出すアドレスバ
ツフア回路を示している。図においてデイプレツ
シヨン形((以下D形と称する)のMOSトランジ
スタ1〜3のそれぞれとエンハンスメント形(以
下E形と称する)にのMOSトランジスタ4〜6
にのそれぞれとはE/DタイプのインバータINV
1〜INV3を構成している。内部アドレス出力信
号Aput,Aput は図示しないデコード回路に与え
られるためその負荷容量はかなりの大きさにな
る。したがつてD形のMOSトランジスタ7とE
形のMOSトランジスタ8とからなるAput用の出
力段およびD形のMOSトランジスタ9とE形の
MOSトランジスタ10とからなるAput 用の出力
段はそれぞれプツシユプル回路を使用し、過渡的
に定常状態よりも大きな電流が流れるようにして
大きな負荷容量を駆動している。したがつてこの
回路におけける消費電力は極めて大きなものとな
る。 第2図は上記アドレスバツフア回路にスタンバ
イ機能を持たせた場合の従来の構成を示すもので
ある。ここでは前記E/DDタイプのインバータ
INV1〜INV3を構成する各MOSトランジスタ1
〜3と一の電源VDDとの間にチツプセレクト信号
CSをゲート入力とするスレツシヨルド電圧(し
きい値電)が0ボルト近傍のMOSトランジスタ
(以下I形と称する)11〜13それぞれを挿入
し、また一方の内部アドレス出力信号Aput出力
端とVDDとの間に上記チツプセレクト信号CSの
反転信号をゲート入力とするD形のMOSトラ
ンジスタ14を挿入し、これと同様に他方の内部
アドレス出力信号Aput 出力端とVDDとの間に信
号をゲート入力とするD形のMOSトランジス
タ15を挿入し、さらに出力段のMOSトランジ
スタ7,10のゲート共通接続点と他方の電源V
SSとの間に信号をゲート入力とするE形の
MOSトランジスタ16を挿入し、出力段のMOS
トランジスタ8,9のゲート共通接続点とVSSと
の間に信号をゲート入力とするE形のMOSト
ランジスタ17を挿入するようにしたものであ
る。 このような回路において、チツツプセレクト信
号CSが“1”レベルのときはMOSトランジスタ
11〜13がオン、MOSトランジスタ14〜1
7がオフとなつてアクテイブ状態となり、第1図
の回路と同様に動作する。一方、チツプセレクト
信号CSが“0”レベルのときにはMOSトランジ
スタ11〜〜13がほぼオフしてE/Dタイプの
各インバータINV1〜INV3にはほとんど電流が
流れない。また信号によつてMOSトランジス
タ16,17がオンするため、出力段の各MOS
トランジスタ7〜10のゲートは放電されこれら
のMOSトランジスタ7〜10にも電流は流れな
い。したがつてチップセレクト信号CSが“0”
レベルのときにはスタンドバイ状態になり各部分
に流れる電流は極力おさえられる。また信号
によつてMOSトランジスタ14,15それぞれ
がオンするため、スタンドバイ状態では内部アド
レス出力信号Aput,Aput はともにVDDレベル
(“1”レベル)までプルアツプされる。 第3図は第1図に示すアドレスバツフア回路に
スタンドバイ機能を持たせた場合の、従来の他の
構成を示すものであり、ここでは信号をゲー
ト入力とするE形のMOSトランジスタ18をAp
ut出力端とVSSとの間に、E形のMOSトランジス
タ19をAput 出力端とVSSとの間にそれぞれ挿
入し、さらに前記一方の出力段のMOSトランジ
スタ7とVDDとの間にI形のMOSトランジスタ
20を、他方の出力段のMOSトランジスタ9と
VDDとの間にI形のMOSトランジスタ21をそ
れぞれ挿入したものである。そしてこのような回
路では、スタンドバイ状態のときにMOSトラン
ジスタ18,19によつて内部アドレス出力信号
Aput,Aput をともにVSSレベル(0”レベル)
とするところ以外の動作は第2図の場合と同様で
ある。 上記第2図あるいは第3図に示す回路では、第
1図の回路にスタンドバイ機能を持たせてスタン
ドバイ状態での消費電力が小さくなるよう工夫さ
れているが、根本的なアクテイブ状態での消費電
力には何ら変わりがない。すなわち出力段をプツ
シユプルタイプの回路構成にして定常電流が小さ
くなるようにしているが、負荷MOSトランジス
タすなわちMOSトランジスタ7,9がD形であ
るためにやはり大きな定常電流が流れてしまう。 そこでさらに従来では、出力段の定常電流が小
さくなり、かつ内部アドレス出力信号Aput,Apu
tの“1”レベルがVDDレベルまで出るように、
第4図に示すように出力段の負荷MOSトランジ
スタとしてI形のMOSトランジスタ22,23
を用いた回路が考えられている。この回路はアク
テイブ状態のときでも出力段には定常電流がほと
んど流れないという利点を持つている。すなわ
ち、E形MOSトランジスタ8及び10のいずれ
かがオンのとき、そのゲートが“0”レベルにさ
れているMOSトランジスタ22もしくは23は
しきい値電圧がほぼ0ボルトにされているので、
このトランジスタ22もしくは23は完全にカツ
トオフする。このため、このトランジスタ22も
しくは23を介して電源VDDから電流が流出する
ことがなく、アクテイブ状態における定常電流は
ほとんど流れない。しかかしながらI形のMOS
トランジスタはD形のMOSトランジスタに比較
してgm((相互コンダクタンス)が小さいため、
同程度のgmを得るにはW(チヤネル幅)/L
(チヤネル長)を非常に大きくする必要がある。
したがつて出力段を駆動するMOSトランジスタ
11〜13を含むインバータINV1〜INV3は駆
動能力の大きなものが必要となり、このインバー
タに大きな電流が流れてしまい、出力段で減少し
た分の電流がインバータで流れる電流で相殺され
てしまうために全体の消費電力は小さくならな
い。 この発明は上記のような事情を考慮してなされ
たものであり、その目的とするところは、アクテ
イブ状態においても消費電力が少なくかつ高速動
作が可能なバツフア回路を備えた半導体集積回路
を提供することにある。 以下図面を参照してこのに発明の一実施例を説
明する。第5図はこの発明を従来と同様にアドレ
スバツフア回路に実施した場合の回路構成図であ
る。図においてD形のMOSトランジスタ31〜
33それぞれとE形のMOSトランジスタ34〜
36それぞれとはE/DタイプのインバータINV
1〜INV3を構成し、またインバータINV1〜
INV3を構成する各MOSトランジスタ31〜3
3との一方の電源VDDとの間にはチツプセレクト
信号CSをゲート入力とするI形のMOSトランジ
スタ37〜39それぞれが挿入される。またVDD
と出力端aとの間には上期インバータINV2の出
力信号をゲート入力とするI形のMOSトランジ
スタ40が挿入され、この出力端aとVSSとの間
には上記インバータINV3の出力信号をゲート入
力とするE形のMOSトランジスタ41が挿入さ
れる。すなわち、上記2つのMOSトランジスタ
40,41は、一方のMOSトランジスタ40を
負荷MOS、他方のMOSトランジスタ41を駆動
MOSとするプツシユプルタイプの出力段のイン
バータINV4を構成している。また出力端aとV
DDとの間には信号をゲート入力とするI形
MOSトランジスタ44が挿入される。さらにVD
Dと信号Aput出力端bとの間には上記インバータ
INV4の出力信号すなわち出力端aの信号をゲー
ト入力とするI形のMOSトランジスタ42が挿
入され、この出力端bとVSSとの間にINV3の出
力信号をゲート入力とするE形のMOSトランジ
スタ43が挿入される。すなわち、上記2つの
MOSトランジスタ42,43は、一方のMOSト
ランジスタ42を負荷MOS、他方のMOSトラン
ジスタ43を駆動MOSとするプツシユプルタイ
プの出力段のインバータINV5を構成している。 一方、VDDと出力端cとの間には上記インバー
タINV3の出力信号をゲート入力とするI形の
MOSトランジスタ45が挿入され、この出力端
cとVSSとの間には上記インバータINV2の出力
信号をゲート入力とするE形のMOSトランジス
タ46が挿入される。すなわち、上記2つの
MOSトランジスタ45,46は、一方のMOSト
ランジスタ45を負荷MOS、他方のMOSトラン
ジスタ46を駆動MOSとするプツシユプルタイ
プの出力段インバータINV6を構成している。ま
た出力端cとVDDとの間には信号をゲート入
力とするI形のMOSトランジスタ49が挿入さ
れる。さらにVDDと信号Aput 出力端dとの間に
は上記インバータINV6の出力信号すなわち出力
端cの信号をゲート入力とするI形のMOSトラ
ンジスタ47が挿入され、この出力端dとVSSと
の間には上記インバータINV2の出力信号をゲー
ト入力とするE形のMOSトランジスタ48が挿
入される。すなわち、上記2つのMOSトランジ
スタ47,48は、一方のMOSトランジスタ4
7を負荷MOS、他方のMOSトランジスタ48を
駆動MOSとするプツシユプルタイプの出力段の
インバータINV7を構成している。 また上記インバータINV2の出力端とVSSとの
間およびインバータINV3の出力端とVSSとの間
には、前記信号をゲート入力とするE形の
MOSトランジスタ50,51それぞれが挿入さ
れる。 上記のような構成でなるアドレスバツフア回路
では、出力段の突インバータINV5,INV7の各
負荷MOSトランジスタ42,47がI形のもの
であるために、アクテイブ状態ではこれら両イン
バータにおける定常電流はほとんど流れない。さ
らに上記負荷MOSトランジスタ42,47を駆
動するインバータINV4,INV6の負荷MOSトラ
ンジスタ40,45もI形のものであるため、こ
こでの定常電流もほとんど流れない。また上記負
荷MOSトランジスタ40,45は出力段の負荷
MOSトランジスタ42,47のみを駆動するた
め、そのgmは小さくてもよく、W/Lも小さく
することができる。またインバータINV4〜INV
7の駆動MOSトランジスタ41,43,46,
48それぞれは、それぞれの負荷MOSトランジ
スタ40,42,45,47がI形であるために
E/Dタイプのインバータと異なり負荷MOSト
ランジスタとのレシオを考える必要がなく、出力
波形の下立り時間によつてのみgmを決めればよ
く、したがつてE/Dタイプの場合よりも小さな
W/Lにするることができる。すなわち、MOS
トランジスタ40,41,45,46は、前記第
2図に示す従来回路の出力段のMOSトランジス
タ7,8,9,10に比較してW/Lを非常に小
さくすることができ、前記第4図に示す従来回路
のようにW/Lの大きなI形のMOSトランジス
タを直接駆動する必要がないため、MOSトラン
ジスタ38,39を含むインバータINV2,INV
3の負荷容量が小さくなり、この結果、この両イ
ンバータINV2,INV3に流れる定常電流を小さ
くすることができる。また初段のインバータINV
1における定常電流も小さくすることができる。 このように上記実施例によれば、出力段のイン
バータINV5,INV7における定常電流はほとん
ど流れず、さらにこれらのインバータINV5,
INV7を駆動する各インバータINV1〜INV3、
およびINV4,INV6における定常電流も小さく
することができるため、アクテイブ状態での回路
全体の消費電力を低減することができる。また各
インバータでの負荷容量が小さいため高速動作が
可能である。 またI形のMOSトランジスタはスレツシヨル
ド電圧が0ボルト近傍であるため、そのドレイン
およびゲートがVDDに設定されていても、ソース
電位がVDDに近くなるとほとんどカツトオフ状態
となる。したがつて内部アドレス出力信号Aput
またはAput が“1”レベルに立上る場合、出力
段の負荷MOSトランジスタ42,47弐のゲー
ト電位は、負荷MOSトランジスタ42,47自
体のゲート、ソース間にカツプリング容量が存在
していること、および負荷MOSトランジスタ4
0,45がカツトオフして負荷MOSトランジス
タ42,47のゲートがフローテイング状態にな
ることによりブートストラツプされる。これによ
つて内部アドレス出力信号Aput,Aput の立上り
を改善することができる。またI形のMOSトラ
ンジスタのスレツシヨルド電圧が、プロセス上の
バラツキによつて正の値になつたとしても、信号
Aput,Aput の“1”レベルはVDDレベルにする
ことができる。なおスタンドバイ状態での動作は
第2図に示す従来回路の場合と同様であり、信号
Aput,Aput はともに“1”となる。 第6図はこの発明の他の実施例の回路構成図で
あり、スタンドバイ状態のときに信号Aput,Apu
tが“0”レベルとなるようなアドレスバツフア
回路回路にこの発明を実施したものである。した
がつてこの実施例回路が上記実施例回路と異なる
ところは、前記信号をゲート入力とするI形
のMOSトランジスタ44,49の代りに、新た
に信号をゲート入力とするE形のMOSトラン
ジスタ52〜55が設けられていることにある。 この実施例回路の場合には、スタンドバイ状態
のときに信号Aput,Aput のレベルが上記実施例
の場合とは異なりともに“0”レベルとなり、ア
クテイブ状態のときには上記実施例回路と同様の
動作をするため、アクテイブ状態における電力消
費が少なくしかも高速動作が可能である。 第7図はこの発明のさらに他の実施例の回路構
成図であり、この発明をデータインプツトバツフ
ア回路に実奈施したものである。したがつて、こ
の実施例回路が上記第5図に示す実施例回路と異
なるところについてのみ説明すると、初段のイン
バータINV1にはアドレス入力信号AINの代りに
データDINが入力され、インバータINV4の負荷
MOSトランジスタ40とVDDとの間にライトイ
ネーブル信号WEとチツプセレクト信号CSとの積
の信号WE.CSをゲート入力するI形のMOSトラ
ンジスタ56が挿入され、これと同様にインバー
タINV6の負荷MOSトランジスタ45とVDDと
の間に信号WE・CSをゲート入力とするI形の
MOSトランジスタ57が挿入され、また前記
MOSトランジスタ44,49,50,51が取
り除かれ新たに上記ライトネーブル信号WEの反
転信号とチツプセレクト信号CSの反転信号
との和信号+をゲート入力とするE形
のMOSトランジスタ58〜61が追加される。 そして上記MOSトランジスタ58はインバー
タINV4の出力端とVSSとの間に、MOSトラン
ジスタ59は一方の内部出力データdin出力端と
VSSとの間に、MOSトランジスタ60はインバ
ータINV6の出力端とVSSとの間に、MOSトラ
ンジスタ61は他方の内部出力データ出力端
とVSSとの間にそれぞれ挿入される。 この実施例回路のように出力段で各信号の
NOR論理をとるような場合でも、負荷MOSトラ
ンジスタ42,47を駆動しているインバータ
INV4,INV6の負荷MOS部分で複数個のI形の
MOSトランジスタを直列接続すればよく、しか
もそれぞれのW/Lを小さくすることができるた
め低消費電力性を得ることができる。しかもイン
バータINV5,INV7における負荷MOSは1個で
済むため、出力波形の立上りも損なわれることは
ない。 第8図はこの発明のもう1つの実施例の回路構
成図であり、この発明をデータアウトプツトバツ
フア回路に実施したものである。図において7
1,72はD形のMOSトランジスタ、73〜7
5および76〜78はI形のMOSトランジスタ
であり、残りの79〜95はE形のMOSトラン
ジスタである。 この実施例回路でも、インバータINVb,INVd
の負荷MOSトランジスタ75,77を駆動して
いるインバータINVa,INVcの負荷MOS部分で、
複数個のI形のMOSトランジスタ(ここでは
MOSトランジスタ73,74と76,77の各
2個)を直列接続してNOR論理をとるようにし
ている。したがつてこの実施例回路ででもアクテ
イブ状態における電力消費が少なくしかも高速動
作が可能である。 以上説明したようにこの発明によれば、アクテ
イブ状態においても電力消費が少なくかつ高速動
作が可能なバツフア回路を備えた半導体集積回路
を提供することができる。
第1図ないし第4図はそれぞれ従来のバツフア
回路の回路構成図、第5図ははこの発明の一実施
例の回路構成図、第6図ははこの発明の他の実施
例の回路構成図、第7図はこの発明のさらに他の
実施例の回路構成図、第8図はこの発明明のもう
1つの実施例の回路構成図である。 31,32,33……デイスプレツシヨン形の
MOSトランジスタ、34,35,36,41,
43,46,48,50,51,52,53,5
4,55,58,59,60,61,79〜95
……エンハンスメント形のMOSトランジスタ、
37,38,39,40,42,44,45,4
7,49,56,57,73〜78……イントリ
ンジツク形のMOSトランジスタ、INV1〜INV3
……E/Dタイプのインバータ、INV4〜INV
7,INV7,INVa…INVd……プツシユプルタイ
プのインバータ。
回路の回路構成図、第5図ははこの発明の一実施
例の回路構成図、第6図ははこの発明の他の実施
例の回路構成図、第7図はこの発明のさらに他の
実施例の回路構成図、第8図はこの発明明のもう
1つの実施例の回路構成図である。 31,32,33……デイスプレツシヨン形の
MOSトランジスタ、34,35,36,41,
43,46,48,50,51,52,53,5
4,55,58,59,60,61,79〜95
……エンハンスメント形のMOSトランジスタ、
37,38,39,40,42,44,45,4
7,49,56,57,73〜78……イントリ
ンジツク形のMOSトランジスタ、INV1〜INV3
……E/Dタイプのインバータ、INV4〜INV
7,INV7,INVa…INVd……プツシユプルタイ
プのインバータ。
Claims (1)
- 1 電源の一方と第1の出力端との間に挿入さ
れ、ゲートに駆動信号が与えられるしきい値電圧
がほぼ0ボルト近傍にされた第1のMOSトラン
ジスタと、上記第1の出力端と電源の他方との間
に挿入されゲートに上記駆動信号の逆相信号が与
えられる第2のMOSトランジスタと、電源の一
方と第2の出力端との間に挿入されゲートに上記
第1の出力端の信号が与えられるしきい値電圧が
ほぼ0ボルト近傍にされた第3のMOSトランジ
スタと、上記第2の出力端と電源の他方との間に
挿入されゲートに上記逆相信号が与えられる第4
のMOSトランジスタとからなり、上記第2の出
力端から上記駆動信号に対応した信号を得る出力
バツフア回路を備えてなることを特徴とする半導
体集積回路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56057573A JPS57172586A (en) | 1981-04-16 | 1981-04-16 | Semiconductor integrated circuit |
US06/365,897 US4504746A (en) | 1981-04-16 | 1982-04-06 | Semiconductor buffer circuit using enhancement-mode, depletion-mode and zero threshold mode transistors |
DE3213916A DE3213916C2 (de) | 1981-04-16 | 1982-04-15 | Halbleiterschaltung mit Pufferkreis |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56057573A JPS57172586A (en) | 1981-04-16 | 1981-04-16 | Semiconductor integrated circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS57172586A JPS57172586A (en) | 1982-10-23 |
JPS6218993B2 true JPS6218993B2 (ja) | 1987-04-25 |
Family
ID=13059584
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56057573A Granted JPS57172586A (en) | 1981-04-16 | 1981-04-16 | Semiconductor integrated circuit |
Country Status (3)
Country | Link |
---|---|
US (1) | US4504746A (ja) |
JP (1) | JPS57172586A (ja) |
DE (1) | DE3213916C2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3271192D1 (en) * | 1981-11-23 | 1986-06-19 | Ici Plc | Process of melt spinning of a blend of a fibre-forming polymer and an immiscible polymer and melt spun fibres produced by such process |
US4800303A (en) * | 1987-05-19 | 1989-01-24 | Gazelle Microcircuits, Inc. | TTL compatible output buffer |
US5298807A (en) * | 1991-12-23 | 1994-03-29 | Intel Corporation | Buffer circuitry for transferring signals from TTL circuitry to dual range CMOS circuitry |
US8901829B2 (en) * | 2009-09-24 | 2014-12-02 | Cree Led Lighting Solutions, Inc. | Solid state lighting apparatus with configurable shunts |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS592996B2 (ja) * | 1976-05-24 | 1984-01-21 | 株式会社日立製作所 | 半導体記憶回路 |
JPS5314546A (en) * | 1976-07-26 | 1978-02-09 | Hitachi Ltd | Dynamic inverter circuit |
US4094012A (en) * | 1976-10-01 | 1978-06-06 | Intel Corporation | Electrically programmable MOS read-only memory with isolated decoders |
JPS548428A (en) * | 1977-06-22 | 1979-01-22 | Hitachi Ltd | Address buffer circuit |
US4165541A (en) * | 1977-12-12 | 1979-08-21 | Fairchild Camera And Instrument Corporation | Serial-parallel-serial charge-coupled device memory having interlacing and ripple clocking of the parallel shift registers |
JPS6035756B2 (ja) * | 1977-12-27 | 1985-08-16 | 日本電気株式会社 | 論理回路 |
JPS54111745A (en) * | 1978-02-22 | 1979-09-01 | Hitachi Ltd | Static type logic circuit |
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JPS5570993A (en) * | 1978-11-24 | 1980-05-28 | Hitachi Ltd | Memory circuit |
JPS56111180A (en) * | 1980-02-06 | 1981-09-02 | Toshiba Corp | Semiconductor device |
JPS5740794A (en) * | 1980-08-21 | 1982-03-06 | Nec Corp | Address inverter circuit |
US4408305A (en) * | 1981-09-28 | 1983-10-04 | Motorola, Inc. | Memory with permanent array division capability |
-
1981
- 1981-04-16 JP JP56057573A patent/JPS57172586A/ja active Granted
-
1982
- 1982-04-06 US US06/365,897 patent/US4504746A/en not_active Expired - Lifetime
- 1982-04-15 DE DE3213916A patent/DE3213916C2/de not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS57172586A (en) | 1982-10-23 |
DE3213916A1 (de) | 1982-11-04 |
DE3213916C2 (de) | 1984-06-28 |
US4504746A (en) | 1985-03-12 |
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