JPS6218993B2 - - Google Patents
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- JPS6218993B2 JPS6218993B2 JP56057573A JP5757381A JPS6218993B2 JP S6218993 B2 JPS6218993 B2 JP S6218993B2 JP 56057573 A JP56057573 A JP 56057573A JP 5757381 A JP5757381 A JP 5757381A JP S6218993 B2 JPS6218993 B2 JP S6218993B2
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/06—Address interface arrangements, e.g. address buffers
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】
この発明ははバツフア回路を備えたMOS構造
の半導体集積回路に関する。 MOS型トランジスタによつて構成されたスタ
テイツク型のメモリは近年高速化が進み、そのス
ピードはバイポーラトランジスタによるメモリの
領域に達しようとしている。このスピードの高速
化は素子の微細加工技術による寄生容量の減少や
回路の工夫によるものが大きいが、反面高速化に
伴う消費電力の増加はさけられない。このために
最近ではスタンドバイ機能を有するものが現わ
れ、メモリシステム全体として考えた場合には消
費電力が少なくなるように工夫されている。これ
はチツプセレクト信号を使用し、チツプが非選択
のときにはスタンドバイ状態となつて消費電力を
チツプ選択時（アクテイブ状態）の1/6〜1/10程
度に減少させるものである。スタンドバイ状態か
らアクテイブ状態へ移るときのタイミング的な制
約はまつたく無く、外部からみて通常のスタテイ
ツク型メモリと変わりがない。このような機能に
よつてアクテイブ状態のときの消費電力が多くて
も、メモリシステム全体としてはある１つのチツ
プが選択されているだけで残りのチツプはスタン
ドバイ状態にあるので、平均消費電力は小さくな
り、システム全体としては消費電力は小さくな
る。しかしながらシステム全体で使用しているメ
モリのチツプ数が少なくなればなるほど１つのチ
ツプ当りの平均消費電力は大きくなる。したがつ
て、アクテイブ状態での消費電力が問題となつて
くる。またスタテイツク型のメモリシステムは、
アドレスバツフア回路、データインプツトバツフ
ア回路、チツプセレクトバツフア回路、ライトイ
ネーブルバツフア回路などの入力バツフア回路と
出力バツフア回路さらにデコード回路、メモリセ
ルアレイおよびセンスアンプ回路等から構成さ
れ、これらの回路の中でバツフア回路の占める消
費電力の割合は50％程度であるため、このバツフ
ア回路において高速性を失なわないように低消費
電力化を図ることがメモリシステム全体として重
要なポイントとなる。 このうち第１図はスタンドバイ機能を持たない
従来のバツフア回路の一構成例を示し、ここでは
外部からの抜アドレス入力信号ＡINから内部アド
レス出力信号Ａput，Ａput を作り出すアドレスバ
ツフア回路を示している。図においてデイプレツ
シヨン形（（以下Ｄ形と称する）のMOSトランジ
スタ１〜３のそれぞれとエンハンスメント形（以
下Ｅ形と称する）にのMOSトランジスタ４〜６
にのそれぞれとはＥ／ＤタイプのインバータINV
１〜INV３を構成している。内部アドレス出力信
号Ａput，Ａput は図示しないデコード回路に与え
られるためその負荷容量はかなりの大きさにな
る。したがつてＤ形のMOSトランジスタ７とＥ
形のMOSトランジスタ８とからなるＡput用の出
力段およびＤ形のMOSトランジスタ９とＥ形の
MOSトランジスタ１０とからなるＡput 用の出力
段はそれぞれプツシユプル回路を使用し、過渡的
に定常状態よりも大きな電流が流れるようにして
大きな負荷容量を駆動している。したがつてこの
回路におけける消費電力は極めて大きなものとな
る。 第２図は上記アドレスバツフア回路にスタンバ
イ機能を持たせた場合の従来の構成を示すもので
ある。ここでは前記Ｅ／DDタイプのインバータ
INV１〜INV３を構成する各MOSトランジスタ１
〜３と一の電源ＶDDとの間にチツプセレクト信号
CSをゲート入力とするスレツシヨルド電圧（し
きい値電）が０ボルト近傍のMOSトランジスタ
（以下Ｉ形と称する）１１〜１３それぞれを挿入
し、また一方の内部アドレス出力信号Ａput出力
端とＶDDとの間に上記チツプセレクト信号CSの
反転信号をゲート入力とするＤ形のMOSトラ
ンジスタ１４を挿入し、これと同様に他方の内部
アドレス出力信号Ａput 出力端とＶDDとの間に信
号をゲート入力とするＤ形のMOSトランジス
タ１５を挿入し、さらに出力段のMOSトランジ
スタ７，１０のゲート共通接続点と他方の電源Ｖ
SSとの間に信号をゲート入力とするＥ形の
MOSトランジスタ１６を挿入し、出力段のMOS
トランジスタ８，９のゲート共通接続点とＶSSと
の間に信号をゲート入力とするＥ形のMOSト
ランジスタ１７を挿入するようにしたものであ
る。 このような回路において、チツツプセレクト信
号CSが“１”レベルのときはMOSトランジスタ
１１〜１３がオン、MOSトランジスタ１４〜１
７がオフとなつてアクテイブ状態となり、第１図
の回路と同様に動作する。一方、チツプセレクト
信号CSが“０”レベルのときにはMOSトランジ
スタ１１〜〜１３がほぼオフしてＥ／Ｄタイプの
各インバータINV１〜INV３にはほとんど電流が
流れない。また信号によつてMOSトランジス
タ１６，１７がオンするため、出力段の各MOS
トランジスタ７〜１０のゲートは放電されこれら
のMOSトランジスタ７〜１０にも電流は流れな
い。したがつてチップセレクト信号CSが“０”
レベルのときにはスタンドバイ状態になり各部分
に流れる電流は極力おさえられる。また信号
によつてMOSトランジスタ１４，１５それぞれ
がオンするため、スタンドバイ状態では内部アド
レス出力信号Ａput，Ａput はともにＶDDレベル
（“１”レベル）までプルアツプされる。 第３図は第１図に示すアドレスバツフア回路に
スタンドバイ機能を持たせた場合の、従来の他の
構成を示すものであり、ここでは信号をゲー
ト入力とするＥ形のMOSトランジスタ１８をＡp
ｕｔ出力端とＶSSとの間に、Ｅ形のMOSトランジス
タ１９をＡput 出力端とＶSSとの間にそれぞれ挿
入し、さらに前記一方の出力段のMOSトランジ
スタ７とＶDDとの間にＩ形のMOSトランジスタ
２０を、他方の出力段のMOSトランジスタ９と
ＶDDとの間にＩ形のMOSトランジスタ２１をそ
れぞれ挿入したものである。そしてこのような回
路では、スタンドバイ状態のときにMOSトラン
ジスタ１８，１９によつて内部アドレス出力信号
Ａput，Ａput をともにＶSSレベル（０”レベル）
とするところ以外の動作は第２図の場合と同様で
ある。 上記第２図あるいは第３図に示す回路では、第
１図の回路にスタンドバイ機能を持たせてスタン
ドバイ状態での消費電力が小さくなるよう工夫さ
れているが、根本的なアクテイブ状態での消費電
力には何ら変わりがない。すなわち出力段をプツ
シユプルタイプの回路構成にして定常電流が小さ
くなるようにしているが、負荷MOSトランジス
タすなわちMOSトランジスタ７，９がＤ形であ
るためにやはり大きな定常電流が流れてしまう。 そこでさらに従来では、出力段の定常電流が小
さくなり、かつ内部アドレス出力信号Ａput，Ａpu
ｔの“１”レベルがＶDDレベルまで出るように、
第４図に示すように出力段の負荷MOSトランジ
スタとしてＩ形のMOSトランジスタ２２，２３
を用いた回路が考えられている。この回路はアク
テイブ状態のときでも出力段には定常電流がほと
んど流れないという利点を持つている。すなわ
ち、Ｅ形MOSトランジスタ８及び１０のいずれ
かがオンのとき、そのゲートが“０”レベルにさ
れているMOSトランジスタ２２もしくは２３は
しきい値電圧がほぼ０ボルトにされているので、
このトランジスタ２２もしくは２３は完全にカツ
トオフする。このため、このトランジスタ２２も
しくは２３を介して電源ＶDDから電流が流出する
ことがなく、アクテイブ状態における定常電流は
ほとんど流れない。しかかしながらＩ形のMOS
トランジスタはＤ形のMOSトランジスタに比較
してgm（（相互コンダクタンス）が小さいため、
同程度のgmを得るにはＷ（チヤネル幅）／Ｌ
（チヤネル長）を非常に大きくする必要がある。
したがつて出力段を駆動するMOSトランジスタ
１１〜１３を含むインバータINV１〜INV３は駆
動能力の大きなものが必要となり、このインバー
タに大きな電流が流れてしまい、出力段で減少し
た分の電流がインバータで流れる電流で相殺され
てしまうために全体の消費電力は小さくならな
い。 この発明は上記のような事情を考慮してなされ
たものであり、その目的とするところは、アクテ
イブ状態においても消費電力が少なくかつ高速動
作が可能なバツフア回路を備えた半導体集積回路
を提供することにある。 以下図面を参照してこのに発明の一実施例を説
明する。第５図はこの発明を従来と同様にアドレ
スバツフア回路に実施した場合の回路構成図であ
る。図においてＤ形のMOSトランジスタ３１〜
３３それぞれとＥ形のMOSトランジスタ３４〜
３６それぞれとはＥ／ＤタイプのインバータINV
１〜INV３を構成し、またインバータINV１〜
INV３を構成する各MOSトランジスタ３１〜３
３との一方の電源ＶDDとの間にはチツプセレクト
信号CSをゲート入力とするＩ形のMOSトランジ
スタ３７〜３９それぞれが挿入される。またＶDD
と出力端ａとの間には上期インバータINV２の出
力信号をゲート入力とするＩ形のMOSトランジ
スタ４０が挿入され、この出力端ａとＶSSとの間
には上記インバータINV３の出力信号をゲート入
力とするＥ形のMOSトランジスタ４１が挿入さ
れる。すなわち、上記２つのMOSトランジスタ
４０，４１は、一方のMOSトランジスタ４０を
負荷MOS、他方のMOSトランジスタ４１を駆動
MOSとするプツシユプルタイプの出力段のイン
バータINV４を構成している。また出力端ａとＶ
DDとの間には信号をゲート入力とするＩ形
MOSトランジスタ４４が挿入される。さらにＶD
Ｄと信号Ａput出力端ｂとの間には上記インバータ
INV４の出力信号すなわち出力端ａの信号をゲー
ト入力とするＩ形のMOSトランジスタ４２が挿
入され、この出力端ｂとＶSSとの間にINV３の出
力信号をゲート入力とするＥ形のMOSトランジ
スタ４３が挿入される。すなわち、上記２つの
MOSトランジスタ４２，４３は、一方のMOSト
ランジスタ４２を負荷MOS、他方のMOSトラン
ジスタ４３を駆動MOSとするプツシユプルタイ
プの出力段のインバータINV５を構成している。 一方、ＶDDと出力端ｃとの間には上記インバー
タINV３の出力信号をゲート入力とするＩ形の
MOSトランジスタ４５が挿入され、この出力端
ｃとＶSSとの間には上記インバータINV２の出力
信号をゲート入力とするＥ形のMOSトランジス
タ４６が挿入される。すなわち、上記２つの
MOSトランジスタ４５，４６は、一方のMOSト
ランジスタ４５を負荷MOS、他方のMOSトラン
ジスタ４６を駆動MOSとするプツシユプルタイ
プの出力段インバータINV６を構成している。ま
た出力端ｃとＶDDとの間には信号をゲート入
力とするＩ形のMOSトランジスタ４９が挿入さ
れる。さらにＶDDと信号Ａput 出力端ｄとの間に
は上記インバータINV６の出力信号すなわち出力
端ｃの信号をゲート入力とするＩ形のMOSトラ
ンジスタ４７が挿入され、この出力端ｄとＶSSと
の間には上記インバータINV２の出力信号をゲー
ト入力とするＥ形のMOSトランジスタ４８が挿
入される。すなわち、上記２つのMOSトランジ
スタ４７，４８は、一方のMOSトランジスタ４
７を負荷MOS、他方のMOSトランジスタ４８を
駆動MOSとするプツシユプルタイプの出力段の
インバータINV７を構成している。 また上記インバータINV２の出力端とＶSSとの
間およびインバータINV３の出力端とＶSSとの間
には、前記信号をゲート入力とするＥ形の
MOSトランジスタ５０，５１それぞれが挿入さ
れる。 上記のような構成でなるアドレスバツフア回路
では、出力段の突インバータINV５，INV７の各
負荷MOSトランジスタ４２，４７がＩ形のもの
であるために、アクテイブ状態ではこれら両イン
バータにおける定常電流はほとんど流れない。さ
らに上記負荷MOSトランジスタ４２，４７を駆
動するインバータINV４，INV６の負荷MOSトラ
ンジスタ４０，４５もＩ形のものであるため、こ
こでの定常電流もほとんど流れない。また上記負
荷MOSトランジスタ４０，４５は出力段の負荷
MOSトランジスタ４２，４７のみを駆動するた
め、そのgmは小さくてもよく、Ｗ／Ｌも小さく
することができる。またインバータINV４〜INV
７の駆動MOSトランジスタ４１，４３，４６，
４８それぞれは、それぞれの負荷MOSトランジ
スタ４０，４２，４５，４７がＩ形であるために
Ｅ／Ｄタイプのインバータと異なり負荷MOSト
ランジスタとのレシオを考える必要がなく、出力
波形の下立り時間によつてのみgmを決めればよ
く、したがつてＥ／Ｄタイプの場合よりも小さな
Ｗ／Ｌにするることができる。すなわち、MOS
トランジスタ４０，４１，４５，４６は、前記第
２図に示す従来回路の出力段のMOSトランジス
タ７，８，９，１０に比較してＷ／Ｌを非常に小
さくすることができ、前記第４図に示す従来回路
のようにＷ／Ｌの大きなＩ形のMOSトランジス
タを直接駆動する必要がないため、MOSトラン
ジスタ３８，３９を含むインバータINV２，INV
３の負荷容量が小さくなり、この結果、この両イ
ンバータINV２，INV３に流れる定常電流を小さ
くすることができる。また初段のインバータINV
１における定常電流も小さくすることができる。 このように上記実施例によれば、出力段のイン
バータINV５，INV７における定常電流はほとん
ど流れず、さらにこれらのインバータINV５，
INV７を駆動する各インバータINV１〜INV３、
およびINV４，INV６における定常電流も小さく
することができるため、アクテイブ状態での回路
全体の消費電力を低減することができる。また各
インバータでの負荷容量が小さいため高速動作が
可能である。 またＩ形のMOSトランジスタはスレツシヨル
ド電圧が０ボルト近傍であるため、そのドレイン
およびゲートがＶDDに設定されていても、ソース
電位がＶDDに近くなるとほとんどカツトオフ状態
となる。したがつて内部アドレス出力信号Ａput
またはＡput が“１”レベルに立上る場合、出力
段の負荷MOSトランジスタ４２，４７弐のゲー
ト電位は、負荷MOSトランジスタ４２，４７自
体のゲート、ソース間にカツプリング容量が存在
していること、および負荷MOSトランジスタ４
０，４５がカツトオフして負荷MOSトランジス
タ４２，４７のゲートがフローテイング状態にな
ることによりブートストラツプされる。これによ
つて内部アドレス出力信号Ａput，Ａput の立上り
を改善することができる。またＩ形のMOSトラ
ンジスタのスレツシヨルド電圧が、プロセス上の
バラツキによつて正の値になつたとしても、信号
Ａput，Ａput の“１”レベルはＶDDレベルにする
ことができる。なおスタンドバイ状態での動作は
第２図に示す従来回路の場合と同様であり、信号
Ａput，Ａput はともに“１”となる。 第６図はこの発明の他の実施例の回路構成図で
あり、スタンドバイ状態のときに信号Ａput，Ａpu
ｔが“０”レベルとなるようなアドレスバツフア
回路回路にこの発明を実施したものである。した
がつてこの実施例回路が上記実施例回路と異なる
ところは、前記信号をゲート入力とするＩ形
のMOSトランジスタ４４，４９の代りに、新た
に信号をゲート入力とするＥ形のMOSトラン
ジスタ５２〜５５が設けられていることにある。 この実施例回路の場合には、スタンドバイ状態
のときに信号Ａput，Ａput のレベルが上記実施例
の場合とは異なりともに“０”レベルとなり、ア
クテイブ状態のときには上記実施例回路と同様の
動作をするため、アクテイブ状態における電力消
費が少なくしかも高速動作が可能である。 第７図はこの発明のさらに他の実施例の回路構
成図であり、この発明をデータインプツトバツフ
ア回路に実奈施したものである。したがつて、こ
の実施例回路が上記第５図に示す実施例回路と異
なるところについてのみ説明すると、初段のイン
バータINV１にはアドレス入力信号ＡINの代りに
データＤINが入力され、インバータINV４の負荷
MOSトランジスタ４０とＶDDとの間にライトイ
ネーブル信号WEとチツプセレクト信号CSとの積
の信号WE.CSをゲート入力するＩ形のMOSトラ
ンジスタ５６が挿入され、これと同様にインバー
タINV６の負荷MOSトランジスタ４５とＶDDと
の間に信号WE・CSをゲート入力とするＩ形の
MOSトランジスタ５７が挿入され、また前記
MOSトランジスタ４４，４９，５０，５１が取
り除かれ新たに上記ライトネーブル信号WEの反
転信号とチツプセレクト信号CSの反転信号
との和信号＋をゲート入力とするＥ形
のMOSトランジスタ５８〜６１が追加される。 そして上記MOSトランジスタ５８はインバー
タINV４の出力端とＶSSとの間に、MOSトラン
ジスタ５９は一方の内部出力データdin出力端と
ＶSSとの間に、MOSトランジスタ６０はインバ
ータINV６の出力端とＶSSとの間に、MOSトラ
ンジスタ６１は他方の内部出力データ出力端
とＶSSとの間にそれぞれ挿入される。 この実施例回路のように出力段で各信号の
NOR論理をとるような場合でも、負荷MOSトラ
ンジスタ４２，４７を駆動しているインバータ
INV４，INV６の負荷MOS部分で複数個のＩ形の
MOSトランジスタを直列接続すればよく、しか
もそれぞれのＷ／Ｌを小さくすることができるた
め低消費電力性を得ることができる。しかもイン
バータINV５，INV７における負荷MOSは１個で
済むため、出力波形の立上りも損なわれることは
ない。 第８図はこの発明のもう１つの実施例の回路構
成図であり、この発明をデータアウトプツトバツ
フア回路に実施したものである。図において７
１，７２はＤ形のMOSトランジスタ、７３〜７
５および７６〜７８はＩ形のMOSトランジスタ
であり、残りの７９〜９５はＥ形のMOSトラン
ジスタである。 この実施例回路でも、インバータINVb，INVd
の負荷MOSトランジスタ７５，７７を駆動して
いるインバータINVa，INVcの負荷MOS部分で、
複数個のＩ形のMOSトランジスタ（ここでは
MOSトランジスタ７３，７４と７６，７７の各
２個）を直列接続してNOR論理をとるようにし
ている。したがつてこの実施例回路ででもアクテ
イブ状態における電力消費が少なくしかも高速動
作が可能である。 以上説明したようにこの発明によれば、アクテ
イブ状態においても電力消費が少なくかつ高速動
作が可能なバツフア回路を備えた半導体集積回路
を提供することができる。
の半導体集積回路に関する。 MOS型トランジスタによつて構成されたスタ
テイツク型のメモリは近年高速化が進み、そのス
ピードはバイポーラトランジスタによるメモリの
領域に達しようとしている。このスピードの高速
化は素子の微細加工技術による寄生容量の減少や
回路の工夫によるものが大きいが、反面高速化に
伴う消費電力の増加はさけられない。このために
最近ではスタンドバイ機能を有するものが現わ
れ、メモリシステム全体として考えた場合には消
費電力が少なくなるように工夫されている。これ
はチツプセレクト信号を使用し、チツプが非選択
のときにはスタンドバイ状態となつて消費電力を
チツプ選択時（アクテイブ状態）の1/6〜1/10程
度に減少させるものである。スタンドバイ状態か
らアクテイブ状態へ移るときのタイミング的な制
約はまつたく無く、外部からみて通常のスタテイ
ツク型メモリと変わりがない。このような機能に
よつてアクテイブ状態のときの消費電力が多くて
も、メモリシステム全体としてはある１つのチツ
プが選択されているだけで残りのチツプはスタン
ドバイ状態にあるので、平均消費電力は小さくな
り、システム全体としては消費電力は小さくな
る。しかしながらシステム全体で使用しているメ
モリのチツプ数が少なくなればなるほど１つのチ
ツプ当りの平均消費電力は大きくなる。したがつ
て、アクテイブ状態での消費電力が問題となつて
くる。またスタテイツク型のメモリシステムは、
アドレスバツフア回路、データインプツトバツフ
ア回路、チツプセレクトバツフア回路、ライトイ
ネーブルバツフア回路などの入力バツフア回路と
出力バツフア回路さらにデコード回路、メモリセ
ルアレイおよびセンスアンプ回路等から構成さ
れ、これらの回路の中でバツフア回路の占める消
費電力の割合は50％程度であるため、このバツフ
ア回路において高速性を失なわないように低消費
電力化を図ることがメモリシステム全体として重
要なポイントとなる。 このうち第１図はスタンドバイ機能を持たない
従来のバツフア回路の一構成例を示し、ここでは
外部からの抜アドレス入力信号ＡINから内部アド
レス出力信号Ａput，Ａput を作り出すアドレスバ
ツフア回路を示している。図においてデイプレツ
シヨン形（（以下Ｄ形と称する）のMOSトランジ
スタ１〜３のそれぞれとエンハンスメント形（以
下Ｅ形と称する）にのMOSトランジスタ４〜６
にのそれぞれとはＥ／ＤタイプのインバータINV
１〜INV３を構成している。内部アドレス出力信
号Ａput，Ａput は図示しないデコード回路に与え
られるためその負荷容量はかなりの大きさにな
る。したがつてＤ形のMOSトランジスタ７とＥ
形のMOSトランジスタ８とからなるＡput用の出
力段およびＤ形のMOSトランジスタ９とＥ形の
MOSトランジスタ１０とからなるＡput 用の出力
段はそれぞれプツシユプル回路を使用し、過渡的
に定常状態よりも大きな電流が流れるようにして
大きな負荷容量を駆動している。したがつてこの
回路におけける消費電力は極めて大きなものとな
る。 第２図は上記アドレスバツフア回路にスタンバ
イ機能を持たせた場合の従来の構成を示すもので
ある。ここでは前記Ｅ／DDタイプのインバータ
INV１〜INV３を構成する各MOSトランジスタ１
〜３と一の電源ＶDDとの間にチツプセレクト信号
CSをゲート入力とするスレツシヨルド電圧（し
きい値電）が０ボルト近傍のMOSトランジスタ
（以下Ｉ形と称する）１１〜１３それぞれを挿入
し、また一方の内部アドレス出力信号Ａput出力
端とＶDDとの間に上記チツプセレクト信号CSの
反転信号をゲート入力とするＤ形のMOSトラ
ンジスタ１４を挿入し、これと同様に他方の内部
アドレス出力信号Ａput 出力端とＶDDとの間に信
号をゲート入力とするＤ形のMOSトランジス
タ１５を挿入し、さらに出力段のMOSトランジ
スタ７，１０のゲート共通接続点と他方の電源Ｖ
SSとの間に信号をゲート入力とするＥ形の
MOSトランジスタ１６を挿入し、出力段のMOS
トランジスタ８，９のゲート共通接続点とＶSSと
の間に信号をゲート入力とするＥ形のMOSト
ランジスタ１７を挿入するようにしたものであ
る。 このような回路において、チツツプセレクト信
号CSが“１”レベルのときはMOSトランジスタ
１１〜１３がオン、MOSトランジスタ１４〜１
７がオフとなつてアクテイブ状態となり、第１図
の回路と同様に動作する。一方、チツプセレクト
信号CSが“０”レベルのときにはMOSトランジ
スタ１１〜〜１３がほぼオフしてＥ／Ｄタイプの
各インバータINV１〜INV３にはほとんど電流が
流れない。また信号によつてMOSトランジス
タ１６，１７がオンするため、出力段の各MOS
トランジスタ７〜１０のゲートは放電されこれら
のMOSトランジスタ７〜１０にも電流は流れな
い。したがつてチップセレクト信号CSが“０”
レベルのときにはスタンドバイ状態になり各部分
に流れる電流は極力おさえられる。また信号
によつてMOSトランジスタ１４，１５それぞれ
がオンするため、スタンドバイ状態では内部アド
レス出力信号Ａput，Ａput はともにＶDDレベル
（“１”レベル）までプルアツプされる。 第３図は第１図に示すアドレスバツフア回路に
スタンドバイ機能を持たせた場合の、従来の他の
構成を示すものであり、ここでは信号をゲー
ト入力とするＥ形のMOSトランジスタ１８をＡp
ｕｔ出力端とＶSSとの間に、Ｅ形のMOSトランジス
タ１９をＡput 出力端とＶSSとの間にそれぞれ挿
入し、さらに前記一方の出力段のMOSトランジ
スタ７とＶDDとの間にＩ形のMOSトランジスタ
２０を、他方の出力段のMOSトランジスタ９と
ＶDDとの間にＩ形のMOSトランジスタ２１をそ
れぞれ挿入したものである。そしてこのような回
路では、スタンドバイ状態のときにMOSトラン
ジスタ１８，１９によつて内部アドレス出力信号
Ａput，Ａput をともにＶSSレベル（０”レベル）
とするところ以外の動作は第２図の場合と同様で
ある。 上記第２図あるいは第３図に示す回路では、第
１図の回路にスタンドバイ機能を持たせてスタン
ドバイ状態での消費電力が小さくなるよう工夫さ
れているが、根本的なアクテイブ状態での消費電
力には何ら変わりがない。すなわち出力段をプツ
シユプルタイプの回路構成にして定常電流が小さ
くなるようにしているが、負荷MOSトランジス
タすなわちMOSトランジスタ７，９がＤ形であ
るためにやはり大きな定常電流が流れてしまう。 そこでさらに従来では、出力段の定常電流が小
さくなり、かつ内部アドレス出力信号Ａput，Ａpu
ｔの“１”レベルがＶDDレベルまで出るように、
第４図に示すように出力段の負荷MOSトランジ
スタとしてＩ形のMOSトランジスタ２２，２３
を用いた回路が考えられている。この回路はアク
テイブ状態のときでも出力段には定常電流がほと
んど流れないという利点を持つている。すなわ
ち、Ｅ形MOSトランジスタ８及び１０のいずれ
かがオンのとき、そのゲートが“０”レベルにさ
れているMOSトランジスタ２２もしくは２３は
しきい値電圧がほぼ０ボルトにされているので、
このトランジスタ２２もしくは２３は完全にカツ
トオフする。このため、このトランジスタ２２も
しくは２３を介して電源ＶDDから電流が流出する
ことがなく、アクテイブ状態における定常電流は
ほとんど流れない。しかかしながらＩ形のMOS
トランジスタはＤ形のMOSトランジスタに比較
してgm（（相互コンダクタンス）が小さいため、
同程度のgmを得るにはＷ（チヤネル幅）／Ｌ
（チヤネル長）を非常に大きくする必要がある。
したがつて出力段を駆動するMOSトランジスタ
１１〜１３を含むインバータINV１〜INV３は駆
動能力の大きなものが必要となり、このインバー
タに大きな電流が流れてしまい、出力段で減少し
た分の電流がインバータで流れる電流で相殺され
てしまうために全体の消費電力は小さくならな
い。 この発明は上記のような事情を考慮してなされ
たものであり、その目的とするところは、アクテ
イブ状態においても消費電力が少なくかつ高速動
作が可能なバツフア回路を備えた半導体集積回路
を提供することにある。 以下図面を参照してこのに発明の一実施例を説
明する。第５図はこの発明を従来と同様にアドレ
スバツフア回路に実施した場合の回路構成図であ
る。図においてＤ形のMOSトランジスタ３１〜
３３それぞれとＥ形のMOSトランジスタ３４〜
３６それぞれとはＥ／ＤタイプのインバータINV
１〜INV３を構成し、またインバータINV１〜
INV３を構成する各MOSトランジスタ３１〜３
３との一方の電源ＶDDとの間にはチツプセレクト
信号CSをゲート入力とするＩ形のMOSトランジ
スタ３７〜３９それぞれが挿入される。またＶDD
と出力端ａとの間には上期インバータINV２の出
力信号をゲート入力とするＩ形のMOSトランジ
スタ４０が挿入され、この出力端ａとＶSSとの間
には上記インバータINV３の出力信号をゲート入
力とするＥ形のMOSトランジスタ４１が挿入さ
れる。すなわち、上記２つのMOSトランジスタ
４０，４１は、一方のMOSトランジスタ４０を
負荷MOS、他方のMOSトランジスタ４１を駆動
MOSとするプツシユプルタイプの出力段のイン
バータINV４を構成している。また出力端ａとＶ
DDとの間には信号をゲート入力とするＩ形
MOSトランジスタ４４が挿入される。さらにＶD
Ｄと信号Ａput出力端ｂとの間には上記インバータ
INV４の出力信号すなわち出力端ａの信号をゲー
ト入力とするＩ形のMOSトランジスタ４２が挿
入され、この出力端ｂとＶSSとの間にINV３の出
力信号をゲート入力とするＥ形のMOSトランジ
スタ４３が挿入される。すなわち、上記２つの
MOSトランジスタ４２，４３は、一方のMOSト
ランジスタ４２を負荷MOS、他方のMOSトラン
ジスタ４３を駆動MOSとするプツシユプルタイ
プの出力段のインバータINV５を構成している。 一方、ＶDDと出力端ｃとの間には上記インバー
タINV３の出力信号をゲート入力とするＩ形の
MOSトランジスタ４５が挿入され、この出力端
ｃとＶSSとの間には上記インバータINV２の出力
信号をゲート入力とするＥ形のMOSトランジス
タ４６が挿入される。すなわち、上記２つの
MOSトランジスタ４５，４６は、一方のMOSト
ランジスタ４５を負荷MOS、他方のMOSトラン
ジスタ４６を駆動MOSとするプツシユプルタイ
プの出力段インバータINV６を構成している。ま
た出力端ｃとＶDDとの間には信号をゲート入
力とするＩ形のMOSトランジスタ４９が挿入さ
れる。さらにＶDDと信号Ａput 出力端ｄとの間に
は上記インバータINV６の出力信号すなわち出力
端ｃの信号をゲート入力とするＩ形のMOSトラ
ンジスタ４７が挿入され、この出力端ｄとＶSSと
の間には上記インバータINV２の出力信号をゲー
ト入力とするＥ形のMOSトランジスタ４８が挿
入される。すなわち、上記２つのMOSトランジ
スタ４７，４８は、一方のMOSトランジスタ４
７を負荷MOS、他方のMOSトランジスタ４８を
駆動MOSとするプツシユプルタイプの出力段の
インバータINV７を構成している。 また上記インバータINV２の出力端とＶSSとの
間およびインバータINV３の出力端とＶSSとの間
には、前記信号をゲート入力とするＥ形の
MOSトランジスタ５０，５１それぞれが挿入さ
れる。 上記のような構成でなるアドレスバツフア回路
では、出力段の突インバータINV５，INV７の各
負荷MOSトランジスタ４２，４７がＩ形のもの
であるために、アクテイブ状態ではこれら両イン
バータにおける定常電流はほとんど流れない。さ
らに上記負荷MOSトランジスタ４２，４７を駆
動するインバータINV４，INV６の負荷MOSトラ
ンジスタ４０，４５もＩ形のものであるため、こ
こでの定常電流もほとんど流れない。また上記負
荷MOSトランジスタ４０，４５は出力段の負荷
MOSトランジスタ４２，４７のみを駆動するた
め、そのgmは小さくてもよく、Ｗ／Ｌも小さく
することができる。またインバータINV４〜INV
７の駆動MOSトランジスタ４１，４３，４６，
４８それぞれは、それぞれの負荷MOSトランジ
スタ４０，４２，４５，４７がＩ形であるために
Ｅ／Ｄタイプのインバータと異なり負荷MOSト
ランジスタとのレシオを考える必要がなく、出力
波形の下立り時間によつてのみgmを決めればよ
く、したがつてＥ／Ｄタイプの場合よりも小さな
Ｗ／Ｌにするることができる。すなわち、MOS
トランジスタ４０，４１，４５，４６は、前記第
２図に示す従来回路の出力段のMOSトランジス
タ７，８，９，１０に比較してＷ／Ｌを非常に小
さくすることができ、前記第４図に示す従来回路
のようにＷ／Ｌの大きなＩ形のMOSトランジス
タを直接駆動する必要がないため、MOSトラン
ジスタ３８，３９を含むインバータINV２，INV
３の負荷容量が小さくなり、この結果、この両イ
ンバータINV２，INV３に流れる定常電流を小さ
くすることができる。また初段のインバータINV
１における定常電流も小さくすることができる。 このように上記実施例によれば、出力段のイン
バータINV５，INV７における定常電流はほとん
ど流れず、さらにこれらのインバータINV５，
INV７を駆動する各インバータINV１〜INV３、
およびINV４，INV６における定常電流も小さく
することができるため、アクテイブ状態での回路
全体の消費電力を低減することができる。また各
インバータでの負荷容量が小さいため高速動作が
可能である。 またＩ形のMOSトランジスタはスレツシヨル
ド電圧が０ボルト近傍であるため、そのドレイン
およびゲートがＶDDに設定されていても、ソース
電位がＶDDに近くなるとほとんどカツトオフ状態
となる。したがつて内部アドレス出力信号Ａput
またはＡput が“１”レベルに立上る場合、出力
段の負荷MOSトランジスタ４２，４７弐のゲー
ト電位は、負荷MOSトランジスタ４２，４７自
体のゲート、ソース間にカツプリング容量が存在
していること、および負荷MOSトランジスタ４
０，４５がカツトオフして負荷MOSトランジス
タ４２，４７のゲートがフローテイング状態にな
ることによりブートストラツプされる。これによ
つて内部アドレス出力信号Ａput，Ａput の立上り
を改善することができる。またＩ形のMOSトラ
ンジスタのスレツシヨルド電圧が、プロセス上の
バラツキによつて正の値になつたとしても、信号
Ａput，Ａput の“１”レベルはＶDDレベルにする
ことができる。なおスタンドバイ状態での動作は
第２図に示す従来回路の場合と同様であり、信号
Ａput，Ａput はともに“１”となる。 第６図はこの発明の他の実施例の回路構成図で
あり、スタンドバイ状態のときに信号Ａput，Ａpu
ｔが“０”レベルとなるようなアドレスバツフア
回路回路にこの発明を実施したものである。した
がつてこの実施例回路が上記実施例回路と異なる
ところは、前記信号をゲート入力とするＩ形
のMOSトランジスタ４４，４９の代りに、新た
に信号をゲート入力とするＥ形のMOSトラン
ジスタ５２〜５５が設けられていることにある。 この実施例回路の場合には、スタンドバイ状態
のときに信号Ａput，Ａput のレベルが上記実施例
の場合とは異なりともに“０”レベルとなり、ア
クテイブ状態のときには上記実施例回路と同様の
動作をするため、アクテイブ状態における電力消
費が少なくしかも高速動作が可能である。 第７図はこの発明のさらに他の実施例の回路構
成図であり、この発明をデータインプツトバツフ
ア回路に実奈施したものである。したがつて、こ
の実施例回路が上記第５図に示す実施例回路と異
なるところについてのみ説明すると、初段のイン
バータINV１にはアドレス入力信号ＡINの代りに
データＤINが入力され、インバータINV４の負荷
MOSトランジスタ４０とＶDDとの間にライトイ
ネーブル信号WEとチツプセレクト信号CSとの積
の信号WE.CSをゲート入力するＩ形のMOSトラ
ンジスタ５６が挿入され、これと同様にインバー
タINV６の負荷MOSトランジスタ４５とＶDDと
の間に信号WE・CSをゲート入力とするＩ形の
MOSトランジスタ５７が挿入され、また前記
MOSトランジスタ４４，４９，５０，５１が取
り除かれ新たに上記ライトネーブル信号WEの反
転信号とチツプセレクト信号CSの反転信号
との和信号＋をゲート入力とするＥ形
のMOSトランジスタ５８〜６１が追加される。 そして上記MOSトランジスタ５８はインバー
タINV４の出力端とＶSSとの間に、MOSトラン
ジスタ５９は一方の内部出力データdin出力端と
ＶSSとの間に、MOSトランジスタ６０はインバ
ータINV６の出力端とＶSSとの間に、MOSトラ
ンジスタ６１は他方の内部出力データ出力端
とＶSSとの間にそれぞれ挿入される。 この実施例回路のように出力段で各信号の
NOR論理をとるような場合でも、負荷MOSトラ
ンジスタ４２，４７を駆動しているインバータ
INV４，INV６の負荷MOS部分で複数個のＩ形の
MOSトランジスタを直列接続すればよく、しか
もそれぞれのＷ／Ｌを小さくすることができるた
め低消費電力性を得ることができる。しかもイン
バータINV５，INV７における負荷MOSは１個で
済むため、出力波形の立上りも損なわれることは
ない。 第８図はこの発明のもう１つの実施例の回路構
成図であり、この発明をデータアウトプツトバツ
フア回路に実施したものである。図において７
１，７２はＤ形のMOSトランジスタ、７３〜７
５および７６〜７８はＩ形のMOSトランジスタ
であり、残りの７９〜９５はＥ形のMOSトラン
ジスタである。 この実施例回路でも、インバータINVb，INVd
の負荷MOSトランジスタ７５，７７を駆動して
いるインバータINVa，INVcの負荷MOS部分で、
複数個のＩ形のMOSトランジスタ（ここでは
MOSトランジスタ７３，７４と７６，７７の各
２個）を直列接続してNOR論理をとるようにし
ている。したがつてこの実施例回路ででもアクテ
イブ状態における電力消費が少なくしかも高速動
作が可能である。 以上説明したようにこの発明によれば、アクテ
イブ状態においても電力消費が少なくかつ高速動
作が可能なバツフア回路を備えた半導体集積回路
を提供することができる。
第１図ないし第４図はそれぞれ従来のバツフア
回路の回路構成図、第５図ははこの発明の一実施
例の回路構成図、第６図ははこの発明の他の実施
例の回路構成図、第７図はこの発明のさらに他の
実施例の回路構成図、第８図はこの発明明のもう
１つの実施例の回路構成図である。 ３１，３２，３３……デイスプレツシヨン形の
MOSトランジスタ、３４，３５，３６，４１，
４３，４６，４８，５０，５１，５２，５３，５
４，５５，５８，５９，６０，６１，７９〜９５
……エンハンスメント形のMOSトランジスタ、
３７，３８，３９，４０，４２，４４，４５，４
７，４９，５６，５７，７３〜７８……イントリ
ンジツク形のMOSトランジスタ、INV１〜INV３
……Ｅ／Ｄタイプのインバータ、INV４〜INV
７，INV７，INVa…INVd……プツシユプルタイ
プのインバータ。
回路の回路構成図、第５図ははこの発明の一実施
例の回路構成図、第６図ははこの発明の他の実施
例の回路構成図、第７図はこの発明のさらに他の
実施例の回路構成図、第８図はこの発明明のもう
１つの実施例の回路構成図である。 ３１，３２，３３……デイスプレツシヨン形の
MOSトランジスタ、３４，３５，３６，４１，
４３，４６，４８，５０，５１，５２，５３，５
４，５５，５８，５９，６０，６１，７９〜９５
……エンハンスメント形のMOSトランジスタ、
３７，３８，３９，４０，４２，４４，４５，４
７，４９，５６，５７，７３〜７８……イントリ
ンジツク形のMOSトランジスタ、INV１〜INV３
……Ｅ／Ｄタイプのインバータ、INV４〜INV
７，INV７，INVa…INVd……プツシユプルタイ
プのインバータ。
Claims (1)
- １ 電源の一方と第１の出力端との間に挿入さ
れ、ゲートに駆動信号が与えられるしきい値電圧
がほぼ０ボルト近傍にされた第１のMOSトラン
ジスタと、上記第１の出力端と電源の他方との間
に挿入されゲートに上記駆動信号の逆相信号が与
えられる第２のMOSトランジスタと、電源の一
方と第２の出力端との間に挿入されゲートに上記
第１の出力端の信号が与えられるしきい値電圧が
ほぼ０ボルト近傍にされた第３のMOSトランジ
スタと、上記第２の出力端と電源の他方との間に
挿入されゲートに上記逆相信号が与えられる第４
のMOSトランジスタとからなり、上記第２の出
力端から上記駆動信号に対応した信号を得る出力
バツフア回路を備えてなることを特徴とする半導
体集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56057573A JPS57172586A (en) | 1981-04-16 | 1981-04-16 | Semiconductor integrated circuit |
| US06/365,897 US4504746A (en) | 1981-04-16 | 1982-04-06 | Semiconductor buffer circuit using enhancement-mode, depletion-mode and zero threshold mode transistors |
| DE3213916A DE3213916C2 (de) | 1981-04-16 | 1982-04-15 | Halbleiterschaltung mit Pufferkreis |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56057573A JPS57172586A (en) | 1981-04-16 | 1981-04-16 | Semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57172586A JPS57172586A (en) | 1982-10-23 |
| JPS6218993B2 true JPS6218993B2 (ja) | 1987-04-25 |
Family
ID=13059584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56057573A Granted JPS57172586A (en) | 1981-04-16 | 1981-04-16 | Semiconductor integrated circuit |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4504746A (ja) |
| JP (1) | JPS57172586A (ja) |
| DE (1) | DE3213916C2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3271192D1 (en) * | 1981-11-23 | 1986-06-19 | Ici Plc | Process of melt spinning of a blend of a fibre-forming polymer and an immiscible polymer and melt spun fibres produced by such process |
| US4800303A (en) * | 1987-05-19 | 1989-01-24 | Gazelle Microcircuits, Inc. | TTL compatible output buffer |
| US5298807A (en) * | 1991-12-23 | 1994-03-29 | Intel Corporation | Buffer circuitry for transferring signals from TTL circuitry to dual range CMOS circuitry |
| US8901829B2 (en) * | 2009-09-24 | 2014-12-02 | Cree Led Lighting Solutions, Inc. | Solid state lighting apparatus with configurable shunts |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS592996B2 (ja) * | 1976-05-24 | 1984-01-21 | 株式会社日立製作所 | 半導体記憶回路 |
| JPS5314546A (en) * | 1976-07-26 | 1978-02-09 | Hitachi Ltd | Dynamic inverter circuit |
| US4094012A (en) * | 1976-10-01 | 1978-06-06 | Intel Corporation | Electrically programmable MOS read-only memory with isolated decoders |
| JPS548428A (en) * | 1977-06-22 | 1979-01-22 | Hitachi Ltd | Address buffer circuit |
| US4165541A (en) * | 1977-12-12 | 1979-08-21 | Fairchild Camera And Instrument Corporation | Serial-parallel-serial charge-coupled device memory having interlacing and ripple clocking of the parallel shift registers |
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| JPS54111745A (en) * | 1978-02-22 | 1979-09-01 | Hitachi Ltd | Static type logic circuit |
| JPS5522238A (en) * | 1978-07-31 | 1980-02-16 | Fujitsu Ltd | Decoder circuit |
| JPS5570993A (en) * | 1978-11-24 | 1980-05-28 | Hitachi Ltd | Memory circuit |
| JPS56111180A (en) * | 1980-02-06 | 1981-09-02 | Toshiba Corp | Semiconductor device |
| JPS5740794A (en) * | 1980-08-21 | 1982-03-06 | Nec Corp | Address inverter circuit |
| US4408305A (en) * | 1981-09-28 | 1983-10-04 | Motorola, Inc. | Memory with permanent array division capability |
-
1981
- 1981-04-16 JP JP56057573A patent/JPS57172586A/ja active Granted
-
1982
- 1982-04-06 US US06/365,897 patent/US4504746A/en not_active Expired - Lifetime
- 1982-04-15 DE DE3213916A patent/DE3213916C2/de not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57172586A (en) | 1982-10-23 |
| DE3213916A1 (de) | 1982-11-04 |
| DE3213916C2 (de) | 1984-06-28 |
| US4504746A (en) | 1985-03-12 |
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