KR20030036045A - 내부 전압 강하 회로 - Google Patents

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KR20030036045A
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타카하시히로유키
야노노부미츠
오쿠모토신지
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엔이씨 일렉트로닉스 코포레이션
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Abstract

외부 전원(VDD)을 강압함으로써 내부 전압(VINT)을 제공하는 전압 강하 회로(100)를 기재한다. 전압 강하 회로(100)는 전압 강하부(10)와 보상 전류원(20)을 포함한다. 전압 강하부(10)는 기준 전압(VREF)과 내부 전압(VINT)을 비교하고, 비교 결과에 따라 출력 전류(I0)를 제어한다. 내부 전압(VINT)을 수신하기 위해 접속된 내부 회로(1)는 활성화 신호에 따라 스탠바이 상태에서 활성 상태로 변화한다. 보상 전류원(20)은 내부 회로(1)가 스탠바이 상태일 때 보상 전류(IC)를 제공한다. 이러한 방식으로, 전압 강하부(10)는 충분한 출력 전류(I0)를 공급하도록 바이어스되어 내부 전압(VINT)의 변동이 감소되고 응답 시간이 향상된다.

Description

내부 전압 강하 회로{INTERNAL VOLTAGE STEP-DOWN CIRCUIT}
발명의 배경
발명의 분야
본 발명은 내부 전압 강하 회로에 관한 것으로, 특히, 반도체 집적 회로와 같은 내부 회로에 마련될 수 있고 외부에서 인가된 전원 전압을 소정의 내부 전압으로 감소시킬 수 있는 내부 전압 강하 회로에 관한 것이다.
종래의 기술
반도체 저장 장치의 용량을 증가시키고 제조 비용을 감소시키기 위해, 디바이스(트랜지스터 등)가 더 소형화되도록 제작된다. 그러나, 금속 산화 반도체 전계 효과 트랜지스터(MOSFET)과 같은 트랜지스터가 더 작아지면, 게이트 산화막이 감소된다. 따라서, 게이트 산화막의 항복 전압(breakdown voltage)이 감소되고 반도체 집적 회로에 공급된 전원 전압이 감소되어야만 한다. 따라서, 종래에는 내부 전원전압 강하 시스템이 외부에서 인가된 전원 전압을 소정의 내부 전압으로 감소시키는데 사용되었다. 내부 소스 전압은 반도체 집적 회로와 같은 내부 회로에 인가된다. 또한, 시스템의 전력 소모를 감소시키기 위해, 외부에서 인가된 전원이 감소된다.
도 15를 참조하여, 종래의 내부 전압 강하 회로와 내부 회로의 회로 개략도가 설명된다.
도 15에서, 종래의 내부 전압 강하 회로(10)는 외부 전원 전압(VDD) 및 기준 전압(VREF)을 수신하고, 내부 전원선(13)을 통해 내부 회로(1)에 내부 전압(VINT)을 공급한다. 종래의 내부 전압 강하 회로(10)는 차동 증폭기(11)와 드라이버 p-채널 MOSFET(12; 이하 PMOS 트랜지스터)를 포함한다. 차동 증폭기(11)는 변환 입력 단자(마이너스(-)로 표시)에서 기준 전압(VREF)을 수신하고 비-변환 입력 단자(플러스(+)로 표시)에서 내부 전압(VINT)을 수신하며, 드라이버 PMOS 트랜지스터(12)의 게이트 전극에 출력을 제공한다. 드라이버 PMOS 트랜지스터(12)는 외부 전원 전압(VDD)을 수신하기 위해 접속된 소스 전극과 내부 전원선(13)에 접속된 드레인을 갖는다. 이러한 방법으로, 종래의 내부 전압 강하 회로(10)는 드라이버 PMOS 트랜지스터(12)에 내부 전압(VINT)을 공급한다. 내부 전압(VINT)은 외부 전원 전압(VDD)으로부터 강하된 전압이다.
동작 전류(I)를 소모하는 1개 또는 복수개의 내부 회로(1)는 내부전원선(13)에 접속되어 전원으로서 내부 전압(VINT)을 수신한다. 이러한 방식으로, 내부 전압(VINT)은 내부 회로(1)의 내부 임피던스와 드라이버 PMOS 트랜지스터(12)의 드레인과 소스 사이의 임피던스에 의해 외부 전원(VDD)을 분압함으로써 획득된다.
종래의 전압 강하 회로(10)에서, 차동 증폭기(11)는 내부 전원선(13) 상의 내부 전압(VINT)과 기준 전압(VREF)을 비교한다. 예를 들어, 내부 전압(VINT)이 기준 전압(VREF)보다 낮게 되면, 차동 증폭기(11)의 출력 전압이 감소된다. 따라서, 드라이버 PMOS 트랜지스터(12)는 더 도전력이 있게 되어 외부 전원 전압(VDD)으로부터 전류를 증가시킨다. 그 결과, 내부 전압(VINT)이 상승한다. 한편, 내부 전압(VINT)이 기준 전압(VREF)보다 높아지게 되면, 차동 증폭기(11)의 출력 전압이 증가된다. 따라서, 드라이버 PMOS 트랜지스터(12)는 도전력이 떨어지게 되어 외부 전원 전압(VDD)으로부터 전류가 감소된다. 그 결과, 내부 전압(VINT)이 강하한다. 상기 피드백 동작을 통해, 내부 전압(VINT)은 기준 전압(VREF)과 동일하게 되도록 제어된다.
메모리 액세스가 수행되지 않을 때, 내부 회로(1)는 비활성 상태가 된다(스탠바이 모드). 이러한 경우에, 내부 전류(I)는 내부 회로(1)에서 디바이스의 디바이스 리크 전류와 비슷한 미세 전류이다. 따라서, 드라이버 트랜지스터(12)를 통해 출력된 전류(I0)는 내부 회로(1)에서 디바이스의 디바이스 리크 전류와 비슷한 미세전류이고 내부 전압(VINT)은 기준 전압(VREF)과 동일하도록 제어된다. 한편, 액티브 신호(액티스 신호 펄스)가 내부 회로(1)에 입력되고 내부 회로(1)가 액티브이면 내부 회로(1)에서 디바이스의 전환은 내부 전류(I)가 높아지게 한다. 높은 내부 전류(I)를 사용하여, 내부 전압(VINT)이 감소된다. 그러나, 종래의 강하 회로(10)의 피드백 연산을 통해, 드라이버 PMOS 트랜지스터(12)의 제어 게이트 단자가 낮아지게 되고 드라이버 PMOS 트랜지스터(12)의 임피던스가 낮아진다. 이러한 방식으로, 외부 전원 전압(VDD)에서 내부 전압(VINT)으로 흐르는 전류(I0)가 증가되고 내부 전압(VINT)은 기준 전압(VREF)과 동일하도록 제어된다.
그러나, 외부 전원 전압(VDD)의 전위가 감소될 때, 예를 들어, 전체 시스템 전력 소모가 감소될 때, 외부 전원 전압(VDD)과 내부 전압(VINT) 사이의 전위차가 작아지게 된다. 따라서, 드라이버 PMOS 트랜지스터(12)의 전위차가 감소되고, 기준 전압(VREF)과 동일한 전위로 내부 전압(VINT)을 유지하기 위해 충분한 전류(I0)를 공급하기가 어려워진다. 예를 들어, 내부 전압(VINT)이 1.5V이고 외부 전압이 1.8V이하인 경우, 외부 전원 전압(VDD)과 내부 전압(VINT) 사이의 전위차는 0.3V 이하고, 따라서, 드라이버 PMOS 트랜지스터(12)의 소스와 드레인 사이의 전위차는 0.3V 이하이다. 이와 같이 소스와 드레인 사이의 작은 전위차로 인해, 드라이버 PMOS트랜지스터(12)는 기준 전압(VREF)과 동일한 전위로 내부 전압(VINT)을 유지시키기에 충분한전류(I0)를 공급할 수 없다.
특히, 액티브 신호가 입력되고 내부 회로(1)가 활성 상태일 때, 내부 전류(I)가 급격히 증가된다. 이러한 경우에, 종래의 전압 강하 회로(1)는 감소된 내부 전압(VINT)이 내부 기준 전압(VREF)의 전위로 돌아가기 전에 응답이 지연된다. 내부 회로(1)가 액티브(operating) 상태에서 스탠바이(non-operating) 상태로 전환되면, 내부 전류(I)는 내부 회로(1)에서 디바이스의 리크 전류로 감소되고, 종래의 전압 강하 회로(1)는 출력 전류(I0)의 감소에 빠르게 대응하지 못하며 내부 전압(VINT)의 전위가 초과하게 된다. 내부 회로(1)의 작동은 내부 전압(VINT)와 같은 내부 전원 전압의 편차에 의해 영향을 받을 수 있다.
종래의 전압 강하 회로(10)에서 드라이버 PMOS 트랜지스터(12)의 전류 capability를 향상시키기 위해, 폭(W)의 채널이 증가된다. 드라이버 PMOS 트랜지스터(12)의 채널폭(W)이 증가되면, 차동 증폭기(11)의 동작 전류가 증가되어 증폭 감도 및/또는 구동 전류가 증가될 수 있다. 이러한 방법으로, 종래의 전압 강하 회로(10)의 응답 속도가 증가되어 내부 전원을 마련하는 내부 전압(VINT)에서 편차를 억제한다. 그러나, 이러한 방법은 전력 소모 및/또는 종래의 전압 강하 회로(10)에 의해 점유되는 칩 면적을 증가시킨다.
DRAM에서는, 큰 전류량이 센스 동작(sense operation)(판독 동작) 동안 단기간에 소모된다. 종래의 내부전원 전압 강하 회로가 사용되어 외부 전원 전압을 소정의 내부 전압으로 변환하고 DRAM에서 오퍼레이션(operation) 등을 판독하기 위해 전원이 공급될 때, 큰 전류량이 요구될 것을 예상하여 드라이버 PMOS 트랜지스터가 자동적으로 트리거 신호에 응해 온되는 기술이 사용된다. 예를 들어, 일본 특개평 11-086542 A(JP 11-086542A호)에서, 큰 전류가 센스 동작 등에서 소모되는 경우에 드라이버 PMOS 트랜지스터가 트리거 신호에 응하여 소정의 기간동안 온되도록 함으로써 보조 전류가 외부 전원 전압 노드로부터 내부 전압 노드로 공급된다.
JP 11-086542A에 기재된 기술에 따르면, 내부 회로가 큰 전류를 소모할 때, 내부 전압 공급 노드에 전류를 공급하기 위해 종래의 내부 전원 전압 강하 회로에 따른 지연이 보조 드라이버 PMOS 트랜지스터를 통해 외부 전원 전압 노드로부터 전류를 공급함으로써 보상된다. 이러한 방식으로, 내부 전압(VINT)의 저하(언더슈트)가 방지될 수 있다.
JP 11-086542A에 기재된 기술에서, 보조 드라이버 PMOS 트랜지스터는 센스 동작을 수행하기 위한 액티브 신호가 내부 회로(DRAM 등)에 공급된 시점에서 소정의 기간 동안 온된다. 따라서, 전류가 외부 전원 전압 노드로부터 공급된다. 그러나, 드라이버 PMOS 트랜지스터를 통해 외부 전원 전압으로부터 전류가 공급될 때, 내부 전압(VINT)이 회로 동작에 영향을 줄 수 있게 변동(이 경우에는 상승)될 수 있다.
예를 들어, 도 15에 도시된 구조에서, 내부 회로(1)에서 소모된 동작 전류(I)가 액티브 신호 펄스가 내부 회로(1)에 공급되는 기간 동안 변동될 수 있다. 그러나, 상기 JP 11-086542A호에 기재된 기술에서, 트리거 신호가 수신된 후에 소정의 기간동안 드라이버 PMOS 트랜지스터를 통해 외부 전원 전압 노드로부터 내부 전압 공급 노드로 공급된 전류는 정전류이다. 따라서, 내부 전압(VINT)을 더욱 변동시킬 수 있는 여분의 드라이버 PMOS 트랜지스터에 의해 공급된 전류와 내부 회로(1)에 의해 소모된 전류를 매치시키는 것은 어렵다.
일반적으로, 내부 회로(1)가 활성 상태로 전환되면, 내부 전압 공급선(13)으로부터 동작 전류(I)가 흐르기 전에 시간 지연이 발생한다. 따라서, 액티브 신호 펄스가 공급될 때로부터 시간 지연까지 내부 전압 공급선(13)에서 소모 전류가 변하지 않는다. 따라서, JP 11-086542A에 기재된 여분의 드라이버 PMOS 트랜지스터가 외부 전원으로부터 전류를 공급하도록 상기 기간동안 온된다면, 과잉 전류가 공급되고 내부 전압(VINT)이 증가된다.
또한, JP 11-086542A호에 기재된 기술에 따르면, 여분의 PMOS 트랜지스터가 오프될 때, 내부 회로(1)는 활성 상태이다. 또한, 내부 회로(1)가 활성 상태에서 스탠바이 상태로 변하면, 전류(I)가 크게 감소될 수 있다. 그러나, 종래의 전압 강하 회로는 큰 전류(I0)를 공급하는 것에서 작은 전류(I0)를 공급하는 것으로 재빨리 전환될 수 없다. 이러한 방식으로는, 내부 전압(VINT)에서의 편차를 억제할 수 없다.
상기의 견지에서, 내부 회로에 의해 소모되는 전류의 편차에 의해 야기되는 내부 전압에서의 편차를 억제하기 위한 수단을 마련하는 것이 바람직하다. 또한,내부 전압 공급선에 과잉 전류를 공급하지 않고 내부 전압을 억제하는 것이 바람직하다. 또한, 내부 회로가 활성 상태에서 내부 회로에 의해 소모된 전류가 급격히 크게 감소될 수 있는 스탠바이 상태로 전환될 때 내부 전압의 편차를 억제하는 것이 바람직하다.
본 실시예에 따르면, 외부 전원을 감소함으로써 내부 전압을 공급할 수 있는 전압 강하 회로가 기재된다. 전압 강하 회로는 전압 강하부와 보상 전류원을 포함한다. 전압 강하부는 기준 전압과 내부 전압을 비교하고 이에 따라 출력 전압을 제어한다. 내부 전압을 수신하기 위해 접속된 내부 회로는 활성화 신호(activation signal)에 따라 스탠바이 상태에서 활성 상태로 천이될 수 있다. 보상 전류원은 내부 회로가 스탠바이 상태에 있을 때 보상 전류를 공급한다. 이러한 방식으로, 전압 강하부가 충분한 출력 전류를 공급하도록 바이어스되어 반응 시간이 향상되고 내부 전압의 편차가 감소될 수 있다.
실시예의 하나의 양상에 따르면, 전압 강하 회로는 전압 강하부와 보상 전류부을 포함한다. 전압 강하부는 기준 전압과 내부 전압을 비교하고, 비교 결과에 따라 외부 전원 전압을 감소함으로써 내부 전압을 발생시킬 수 있다. 내부 전압 공급선은 내부 전압을 수신하고 내부 회로에 전력을 공급한다. 내부 회로는 활성 상태와 비활성 상태를 가질 수 있다. 보상 전류원부는 내부 전압 공급선에 접속되고 내부 회로가 비활성 상태에 있을 때 전압 강하부의 출력 전류를 보상하기 위한 보상 전류를 공급한다.
본 실시예의 또다른 양상에 따르면, 전압 강하 회로는 전압 강하부를 포함한다. 전압 강하부는 기준 전압과 내부 전압을 비교하고, 비교 결과에 따라 외부 전원 전압을 감소함으로써 내부 전압을 발생시킬 수 있다. 내부 전압 공급선은 내부 전압을 수신하고 내부 회로에 전력을 공급한다. 내부 회로는 활성 상태와 비활성 상태를 가질 수 있다. 전압 강하부는 차동 증폭기, 증폭기 및 드라이버 트랜지스터를 포함한다. 차동 증폭기는 제 1의 입력 단자에 기준 전압을 수신하기 위해 접속되고 제 2의 입력 단자에 내부 전압을 수신하기 위해 접속되며, 비교 결과를 공급한다. 증폭기는 비교 결과를 수신하고 증폭기 출력을 제공한다. 증폭기에 전력을 공급하는 것은 내부 전압 공급선에 의해 마련될 수 있다. 드라이버 트랜지스터는 외부 전원 전압과 내부 전원 공급선 사이에 출력 전류용 전류 패스를 마련하고, 증폭기 출력을 수신하기 위해 접속된 드라이버 트랜지스터 제어 단자를 가질 수 있다. 증폭기는 내부 회로가 비활성 상태에 있을 때 전압 강하부의 출력 전류를 보상하기 위한 보상 전류를 제공한다.
본 실시예의 또다른 양상에 따르면, 전압 강하 회로는 전압 강하부를 포함한다. 전압 강하부는 기준 전압과 내부 전압을 비교하고, 비교 결과에 따라 외부 전원 전압을 감소함으로써 내부 전압을 발생시킬 수 있다. 내부 전압 공급선은 내부 전압을 수신하고 내부 회로에 전력을 공급한다. 내부 회로는 활성 상태와 비활성 상태를 가질 수 있다. 전압 강하부는 분압 회로, 차동 증폭기, 증폭기 및 드라이버 트랜지스터를 포함한다. 분압 회로는 내부 전압을 분압함으로써 분압 출력을 마련한다. 차동 증폭기는 제 1의 입력 단자에서 기준 전압을 수신하고 제 2의 입력 단자에서 분압 출력을 수신하기 위해 접속되고 비교 결과를 공급한다. 증폭기는 상기 비교 결과를 수신하고 증폭기 출력을 마련한다. 내부 전압 공급선에 의해 증폭기에 전력이 공급될 수 있다. 드라이버 트랜지스터는 외부 전원 전압과 내부 전원 공급선 사이에 출력 전류용 전류 패스를 마련하고 증폭기 출력을 수신하기 위해 접속된 드라이버 트랜지스터 제어 단자를 가질 수 있다. 분압 회로, 차동 증폭기 및 증폭기는 내부 회로가 비활성 상태에 있을 때 전압 강파부의 출력 전류를 보상하기 위한 보상 전류를 공급한다.
본 실시예의 또다른 양상에 따르면, 전압 강하 회로는 전압 강하부를 포함한다. 전압 강하부는 기준 전압과 내부 전압을 비교하고, 비교 결과에 따라 외부 전원 전압을 감소함으로써 내부 전압을 발생시킬 수 있다. 내부 전압 공급선은 내부 전압을 수신하고 내부 회로에 전력을 공급한다. 내부 회로는 활성 상태와 비활성 상태를 가질 수 있다. 기능 회로는 내부 전압 공급선으로부터 전력을 수신하기 위해 접속되고 내부 회로가 비활성 상태일 때 전압 강하부의 출력 전류를 보상하기 위한 보상 전류를 공급한다.
본 실시예의 또 다른 양상에 따르면, 전압 강하 화로는 전압 강하부를 포함한다. 전압 강하부는 기준 전압과 내부 전압을 비교하고 비교 결과에 따라 외부 전원 전압을 감소함으로써 내부 전압을 발생시킬 수 있다. 내부 전압 공급선은 내부 전압을 수신하고 내부 회로에 전력을 공급한다. 내부 회로는 활성 상태와 비활성 상태를 가질 수 있다. 기능 회로는 내부 전압 공급선으로부터 전력을 수신하기 위해 접속되고 내부 회로가 비활성 상태일 때 전압 강하부의 출력 전류를 보상하기위한 보상 전류를 공급한다.
본 실시예의 또 다른 양상에서, 전압 강하 회로는 전압 강하부를 포함한다. 전압 강하부는 기준 전압과 내부 전압을 비교하고 비교 결과에 따라 외부 전원 전압을 감소함으로써 내부 전압을 발생시킬 수 있다. 내부 전압 공급선은 내부 전압을 수신하고 내부 회로에 전력을 공급한다. 내부 회로는 활성 상태와 비활성 상태를 가질 수 있다. 내부 회로가 비활성 상태일 때 내부 전압 공급선으로부터 소모된 내부 회로 리크 전류가 적어도 소정의 값이 되도록 내부 회로의 디바이스 파라미터를 설정한다.
본 발명의 또다른 양상에 따르면, 전압 강하부는 차동 증폭기와 드라이버 트랜지스터를 포함한다. 차동 증폭기는 제 1의 입력 단자에서 기준 전압을 수신하고 제 2의 입력 단자에서 내부 전압을 수신할 수 있고, 비교 결과를 제공한다. 드라이버 트랜지스터는 외부 전원 전압과 내부 전압 공급선 사이에 출력 전류용 전류 패스를 마련할 수 있고 드라이버 트랜지스터 제어 단자에서 비교 결과를 수신한다.
본 실시예의 또다른 양상에 따르면, 드라이버 트랜지스터는 p-형 절연 게이트 전계 효과 트랜지스터(IGFET)일 수 있다. 드라이버 트랜지스터는 외부 전원 전압을 수신하기 위해 접속된 드라이버 트랜지스터 소스와 내부 전압 공급선에 접속된 드라이버 트랜지스터 드레인을 가질 수 있다.
본 실시예의 또 다른 양상에 따르면, 내부 회로가 활성 상태에 있을 때 보상 전류는 디스에이블 될 수 있고, 내부 회로가 비활성 상태에 있을 때에 비해 내부 회로의 보상 전류가 증가된다.
본 실시예의 또 다른 양상에 따르면, 보상 전류원부는 n-형 IGFET와 바이어스 전압 발생 회로를 포함한다. n-형 IGFET는 내부 전압 공급선과 접지 전위 사이에 제어 가능한 전류 패스를 마련한다. 바이어스 전압 발생 회로는 보상 전류를 설정하기 위한 n-형 IGFET의 제어 게이트에 바이어스 전압을 공급한다.
본 실시예의 또 다른 양상에 따르면, 보상 전류원은 제 1의 n-형 IGFET, 제 2의 n-형 IGFET와 바이어스 전압 발생 회로를 포함한다. 제 1의 n-형 IGFET는 내부 전압 공급선과 접지 전위 사이에 제 2의 n-형 IGFET의 제 2의 제어가능한 임피던스 패스와 직렬로 접속되는 제 1의 제어가능한 임피던스 패스를 가질 수 있다. 제 1의 n-형 IGFET의 제어 게이트는 내부 회로가 활성 상태일 때 보상 전류를 억제하기 위한 제어 신호를 수신할 수 있고, 내부 회로가 비활성 상태일 때에 비해 내부 회로의 소모 전류가 증가된다. 바이어스 전압 발생 회로는 보상 전류를 설정하기 위한 제 2의 n-형 IGFET의 제어 게이트에 바이어스 전압을 공급한다.
본 실시예의 또다른 양상에 따르면, 보상 전류원은 제 1의 n-형 IGFET와 제 2의 n-형 IGFET를 포함한다. 제 1의 n-형 IGFET는 내부 전압 공급선과 접지 전위 사이에 제 1의 프로그램 가능한 디바이스와 직렬로 접속될 수 있다. 제 2의 n-형 IGFET는 내부 전압 공급선과 접지 전위 사이에 제 2의 프로그램 가능한 디바이스와 직렬로 접속될 수 있다.
본 실시예의 또다른 양상에 따르면, 보상 전류원은 제 1의 분압 회로, 제 1의 반전 증폭기 및 n-형 IGFET를 포함한다. 제 1의 분압 회로는 내부 전압 공급선과 접지 전위 사이에 접속될 수 있고, 제 1의 분압 출력을 제공한다. 제 1의 반전증폭기는 제 1의 분압 출력을 수신하고 제 1의 증폭기 출력을 제공한다. n-형 IGFET는 내부 전압 공급선과 접지 전위 사이에 제어 가능한 임피던스 패스를 마련할 수 있고 제어 게이트에서 제 1의 반전 증폭기 출력을 수신한다.
본 실시예의 또다른 양상에 따르면, 제 1의 반전 증폭기는 제 1의 n-형 IGFET와 제 2의 n-형 IGFET를 포함한다. 제 1의 n-형 IGFET는 접지 전위에 접속된 소스와 제 1의 반전 증폭기 출력에 접속된 드레인과 제 1의 분압 출력을 수신하기 위해 접속된 게이트를 갖는다. 제 2의 n-형 IGFET는 제 1의 반전 증폭기 출력에 접속된 소스와 드레인과 내부 전압 공급선에 접속된 게이트를 갖는다.
본 실시예의 또다른 양상에 따르면, 제 1의 분압 출력은 n-형 IGFET의 임계 전압에 가까운 전위로 설정된다.
본 실시예의 또다른 양상에 따르면, 보상 전류원은 제 2의 분압 회로, 제 2의 반전 증폭기 및 p-형 IGFET를 포함한다. 제 2의 분압 회로는 내부 전압 공급선과 접지 전위 사이에 접속될 수 있고 제 2의 분압 출력을 제공한다. 제 2의 반전 증폭기는 제 2의 분압 출력을 수신할 수 있고 제 2의 반전 증폭기 출력을 제공한다. p-형 IGFET는 내부 전압 공급선과 접지 전위 사이에 제어가능한 임피던스 패스를 마련하고, 제어 게이트에서 제 2의 반전 증폭기 출력을 수신한다.
본 실시예의 또 다른 양상에 따르면, 제 1의 반전 증폭기는 제 1의 p-형 IGFET와 제 2의 p-형 IGFET를 포함한다. 제 1의 p-형 IGFET는 내부 전압 공급선에 접속된 소스, 제 2의 반전 증폭기 출력에 접속된 드레인 및 제 2의 분압 출력을 수신하기 위해 접속된 게이트를 갖는다. 제 2의 p-형 IGFET는 제 1의 반전 증폭기 출력에 접속된 소스, 드레인 및 접지 전위에 접속된 게이트를 갖는다.
본 실시예의 또 다른 양상에 따르면, 제 2의 분압 출력은 p-형 IGFET의 임계 전압과 가깝고 내부 전압 이하의 전위로 설정된다.
본 실시예의 또 다른 양상에 따르면, 증폭기는 p-형 IGFET와 n-형 IGFET를 포함한다. p-형 IGFET는 내부 전압 공급선에 접속된 소스, 비교 결과를 수신하기 위해 접속된 게이트 및 증폭기 출력에 접속된 드레인을 갖는다. n-형 IGFET는 접지 전위에 접속된 소스와 증폭기 출력에 접속된 드레인을 갖는다.
본 실시예의 또 다른 양상에 따르면, 증폭기는 p-형 부하 IGFET와 n-형 IGFET를 포함한다. p-형 부하 IGFET는 내부 전압 공급선에 접속된 소스와 증폭기 출력에 접속된 드레인을 갖는다. n-형 IGFET는 접지 전위에 접속된 소스, 증폭기 출력에 접속된 드레인 및 비교 결과를 수신하기 위해 접속된 게이트를 갖는다.
도 1은 실시예에 따른 내부 회로와 전압 강하 회로의 회로 개략도.
도 2는 실시예에 따른 전압 강하 회로의 동작을 도시하는 그래프.
도 3은 실시예에 따른 내부 회로와 전압 강하 회로의 회로 개략도.
도 4는 실시예에 따른 내부 회로와 전압 강하 회로의 동작을 도시하는 타이밍도.
도 5는 실시예에 따른 전압 강하 회로의 동작을 도시하는 그래프.
도 6은 실시예에 따른 내부 회로와 전압 강하 회로의 회로 개략도.
도 7은 실시예에 따른 내부 회로와 전압 강하 회로의 회로 개략도.
도 8은 실시예에 따른 내부 회로와 전압 강하 회로의 회로 개략도.
도 9는 실시예에 따른 내부 회로와 전압 강하 회로의 회로 개략도.
도 10은 실시예에 따른 내부 회로와 전압 강하 회로의 회로 개략도.
도 11은 실시예에 따른 내부 회로와 전압 강하 회로의 회로 개략도.
도 12는 실시예에 따른 내부 회로와 전압 강하 회로의 회로 개략도.
도 13은 실시예에 따른 내부 회로와 전압 강하 회로의 회로 개략도.
도 14는 실시예에 따른 내부 회로, 기능 회로 및 전압 강하 회로의 회로 개략도.
도 15는 종래의 내부 회로와 내부 전압 강하 회로의 회로 개략도.
♠도면의 주요 부호에 대한 부호의 설명♠
10 : 전압 강하부11 : 차동 증폭기
12 : 드라이버 PMOS 트랜지스터13 : 내부 전원선
20 : 보상 전류원21 : 바이어스 전압 발생 회로
22 : n-형 IGFET100 : 전압 강하 회로
본 발명의 다양한 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
도 1을 참조하여, 실시예에 따른 내부 회로(1)와 전압 강하 회로(100)의 회로 개략도를 설명한다.
전압 강하 회로(100)는 전압 강하부(10)와 보상 전류원(20)을 포함한다. 전압 강하 회로(100)는 외부 전원 전압(VDD)과 기준 전압(VREF)을 수신할 수 있고 내부 전원선(13)을 통해 내부 회로(1)에 내부 전압(VINT)을 공급한다.
전압 강하부(10)는 차동 증폭기(11)와 드라이버 트랜지스터(12)를 포함한다.드라이버 트랜지스터(12)는 드라이버 p-형 절연 게이트 전계 효과 트랜지스터(p-형 IGFET)일 수 있다. 차동 증폭기(11)는 반전 입력 단자(마이너스(-)로 표기)에서 기준 전압(VREF)을 수신하고 비-반전 입력 단자(플러스(+)로 표시)에서 입력 전압(VINT)을 수신하고, p-형 IGFET(12)의 게이트 전극에 출력을 공급한다. 드라이버 p-형 IGFET(12)는 외부 전원 전압(VDD)을 수신하기 위해 접속된 소스 전극과 내부 전원선(13)에 접속된 드레인을 갖는다. 이러한 방식으로, 내부 전압 강하부(10)는 드라이버 p-형 IGFET(12)의 드레인에서 내부 전압(VINT)을 공급한다. 내부 전압(VINT)은 외부 전원 전압(VDD)으로부터 강압된 전압이다.
동작 전류(I)를 소모하는 하나 또는 복수개의 내부 회로(1)는 전원으로서 내부 전압(VINT)을 수신하기 위해 내부 전원선(13)에 접속된다. 내부 회로(1)는 액티브 신호에 따라 활성 상태와 비활성 상태로 전환된다. 내부 회로(1)는 활성 상태에는 동작 전류를 소모하고 비활성 상태에서는 미세 리크 전류를 소모한다. 미세 리크 전류는 내부 회로(1)에 포함된 디바이스(IGFET 등)의 리크 전류에 의해 결정된다.
보상 전류원(20)은 내부 전압 공급선(13)과 기준 전위 사이에 접속될 수 있다. 보상 전류원(20)은 보상 전류(IC)가 내부 전압 공급선(13)으로부터 기준 전위(접지 등)로 인출되도록 한다. 이러한 방식으로, 전압 강하부(10)로부터 공급된 출력 전류(I0)는 내부 회로(1)가 비활성 상태에 있더라도 소정치 이상이 된다.
보상 전류원(20)은 n-형 IGFET(22)와 바이어스 전압 발생 회로(21)를 포함한다. 바이어스 전압 발생 회로(21)는 고정 또는 가변성의 바이어스 전압을 발생시킬 수 있다. n-형 IGFET(22)는 내부 전압 공급선(13), 기준 전압(접지)에 접속된 소스 및 바이어스 전압 발생 회로(21)로부터 바이어스 전압을 수신하기 위해 접속된 게이트를 포함한다. 이러한 방식으로, 바이어스 전압 발생 회로(21)는 내부 전압 공급선(13)과 기준 전압(접지 등)으로부터 n-형 IGFET(22)를 통해 임피던스 패스를 제어함으로써 보상 전류를 설정한다.
전압 강하 회로(100)의 동작은 도 1과 도 2를 연계하여 설명된다. 도 2는 실시예에 따른 전압 강하 회로(100)의 동작을 도시하는 그래프이다. 도 2에서, 실선은 실시예에 따른 전압 강하 회로(100)가 사용될 때의 특성을 나타내고 점선은 종래의 전압 강하 회로가 사용될 때의 특성을 나타낸다.
보상 전류원(20)이 없는 종래의 전압 강하 회로가 사용될 때, 종래의 전압 강하 회로로부터 공급된 전류(I0)는 내부 회로(1)가 비활성 상태일 때 내부 회로에서 디바이스의 리크 전류와 비슷하다. 이러한 상태에서, 드라이버 PMOS 트랜지스터의 동작점은 컷오프 부근이 되고 종래의 전압 강하 회로는 루프 이득(loop gain)이 낮은 상태에서 동작한다. 이러한 상태에서, 내부 회로(1)가 비활성 상태에서 활성 상태로 천이되면, 내부 회로(1)의 전류(I)는 도 2의 점선으로 도시된 바와 같이 급격히 증가된다. 그러나, 종래의 전압 강하 회로(도 15에 도시)는 루프 이득이 낮기 때문에 변화에 즉시 대응하지 못한다. 따라서 종래의 전압 강하 회로에 의해 공급된 내부 전압(VINT; 도 2에서 점선으로 도시)은 크게 변화하고 언더슈트가 발생한다.
한편, 실시예에 따른 보상 전류원(20)이 전압 강하 회로(100)에 포함될 때, 내부 회로(1)가 비활성 상태에 있더라도, 전압 강하부(10)로부터 공급된 전압 전류(I0)는 내부 회로(1)에서 디바이스의 리크 전류와 보상 전류원(20)으로부터의 보상 전류(IC)의 합이다. 이러한 방식으로, 드라이버 p-형 IGFET(12)의 동작점이 활성 영역 내에 있게 된다. 따라서, 전압 강하 회로부(10)는 루프 이득이 충분히 높은 상태에서 동작하게 된다.
이러한 상태에서 동작함으로써, 액티브 신호가 내부 회로(1)에 공급되고 전류(I)가 급격히 증가되더라도, 루프 이득이 높기 때문에 전압 강하 회로부(10)는 변화된 조건에 즉시 반응한다. 따라서, 내부 전압(VINT)의 편차는 도 2의 실선에 의해 도시된 바와 같이 비교적 작게 억제된다.
도 2의 실선은 전압 강하부(10)에 의해 공급되는 전류를 나타내기 위해 내부 회로(1)의 전류(I)에 겹쳐진 보상 전류(IC)를 나타낸다.
도 3을 참조하여 실시예에 따른 내부 회로(1)와 전압 강하 회로(300)의 회로 개략도를 설명한다. 전압 강하 회로(300)는 도 1의 실시예에 도시된 전압 강하 회로부(10)와 같은 구조를 갖는 전압 강하부(10)를 포함한다. 또한, 내부 회로(1)는 도 1에 도시된 내부 회로(1)와 동일한 구조를 갖는다.
전압 강하 회로(300)는 보상 전류원(30)을 포함한다. 보상 전류원(30)은 접지 전위 단자와 내부 전압 공급선(13) 사이에 접속되고 내부 전원을 안정적으로 공급한다. 보상 전류원(30)은 내부 회로(1) 부근에 위치한다. 보상 전류원(30)은 내부 회로(1)에 의해 소모된 전류(I)가 증가되고 내부 회로(1)가 활성 상태에 있는 동안 오프된다. 내부 회로(1)에 의해 소모된 전류(I)가 내부 회로(1)의 디바이스의 리크 전류정도이고 내부 회로(1)가 비활성 상태에 있을 때 보상 전류원(30)은 보상 전류(IC)를 생성하기 위해 온된다.
보상 전류원(30)은 지연 회로(31), 인버터(32) 및 n-형 IGFET(33)를 포함한다. 지연 회로(31)는 액티브 신호(ACTIVE SIGNAL)를 지연시켜 인버터(32)의 입력에 출력을 공급한다. 인버터(32)는 n-형 IGFET(33)의 게이트에 신호(PA)를 공급한다. n-형 IGFET(33)는 내부 전압 공급선(13)에 접속된 드레인과 접지 전위 단자에 접속된 소스를 갖는다.
지연 회로(31)는, 내부 회로(1)의 동작 지연이 액티브 신호(ACTIVE SIGNAL)에 대응하여 보상 전류원(30)의 동작 지연과 동일하게 하기 위해 마련된다. 그러나, 지연 회로(31)가 없어도 액티브 신호(ACTIVE SIGNAL)에 대한 동작 지연 사이의 차이가 발생하지 않는다면, 지연 회로(31)는 생략된다. 또한, 액티브 신호(ACTIVE SIGNAL)가 부의 펄스이면, 인버터(32)는 생략될 수 있다.
전압 강하 회로(300)의 동작이 도 3 내지 5를 연계하여 설명된다. 도 4는 실시예에 따른 도 3의 내부 회로(1)와 전압 강하 회로(300)의 동작을 나타내는 타이밍도이다. 도 4는 액티브 신호(ACTIVE SIGNAL), 내부 회로(1)에서의 전류(I), 신호(PA) 및 보상 전류(IC)의 파형을 도시한다. 도 5는 실시예에 따른 전압 강하 회로(300)의 동작을 도시하는 그래프이다. 도 5에서, 실선은 실시예에 따른 전압 강하 회로(300)가 사용될 때의 특성을 나타내고, 점선은 종래의 전압 강하 회로가 사용될 때의 특성을 나타낸다.
내부 회로(1)가 비활성 상태(액티브 신호(ACTIVE SIGNAL)가 낮을 때)일 때, 내부 회로(1)에 의해 소모된 전류(I)는 내부 회로(1)의 디바이스의 리크 전류에 따라 미세해진다. 이 때, 액티브 신호(ACTIVE SIGNAL)가 낮기 때문에, 인버터에 의해 공급된 신호(PA)는 하이가 되고 보상 전류원(30)에서 n-형 IGFET(33)는 온된다. n-형 IGFET(33)가 온됨에 따라, 보상 전류(IC)가 n-형 IGFET(33)를 통해 흐르게 되어 전압 강하부(10)에서 p-형 IGFET(12)가 온되고 내부 회로(1)의 리크 전류와 보상 전류의 합인 전류(I0)가 제공된다.
이러한 상태에서, 내부 회로(1)에 마련된 액티브 신호(ACTIVE SIGNAL)가 하이가 될 때, 내부 회로(1)는 활성 상태로 천이되고 내부 회로에 의해 소모된 전류(I)가 급격히 증가된다. 전류(I) 증대의 타이밍은 액티브 신호(ACTIVE SIGNAL)가 내부 회로(1)의 동작 지연으로 인해 논리 하이가 될 때로부터의 기간(t1)에 의해 지연된다.
액티브 신호(ACTIVE SIGNAL)는 보상 전류원(30)에 제공된다. 지연 회로(31)는 내부 회로(1)의 동작 지연 시간에 대응하는 지연 기간(t1)을 제공한다. 이러한 방식으로, 신호(PA)는 액티브 신호(ACTIVE SIGNAL)가 하이 레벨로 되고서 지연시간(t1)후에 로우 레벨로 천이된다. 로우 레벨에서의 시간(PA)에 의해, 보상 전류원(30)에서 n-형 IGFET(33)가 오프되고 보상 전류(IC)가 흐르지 않는다. 이러한 방식으로 전류 소모가 감소될 수 있다.
또한, 내부 회로(1)에 마련된 액티브 신호(ACTIVE SIGNAL)가 로우 레벨로 변화하고 내부 회로(1)는 비활성 상태가 된다. 내부 회로(1)가 비활성 상태가 되면, 보상 전원부(30)에서 n-형 IGFET(33)는 온되고 보상 전류(IC)는 내부 전압 공급선(13)으로부터 접지로 흐르게 된다. 이러한 방식으로, 전압 강하부(10)에서 p-형 IGFET(12)가 온되고 전압 강하부(10)가 비교적 높은 이득 상태(gain state)에서 바이어스 되어 내부 전압(VINT)의 전위 변화에 대한 반응 시간이 증가된다.
도 5에 도시된 바와 같이, 내부 회로(1)가 비활성 상태일 때, 보상 전류(IC)가 공급되고, 따라서 전압 강하부(10)에 의해 공급된 전류(I0)는 보상 전류원(30)의 보상 전류(IC)와 내부 회로(1)의 리크 전류의 합과 동일하다. 따라서, p-형 IGFET(12)의 동작점이 활성 영역 내에 있게 되고, 전압 강하 회로(10)는 루프 이득이 충분히 높은 상태에 있게 된다.
도 3의 실시예에 따라, 내부 회로(1)가 활성 상태가 되고 내부 회로(1)의 전류(I)가 증가하기 시작하면, 보상 전류원(30)으로부터의 보상 전류(IC)는 중단된다. 그러나, 이 때, 충분히 큰 동작 전류(I)가 내부 회로(1)에 의해 인출되어 전압 강하부(10)의 출력 전류(I0)가 보상 전류(IC)보다 작아지게 되는 일이 없게 된다. 이러한 방식으로, 전압 강하부(10)의 루프 이득은 항상 높은 상태에 있게 된다. 따라서, 전압 강하부(10)는 내부 전압 공급선(13)에서 내부 전압(VINT)의 변화에 빨리 반응하게 된다. 이러한 방식으로, 내부 전압 강하부(10)에 의해 마련된 내부 전압(VINT)의 편차이 도 5의 실선으로 도시된 바와 같이 비교적 작게 억제된다.
또한, 도 3의 실시예에 따라, 하이 레벨의 액티브 신호(ACTIVE SIGNAL)가 내부 회로(1)에 공급된 후, 내부 회로(1)의 소모 전류(I)가 증가할 때 보상 전류(IC)가 흐르지 않는다. 따라서, 도 1의 실시예와 비교하여, 내부 회로가 불활성 상태에서 활성 상태까지 전압 강하부(10)로부터 공급된 전류(I0)의 변화를 감소시킬 수 있다. 따라서, 전압 강하부(10)의 전압 추종 특성이 더욱 향상되고 소모 전류가 감소될 수 있다.
또한, 복수개의 내부 회로(1)는 내부 전압 공급선(13)을 수신한다. 이러한 경우에, 각 내부 회로(1)에 보상 전류원(30)을 접속하고 지연 회로(31)의 보상 전류원(30)을 각 내부 회로(1)의 동작 지연 시간에 대응하도록 하면, 내부 전압(VINT)의 편차는 더욱 억제된다.
도 6을 참조하여, 내부 회로(1)와 전압 강하 회로(600)의 회로 개략도가 설명된다. 전압 강하 회로(600)는 도 1에 도시된 전압 강하 회로부(10)와 동일한 구조인 전압 강하부(10)를 포함한다. 또한, 내부 회로(1)는 도 1에 도시된 내부 회로와 동일한 구조인 내부 회로(1)를 포함한다.
전압 강하 회로(600)는 보상 전류원(40)을 포함한다. 보상 전류원(40)은 도 3에 도시된 보상 전류원(40)과 유사한 구성을 가지며 상기 구성 요소들은 동일한 참조 기호로 표시된다.
보상 전류원(40)은 n-형 IGFET(43)와 전압원(42)를 포함한다는 점에서 도 3의 보상 전류원(30)과 상이하다. n-형 IGFET(43)는 n-형 IGFET(33)의 소스에 접속된 드레인, 전압원(42)에 의해 제공된 전위를 수신하기 위해 접속된 게이트 및 접지에 접속된 소스를 포함한다. 따라서, n-형 IGFET(43)는 내부 전압 공급선(13)과 접지 전위 단자 사이의 n-형 IGFET(33)와 직렬로 접속된다. 전압원(42)은 n-형 IGFET(43 및 33)을 통해 흐르는 보상 전류(IC)를 조정하기 위한 가변 전압원(42)이다. 보상 전류원(40)의 구조는 도 3의 보상 전류원(30)과 유사하며 따라서 자세한 설명은 생략한다.
도 6의 실시예에 따르면, 보상 전류(IC)는 내부 회로(1)를 통해 흐르는 리크 전류의 변동에 따라 증가 또는 감소된다. 이러한 방식으로, 전압 강하부(10)에 의한 과잉 전류 소모가 방지된다. 또한, 도 6의 실시예에 따르면, 보상 전류(IC)를 조정하기 위한 n-형 IGFET(43)는 n-형 IGFET(33)과 직렬로 접속된다. 그러나, n-형 IGFET(43)는 n-형 IGFET(33)의 게이트에 마련된 신호(PA)의 전위가 보상 전류(IC)를 조정함에 따라 조정된다면 생략될 수 있다.
도 7을 참조하여, 내부 회로(1)와 전압 강하 회로(700)의 회로 개략도가 설명한다. 전압 강하 회로(700)는 도 1에 도시된 전압 강하부(10)와 동일한 구성을 갖는 전압 강하부(10)를 포함한다. 또한, 내부 회로(1)는 도 1에 도시된 내부 회로(1)와 동일한 구성을 가즌다.
전압 강하 회로(700)는 보상 전류원(50)을 포함한다. 보상 전류원(50)은 내부 전압 공급선(13)과 접지 단자 사이에 접속되고, 내부 전원을 안정적으로 공급한다. 보상 전류원(50)은 n-형 IGFET(51 및 52)와 퓨즈(53 및 54)를 포함한다. 퓨즈(53)는 내부 전압 공급선(13)과 접지 전위 단자 사이의 n-형 IGFET(51)에 직렬로 접속된다. 퓨즈(53)는 내부 전압 공급선(13)에 접속된 제 1의 단자와 n-형 IGFET(51)에 접속된 또다른 단자를 갖는다. n-형 IGFET(51)는 제어 신호(CONTROL SIGNAL)를 수신하기 위해 접속된 게이트와 접지 전위 단자에 접속된 소스를 포함한다. 퓨즈(54)는 내부 전압 공급선(13)과 접지 전위 단자 사이의 n-형 IGFET(52)에 직렬로 접속된다. 퓨즈(54)는 내부 전압 공급선(13)에 접속된 제 1의 단자와 n-형 IGFET(52)의 드레인에 접속된 또다른 단자를 포함한다. n-형 IGFET(52)는 제어 신호(CONTROL SIGNAL)를 수신하기 위해 접속된 게이트와 접지 전위 단자에 접속된 소스를 포함한다. 이러한 방식으로, 퓨즈(53 및 54)를 트리밍함으로써 비활성 상태에서 내부 회로(1)의 리크 전류의 변동에 따라 내부 전압 공급선(13)과 접지 단자 사이에 접속된 n-형 IGFET의 수가 설정된다.
도 7에서, 복수개의 n-형 IGFET(51 및 52)는 내부 전압 공급선(13)과 접지 단자 사이에 병렬로 접속된다. 퓨즈(53 및 54)는 내부 전압 공급선(13)과 n-형 IGFET(51 및 52)의 드레인 사이에 각가 접속된다. 퓨즈(53 및 54)는 내부 회로(1)의 디바이스의 리크 전류에 따라 전기적 접속 또는 전기적 절연을 위해 트리밍될 수 있다. 이러한 방식으로, 내부 전압 공급선(13)과 접지 전위 단자 사이에 접속된 n-형 IGFET의 수는 내부 회로(1)에서 디바이스의 리크 전류의 변동에 따라 변경될 수 있다.
예를 들어, 도 7의 실시예에서, 내부 회로(1)의 리크 전류가 작을 때, 보상 전류원(50)은 퓨즈(53 및 54)를 트리밍하지 않고 내부 전압 공급선(13)에 n-형 IGFET(51 및 52)를 접속함으로써 보상 전류로서 전류(I1+ I2)를 제공한다. 그러나, 내부 회로(1)의 리크 전류가 비교적 크면, n-형 IGFET(51 또는 52)와 연계된 퓨즈(53 또는 54)가 전기적으로 절연(트리밍)되어 보상 전류원(50)은 보상 전류로서 전류(I1또는 I2)중 하나만을 제공한다. 전류(I1및 I2)의 값은 n-형 IGFET(51 및 52)의 치수에 의해 서로 상이하게 된다.
도 7에서, 보상 전류원(50)은 내부 전압 공급선(13)과 접지 전위 단자 사이에 두개의 직렬 접속된 n-형 IGFET와 퓨즈를 마련함으로써 두개의 평행한 보상 전류 패스(I1및 I2)를 포함할 수 있다. 그러나, 두개 이상의 직렬 회로가 서로 병렬로 접속되어 임의의 수의 병렬 보상 전류 패스를 제공한다. 이러한 방식으로, 전류원(50)에 의해 제공된 보상 전류를 보다 정밀하게 제어할 수 있고, 내부 회로(1)의 디바이스 리크 전류의 변동에 대해 보다 정밀한 제어가 가능하다.
n-형 IGFET(51 및 52)의 게이트 전극에 제공되는 제어 신호(CONTROL SIGNAL)는 도 1의 경우에 항상 공급되는 일정한 DC 전압 또는 내부 회로(1)가 도 3의 활성상태일 때 보상 전류를 방지하기 위한 펄스 신호일 수 있다.
도 8을 참조하여, 실시예에 따른 전압 강하 회로(800)와 내부 회로의 회로 개략도를 설명한다. 전압 강하 회로(800)는 도 1에 도시된 전압 강하 회로부(10)와 동일한 구조를 갖는 전압 강하부(10)를 포함한다. 또한, 내부 회로(1)는 도 1에 도시된 내부 회로(1)와 동일한 구성을 갖는다.
전압 강하 회로(800)는 보상 전류원(60)을 포함한다. 보상 전류원(60)은 내부 전압 공급선(13)과 접지 전위 단자 사이에 접속되고 전원을 안정적으로 공급한다. 보상 전류원(60)은 내부 회로(1) 부근에 위치한다.
보상 전류원(60)은 저항(R1및 R2)과 n-형 IGFET(61 내지 63)를 포함한다. 저항(R1)은 내부 전압 공급선(13)에 접속된 하나의 단자와 분압 출력(VTN)에 접속된 또다른 단자를 갖는다. 저항(R2)은 분압 출력(VTN)에 접속된 하나의 단자와 접지 전위 단자에 접속된 또다른 단자를 갖는다. n-형 IGFET(62)는 n-형 IGFET(61)의 드레인과 n-형 IGFET(63)의 게이트에 접속된 소스와 내부 전압 공급선(13)에 공통 접속된 게이트와 드레인을 갖는다. n-형 IGFET(61)는 분압 출력(VTN)에 접속된 게이트와 접지 전위 단자에 접속된 소스를 갖는다. n-형 IGFET(63)는 내부 전압 공급선(13)에 접속된 드레인과 접지 전위 단자에 접속된 소스를 갖는다.
저항(R1및 R2)은 분압 회로를 형성하여 분압 출력(VTN)을 제공한다. 분압 출력(VTN)이 n-형 IGFET의 임계 전압에 가까운 값으로 설정되어 내부 회로(1)에서 n-형 IGFET에 의해 제공되는 리크 전류의 편차가 보상된다.
저항(R1및 R2)과 n-형 IGFET(61 및 62)로 구성된 회로는 분압 출력(VTN)을 역으로 증폭시키고 이를 n-형 IGFET(63)의 게이트 전극에 제공하기 위한 반전 증폭기로서 기능한다.
저항(R1및 R2)에 의해 제공된 분압 출력(VTN)은 n-형 IGFET(61)의 임계값에 가까운 값으로 설정된다. 또한, n-형 IGFET(61)의 드레인 전극으로부터의 출력은 보상 전류(IC)가 내부 전압 공급선(13)으로부터 접지 전위 단자로 흐르는 n-형 IGFET(63)의 게이트 전극에 제공된다.
보상 전류원(60)의 n-형 IGFET(61 및 63)는 내부 회로(1)에서 n-형 IGFET와 동일한 구조를 가지고 있고 동일한 공정으로 형성된다.
도 8의 실시예의 동작을 이하에 개시한다.
내부 회로(1)가 비활성 상태에 있을 때 내부 회로(1)를 통해 흐르는 리크 전류는 내부 회로(1)에서 n-형 IGFET(도시되지 않음)의 임계 전압에 의존한다. n-형 IGFET의 임계 전압이 높으면 리크 전류는 작고, n-형 IGFET의 임계 전압이 낮으면 리크 전류는 크다.
리크 전류를 제공하는 내부 회로(1)의 n-형 IGFET와 동일한 구성과 크기를 갖는 n-형 IGFET(61)를 마련함으로써, n-형 IGFET(61)는 내부 회로(1)의 n-형 IGFET와 동일한 임계 전압을 갖는다. 따라서, 예를 들어, 내부 회로(1)에서 n-형 IGFET의 임계 전압이 높고 디바이스 리크 전류가 작으면, n-형 IGFET(61)의 임계전압은 저항(R1, R2)으로 이루어지는 분압 회로에서 분압된 내부 전압(VINT)보다 높아진다. 이러한 방식으로, n-형 IGFET(61)는 더 높은 임피던스 값을 가지게 되어 게이트 n-형 IGFET(63)는 높은 전압을 수신하게 된다.
n-형 IGFET(63)의 게이트 전압이 높으면 n-형 IGFET(63)가 온되고 보상 전류(IC)가 증가된다. 이러한 방식으로, 내부 회로(1)에서 n-형 IGFET의 임계 전압이 높고 리크 전류가 작으면, 보상 전류원(60)에 의해 제공되는 보상 전류(IC)가 증가된다.
이와 유사하게, 내부 회로(1)의 n-형 IGFET의 임계 전압이 낮으면 디바이스 리크 전류가 크다. n-형 IGFET(61)가 비슷한 특성을 가지고 있기 때문에, n-형 IGFET(61)의 임계 전압도 낮아지게 되고 저항(R1, R2)으로 이루어지는 분압 회로에서 분압된 전압보다 낮아진다. 분압 출력(VTN)보다 낮은 임계 전압을 사용하면, n-형 IGFET(63)는 온되고 낮은 전압이 n-형 IGFET(63)의 게이트에 공급된다. 낮은 게이트 전압을 사용하면, n-형 IGFET(63)는 더 높은 임피던스 값을 제공하고 보상 전류(IC)가 감소된다. 이러한 방식으로, 내부 회로(1)에서의 n-형 IGFET의 임계 전압이 낮고 리크 전류가 크면, 보상 전류원(60)에 의해 마련되는 보상 전류(IC)는 감소된다.
따라서, 내부 회로(1)에서의 n-형 IGFET의 임계 전압이 높고 디바이스 리크 전류가 비교적 작은 값을 가지면, 보상 전류원(60)에 의해 제공된 보상 전류(IC)가증가한다. 내부 회로(1)에서의 n-형 IGFET의 임계 전압이 낮고 디바이스 리크 전류가 비교적 큰 값을 가지면, 보상 전류원(60)에 의해 제공된 보상 전류는 감소된다. 따라서, 제조 편차로 인해 내부 회로(1)의 리크 전류가 변하더라도, 전압 강하부(10)로부터 제공된 출력 전류(I0)에서의 편차가 억제된다. 이러한 방식으로, 제조 수율이 향상될 수 있다.
도 9를 참조하여, 실시예에 따른 내부 회로(1)와 전압 강하 회로(900)의 회로 개략도를 설명한다. 전압 강하 회로(900)는 도 1에 도시된 전압 강하 회로부(10)와 동일한 구조를 갖는 전압 강하부(10)를 갖는다. 또한, 내부 회로(1)는 도 1에 도시된 내부 회로(1)와 동일한 구조를 갖는다.
전압 강하 회로(900)는 보상 전류원(70)을 포함한다. 보상 전류원(70)은 내부 전압 공급선(13)과 접지 전위 단자 사이에 접속되고 내부 전원을 안정적으로 공급한다. 보상 전류원(70)은 내부 회로(1) 부근에 위치한다.
보상 전류원(70)은 저항(R1및 R2)과 p-형 IGFET(71 내지 73)를 포함한다. 저항(R1)은 내부 전압 공급선(13)에 접속된 하나의 단자와 분압 출력(VTP)에 접속된 또다른 단자를 포함한다. 저항(R2)은 분압 출력(VTP)에 접속된 하나의 단자와 접지 전위 단자에 접속된 또다른 단자를 포함한다. p-형 IGFET(72)는 접지 전위에 공통 접속된 게이트와 드레인, p-형 IGFET(73)의 게이트에 접속된 소스 및 p-형 IGFET(71)의 드레인을 포함한다. p-형 IGFET(71)는 분압 출력(VTP)에 접속된 게이트와 내부전압 공급선(13)에 접속된 소스를 포함한다. p-형 IGFET(73)는 내부 전압 공급선(13)에 접속된 소스와 접지 전위 단자에 접속된 드레인을 포함한다.
저항(R1및 R2)은 분압 출력(VTP)을 제공하기 위한 분압 회로를 형성한다. 분압 출력(VTP)은 내부 전압(VINT)에 대해 p-형 IGFET의 임계 전압에 가까운 값으로 설정되어, 내부 회로(1)에서 p-형 IGFET에 의해 제공된 리크 전류의 편차가 보상된다.
p-형 IGFET(71 및 72)와 저항(R1및 R2)으로 구성된 회로는 분압 출력(VTP)을 역으로 증폭시키기 위한 반전 증폭기로서 기능하고 이를 p-형 IGFET(73)의 게이트 전극에 제공한다.
저항(R1및 R2)에 의해 제공된 분압 출력(VTP)은 내부 전압(VINT)에 대해 p-형 IGFET(71)의 임계 전압에 근접한 값으로 설정된다. 또한, p-형 IGFET(71)의 드레인 전극으로부터의 출력은 보상 전류(IC)가 내부 전압 공급선(13)으로부터 접지 전위 단자로 흐르는 p-형 IGFET(73)에 공급된다.
보상 전류원(70)의 p-형 IGFET(71 및 73)는 내부 회로(1)에서 p-형 IGFET와 동일한 공정으로 형성되고 동일한 구성을 갖는다. 이러한 방법으로, 모든 임계 전압이 서로 동일하게 된다.
도 9의 실시예의 동작을 이하에 기재한다.
내부 회로(1)가 비활성 상태일 때 내부 회로(1)를 통해 흐르는 리크 전류는내부 회로(1)에서 p-형 IGFET(도시되지 않음)의 임계 전압에 의존하게 된다. p-형 IGFET의 임계 전압이 높으면 리크 전류는 작고, p-형 IGFET의 임계 전압이 낮으면 리크 전류는 커진다.
리크 전류를 공급하는 내부 회로(1)의 p-형 IGFET와 동일한 구성과 크기를 갖는 p-형 IGFET를 마련함으로써, p-형 IGFET(71)는 내부 회로(1)에서의 p-형 IGFET와 동일한 임계 전압을 갖는다. 따라서, 예를 들어, 내부 회로(1)에서의 p-형 IGFET의 임계 전압이 높고 디바이스 리크 전류가 작으면, p-형 IGFET(71)의 임계 전압은 저항(R1, R2)으로 이루어지는 분압 회로에서 분압된 내부 전압(VINT)에 대한 분압 출력(VTP)보다 높아진다. 이러한 방식으로, p-형 IGFET(71)는 더 높은 임피던스 값을 가지게 되어 게이트 p-형 IGFET(73)는 낮은 전압을 수신하게 된다.
p-형 IGFET(73)의 게이트 전압이 낮으면 p-형 IGFET(73)가 온되고 보상 전류(73)는 증가된다. 이러한 방식으로, 내부 회로(1)에서의 p-형 IGFET의 임계 전압이 높고 리크 전류가 작으면, 보상 전류원(70)에 의해 제공되는 보상 전류(IC)가 증가된다.
이와 유사하게, 내부 회로(1)에서의 p-형 IGFET의 임계 전압이 낮으면 디바이스 리크 전류는 크다. p-형 IGFET(71)가 동일한 특성을 가지므로, p-형 IGFET(71)의 임계 전압은 저항(R1및 R2)으로 이루어지는 분압 회로에서 분압된 내부 전압(VINT)에 대한 분압 출력(VTP)보다 낮아진다. 분압 출력(VTP)보다 낮은 임계전압을 사용하면, p-형 IGFET(71)는 온되고 높은 전압이 게이트 p-형 IGFET(73)에 공급된다. 높은 게이트 전압을 사용하면, p-형 IGFET(73)는 더 높은 임피던스 값을 제공하고 보상 전류(IC)는 저하된다. 이러한 방식으로, 내부 회로(1)에서의 p-형 IGFET의 임계 전압이 낮아지고 리크 전류가 커질 때, 보상 전류원(70)에 의해 제공되는 보상 전류(IC)가 감소된다.
따라서, 내부 회로(1)에서의 p-형 IGFET의 임계 전압이 높고 디바이스 리크 전류가 비교적 작은 값을 가지면, 보상 전류원(70)에 의해 제공되는 보상 전류(IC)가 증가된다. 내부 회로(1)에서의 p-형 IGFET의 임계 전압이 낮고 디바이스 리크 전류가 비교적 큰 값을 가지면, 보상 전류원(70)에 의해 제공되는 보상 전류(IC)가 감소된다. 따라서, 제조 편차에 의해 내부 회로(1)의 리크 전류의 편차가 발생하더라도, 전압 강하부(10)로부터 공급된 출력 전류(I0)에서의 편차가 억제될 수 있다. 이러한 방식으로, 제조 수율이 향상된다.
도 10을 참조하여, 실시예에 따른 내부 회로(1)와 전압 강하 회로(1000)의 회로 개략도를 설명한다. 전압 강하 회로(1000)는 도 1에 도시된 전압 강하 회로부(10)와 동일한 구성을 갖는 전압 강하부(10)를 포함한다. 또한, 내부 회로(1)는 도 1에 도시된 내부 회로(1)와 동일한 구조를 갖는다.
전압 강하 회로(1000)는 보상 전류원(60 및 70)을 포함한다. 보상 전류원(60)은 도 8에 도시된 전류원(60)과 동일하므로, 그 동작과 구성에 관한 설명은 생략한다. 보상 전류원(70)은 도 9에 도시된 보상 전류원(70)과 동일하므로, 그 동작과 구성에 관한 설명은 생략한다. 보상 전류원(60 및 70)은 내부 전압 공급선(13)과 접지 전위 단자 사이에 병렬로 접속되고, 내부 전원을 안정적으로 공급한다. 보상 전류원(60 및 70)은 내부 회로(1) 부근에 위치한다. 보상 전류원(60)은 내부 회로(1)에서 n-형 IGFET에 의해 제공된 리크 전류에 따라 변하는 보상 전류(IN)를 제공한다. 보상 전류원(70)은 내부 회로(1)에서 p-형 IGFET에 의해 제공된 리크 전류에 따라 변하는 보상 전류(IP)를 제공한다. 이러한 방식으로, 내부 회로(1)에서 p-형 IGFET와 n-형 IGFET의 리크 전류에 의해 내부 회로(1)에서 리크 전류(I)가 제공될 때, 전압 강하 회로(1000)는 보상 전류(IN+IP)를 제공한다. 따라서, 보상 전류원(60 및 70)을 포함하는 전압 강하 회로(1000)는 내부 회로(1)가 CMOS 회로와 같은 상보 회로(comlemenraty circuit)일 때 유용하다.
도 8 내지 10은 제어 신호 또는 전위가 n-형 IGFET(63) 및/또는 p-형 IGFET(73)에 공급되는 구조임을 주의하야여 한다.
도 11을 참조하여, 내부 회로(1)와 전압 강하 회로(110)의 회로 개략도를 설명한다. 내부 회로(1)는 도 1에 도시된 내부 회로(1)와 동일한 구조를 갖는다.
전압 강하 회로(110)는 차동 증폭기(111), 증폭기(112) 및 드라이버 p-형 IGFET(12)를 포함한다. 차동 증폭기(111)는 비-반전 입력 단자(플러스(+)로 표시)에서 기준 전압(VREF)을 수신하고 반전 입력 단자(마이너스(-)로 표시)에서 내부 전압(VINT)을 수신하며, 증폭기(112)에 대한 입력으로서 출력을 제공한다. 증폭기(112)는 드라이버 p-형 IGFET(12)에 출력을 제공한다. 드라이버 p-형 IGFET(12)는 외부 전원 전압(VDD)을 수신하기 위해 접속된 소스 전극과 내부 전원선(13)에 접속된 드레인을 갖는다. 이러한 방식으로, 내부 전압 강하부(110)는 드레인 p-형 IGFET(12)에서 내부 전압(VINT)을 공급한다. 내부 전압(VINT)은 외부 전원 전압(VDD)으로부터 강하된 전압이다.
증폭기(112)는 n-형 IGFET(113)와 p-형 IGFET(114)를 포함한다. p-형 IGFET(114)는 내부 전원선(13)에 접속된 소스, 차동 증폭기(111)의 출력을 수신하기 위해 접속된 게이트 및 드라이버 p-형 IGFET(12)와 드레인 n-형 IGFET(113)에 접속된 드레인을 포함한다. n-형 IGFET(113)는 차동 증폭기(111)의 출력을 수신하기 위해 접속된 게이트와 접지 전위 단자에 접속된 소스를 포함한다.
증폭기(112)는 내부 전압 공급선(13)과 접지 전위 사이에 접속되어 동작 전류(IC)가 내부 전압 공급선(13)으로부터 제공된다. 이러한 방식으로, 동작 전류(IC)도 내부 전원 안정화를 위한 보상 전류원으로서 기능하게 된다.
증폭기(112)는 차동 증폭기(111)의 출력을 증폭시켜 드라이버 p-형 IGFET(12)의 게이트에 출력을 제공한다. 드라이버 p-형 IGFET(12)는 전압 강하 회로(110)로부터 제공된 출력 전류(I0)를 제공한다.
도 11에 도시된 실시예의 동작을 이하에 기재한다.
전압 강하 회로(110)의 차동 증폭기(111)는 내부 전원선(13)의 내부 전압(VINT)과 기준 전압(VREF)을 비교한다. 내부 전압(VINT)이 기준 전압(VREF)보다 낮을 때, 차동 증폭기(111)는 증폭기(112)에 입력으로서 높은 출력을 공급한다. 증폭기(112)에 입력으로서 하이 레벨의 출력을 공급하면, p-형 IGFET(114)는 더 높은 임피던스 상태로 천이되고 n-형 IGFET(113)는 더 낮은 임피던스 상태로 천이되며 증폭기(112)의 출력은 낮아지게 된다. 그 결과, 드라이버 p-형 IGFET(12)의 임피던스는 더 낮아지게 되고 드라이버 p-형 IGFET(12)를 통해 외부 전원 전압(VDD)으로부터 내부 전원선(13)으로 공급된 출력 전류(I0)는 증가하게 된다. 이와 같은 방식으로, 내부 전압(VINT)이 상승한다.
한편, 내부 전압(VINT)이 기준 전압(VREF)보다 높아지게 되면, 차동 증폭기(111)는 증폭기(112)에 입력으로서 낮은 출력을 제공한다. 증폭기(112)에 입력으로서 낮은 레벨의 출력을 제공하면, p-형 IGFET(114)는 더 낮은 임피던스 상태로 천이되고 n-형 IGFET(113)는 더 높은 임피던스 상태로 천이되며 증폭기(112)의 출력은 더 높아지게 된다. 그 결과, 드라이버 p-형 IGFET(112)의 임피던스는 더 낮아지게 되고 드라이버 p-형 IGFET(12)를 통해 외부 전원 전압(VDD)으로부터 내부 전원선(13)으로 공급된 출력 전류(I0)는 감소된다. 이러한 방식으로, 내부 전압(VINT)은 전류 소모(예를 들어 I 및 IC)에 대응하여 더 낮아지게 된다.
상술한 바와 같은 피드백 동작에 의해, 내부 전압(VINT)은 기준 전압(VREF)과 동일하도록 제어된다.
도 11의 실시예에 따르면, 내부 전압(VINT)은 증폭기(112)용 동작 전원을 제공한다. 따라서, 내부 전압(VINT)이 상승하면, 증폭기(112)의 출력 전압도 상승하게 된다. 증폭기(112)의 출력 전압이 상승하면, 드라이버 p-형 IGFET(12)는 감소된 임피던스를 가지게 되어 낮은 출력 전류(I0)를 제공한다. 낮은 출력 전류(I0)를 사용하면, 내부 전압(VINT)이 낮아지는 경향이 있다. 한편, 내부 전압(VINT)이 감소되면, 증폭기(112)의 출력 전압이 감소된다. 증폭기(112)의 출력 전압이 감소되면, 드라이버 p-형 IGFET(12)는 감소된 임피던스를 가지게 되어 더 높은 출력 전류(I0)를 제공한다. 더 높은 출력 전류(I0)를 사용하면, 내부 전압(VINT)이 상승하는 경향이 있다.
이러한 방식에서, 차동 증폭기(111), 증폭기(112) 및 드라이버 p-형 IGFET(12)를 포함하는 피드백 루프가 상승 작용을 하여 내부 전압(VINT)을 유지하고, 루프 이득을 더 높게 유지하기 위해 보상 전류를 공급하여 응답 시간이 향상된다.
도 11에 따르면, 차동 증폭기(111)의 출력이 증폭기(112)에 의해 증폭된다. 증폭기(112)는 보상형 증폭기(예를 들어, CMOS 증폭기)이고, n-형 IGFET(113) 및 p-형 IGFET(114)를 포함한다. 이러한 방식으로, 전압 강하 회로(110)의 감도는 차동 증폭기(111)의 동작 전류를 증가시키지 않고도 향상될 수 있다. 또한, 내부 전압(VINT)은 증폭기(112)용 동작 전원을 제공한다. 따라서, 피드백 루프가 생성되어 내부 전압(VINT)에 대한 소모 전류의 감소 및 응답 특성의 향상이 실현된다. 이러한 방식으로, 내부 전압(VINT)은 보상 전류원을 마련하지 않고도 안정화될 수 있다.
도 12를 참조하여, 실시예에 따른 내부 회로(1)와 전압 강하 회로(120)의 회로 개략도를 설명한다. 내부 회로(1)는 도 1의 실시예에 도시된 내부 회로(1)과 동일한 구성을 갖는다.
전압 강하 회로(120)는 도 11의 전압 강하 회로(110)에서와 같이 드라이버 p-형 IGFET(12)와 차동 증폭기(111)를 포함한다. 그러나, 전압 강하 회로(120)는 증폭기(112) 대신 증폭기(122)가 포함된 전압 강하 회로(110)와는 상이하다. 증폭기(122)는 차동 증폭기(111)의 출력을 수신하고 드라이버 p-형 IGFET(12)의 게이트에 입력을 제공한다.
증폭기(122)는 n-형 IGFET(123)와 p-형 IGFET(124)를 포함한다. p-형 IGFET(124)는 내부 전원 공급선(13)에 접속된 소스, 차동 증폭기(111)의 출력을 수신하기 위해 접속된 게이트 및 n-형 IGFET(113)의 드레인과 드라이버 p-형 IGFET의 게이트에 접속된 드레인을 포함한다. n- 형 IGFET(123)는 전원에 접속된 게이트와 접지 전위 단자에 접속된 소스를 갖는다. n-형 IGFET(123)는 증폭기(122)에 정전류 부하를 제공한다.
증폭기(122)는 내부 전압 공급선(13)과 접지 전위 사이에 접속되어 내부 전압 공급선(13)으로부터 동작 전류(IC)가 제공된다. 이러한 방식으로, 동작 전류(IC)는 내부 전원 안정화를 위해 보상 전류원으로서 기능한다.
도 12의 실시예의 동작을 이하에 기재한다.
전압 강하 회로(120)의 차동 증폭기(111)는 내부 전원선(13) 상의 내부 전압(VINT)과 기준 전압(VREF)을 비교한다. 내부 전압(VINT)이 기준 전압(VREF)보다 낮을 때, 차동 증폭기(111)는 증폭기(122)에 입력으로서 높은 출력을 제공한다. 증폭기(122)에 입력으로서 높은 레벨의 출력이 공급되면, p-형 IGFET(124)는 더 높은 임피던스 상태로 천이되고 증폭기(122)의 출력은 더 낮아지게 된다. 그 결과, 드라이버 p-형 IGFET(12)의 임피던스는 더 낮아지게 되고 드라이버 p-형 IGFET(12)를 통해 외부 전원 전압(VDD)으로부터 내부 전원선(13)으로 공급된 출력 전류(I0)는 증가된다. 이러한 방식으로, 내부 전압(VINT)이 상승한다.
한편, 내부 전압(VINT)이 기준 전압(VREF)보다 높으면 차동 증폭기(111)는 증폭기(122)에 입력으로서 낮은 출력을 제공한다. 증폭기(122)에 입력으로서 낮은 레벨의 출력을 제공하면, p-형 IGFET(124)는 더 낮은 임피던스 상태로 천이되고 증폭기(122)의 출력은 더 높아지게 된다. 그 결과, 드라이버 p-형 IGFET(12)의 임피던스는 더 낮아지게 되고 드라이버 p-형 IGFET(12)를 통해 외부 전원 전압(VDD)으로부터 내부 전원선(13)으로 공급된 출력 전류(I0)는 감소된다. 이러한 방식으로, 내부 전압(VINT)은 전류 소모(예를 들어 전류(I 및 IC))에 응하여 낮아지게 된다.
상술한 바와 같은 피드백 동작으로 인해, 내부 전압(VINT)은 기준 전압(VREF)와 동일하도록 제어된다.
도 12의 실시예에 따라, 차동 증폭기(111)의 출력은 p-형 IGFET(124)를 포함하는 증폭기(122)에 의해 증폭된다. 이러한 방식으로, 차동 증폭기(111)의 동작 전류를 증가시키지 않고도 전압 강하 회로(120)의 감도가 향상된다. 또한, 내부 전압(VINT)은 증폭기(122)용 동작 전원을 공급한다. 따라서, 피드백 루프가 생성되어 내부 전압(VINT)의 변화에 대한 응답 특성의 개선과 소모 전력의 감소가 실현된다. 이러한 방식으로, 내부 전압(VINT)은 전압 강하 회로의 증폭부와 별도로 보상 전류원을 마련하지 않고도 안정화된다.
도 12의 실시예에 따르면, 차동 증폭기(111), 증폭기(122) 및 드라이버 p-형 IGFET(12)를 포함하는 피드백 루프가 상승 작용을 하여 내부 전압(VINT)을 유지하고, 루프 이득을 더 높게 유지하기 위한 보상 전류를 공급하여 응답 시간이 향상된다. p-형 IGFET(124)가 정전류 부하로 구성되고 차동 증폭기(111)의 출력이 n-형 IGFET(123)의 게이트 전극에 공급되도록 도 12에서 변형이 이루어지더라도 동일한 효과를 얻을 수 있다.
도 13을 참조하여, 실시예에 따른 내부 회로(1)와 전압 강하 회로(130)의 회로 개략도를 설명한다. 내부 회로(1)는 도 1에 도시된 내부 회로(1)와 동일한 구성을 갖는다.
전압 강하 회로(130)는 도 11의 전압 강하 회로(110)에서와 같이 증폭기(112), 차동 증폭기(111) 및 드라이버 p-형 IGFET(12)를 포함한다. 그러나, 전압 강하 회로(130)는 저항(R1및 R2)이 포함되고 내부 전압(VINT)이 차동 증폭기(111)용 동작 전원을 공급한다는 점에서 전압 강하 회로(110)와 상이하다.
저항(R1)은 내부 전원선(13)에 접속된 하나의 단자와 증폭기(111)의 반전 입력에 접속된 다른 단자를 갖는다. 저항(R2)은 증폭기(111)의 반전 입력에 접속된 하나의 단자와 접지 전위 단자에 접속된 다른 단자를 갖는다. 이러한 방식으로, 저항(R1및 R2)에 의해 내부 전압(VINT)을 분압함으로써 얻어진 전압이 차동 증폭기(111)의 반전 입력 단자에 제공된다. 이러한 방식으로, VINTㆍR2/(R1+R2)의 전압이 차동 증폭기(111)의 반전 입력 단자에 인가되고 내부 전압(VINT)은 VREFㆍ(R1+R2)/R2로 설정된다.
도 13의 실시예의 기본 동작은 도 11의 실시예와 유사하다. 따라서, 그 상세한 설명은 생략한다. 도 13의 실시예에서, 내부 전압(VINT)은 저항(R1및 R2), 차동 증폭기(111) 및 증폭기(112)로 구성된 전압 분압기용 동작 전원으로서 사용된다. 이러한 방식으로, 증폭기(112)의 동작 전류(I1), 차동 증폭기(111)의 동작 전류(I2) 및 저항(R1및 R2)로부터 분압 회로로 흐르는 동작 전류(I3)의 합(I1+ I2+I3)이 내부 전원 안정화를 위한 보상 전류로서 기능한다. 따라서, 보상 전류원의 전류값은 증가되고 보상 전류값은 내부 전압(VINT)의 값에 따라 저항율을 적절하게 유지하며 예를 들어 저항(R1및 R2)의 값을 변경함으로써 용이하게 선택될 수 있다.
도 13의 실시예는 증폭기(112)내에서 IGFET(113 또는 114)중 하나가 도 12의 실시예에서와 같이 정전류 부하로서 동작하도록 구성되도록 변형하여도 동일한 효과를 얻을 수 있다.
도 14를 참조하여, 실시예에 따른 기능 회로(140), 내부 회로(1) 및 전압 강하 회로(10)의 회로 개략도를 설명한다. 전압 강하 회로(10)는 도 1에 도시된 전압 강하 회로부(10)과 동일한 구성을 갖는다. 또한, 내부 회로(1)는 도 1에 도시된 내부 회로(1)과 동일한 구성을 갖는다.
도 14의 실시예는 보상 전류원(20)대신 기능 회로(140)가 포함되어 있다는 점에서 도 1의 실시예와 상이하다. 내부 전압(VINT)은 기능 회로(140)용 동작 전원을 제공한다. 따라서, 기능 회로(140) 내로 흐르는 동작 전류(Ia)는 내부 전원 안정화를 위한 보상 전류원으로서 기능한다.
기능 회로(140)는 내부 전압 공급선(13)에 접속되므로, 내부 전압(VINT)과 같은 내부 강하 전압에 의해 동작되는 적절한 기능 회로가 사용된다.
적절한 기능 회로의 예로서 낮은 진폭 신호를 수신하기 위한 초단 입력 버퍼, 레벨 변환 회로, 센스 증폭기와 같은 증폭 회로, 강하 전압 시스템에 사용되는 정전류 발생 회로 또는 전압 유지를 위해 리크 전류(steady-state current)가 필요한 래치 회로나 메모리 셀 등을 포함한다.
도 14에 따르면, 내부 회로(1)가 불활성 상태에서 미세한 리크 전류만이 소모되더라도, 소정의 동작 전류(Ia)가 기능 회로(140)로 흐른다. 따라서, 동작 전류(Ia) 이상의 전류가 전압 강하 회로(10)로부터 출력 전류(I0)로서 항상 공급되고, 루프 이득이 충분히 높은 값으로 유지된다. 따라서, 전압 강하 회로(10)가 내부 전압 공급선(13)상의 내부 전압(VINT)의 변화에 재빨리 대응할 수 있다. 이러한 방식으로, 내부 전압 강하 회로(10)에 의해 제공된 내부 전압(VINT)의 편차가 비교적 작게 억제될 수 있다. 또한, 별도의 보상 전류원을 마련할 필요가 없으므로, 전력 소모가 감소될 수 있다.
실시예에 따르면, 내부 전압에 의해 켜진 내부 회로가 비활성(스탠바이)일 때 보상 전류원은 전압 강하 회로의 출력 전류에 대해 보상한다. 상기 보상은 예를 들어, 액티브 신호에 응하여 활성 상태로부터 비활성 상태로 전환되는 내부 회로에 대응하여 수행된다. 그러나, 내부 회로가 비활성일 때 리크 전류가 의도적으로 제어되거나 결정되면, 보상 전류는 상기 리크 전류에 따라 제공된다.
내부 회로가 비활성 상태(스탠바이 모드)일 때 내부 회로로 흐르는 디바이스 리크 전류는 서브스레시홀드 리크(subthreshold leakage)이고 IGFET의 서브스레시홀드 전압에 의존하는 값이다. 일반적으로, 디바이스 리크 전류는 내부 회로가 활성 상태(활성 모드)일 때 흐르는 전류의 5% 미만이다. 따라서, 예를 들면, 내부 회로(1)를 구성하는 MOSFET과 같은 IGFET의 밴드간 리크 전류, 게이트 산화막의 터널전류 및/또는 서브스레시홀드 리크 전류(의도적으로 트랜지스터의 임계치를 내려서 증대시킴) 등을 이용하여 리크 전류가 증대하도록 디바이스 파라미터를 설정한다. 따라서, 내부 회로(1)가 비활성 상태(스탠바이 모드)인 때의 디바이스 리크 전류를 활성 상태(액티브 모드)인 때에 흐르는 전류의 5% 이상으로 증가시킨다. 이와 같은 방식으로, 증가한 디바이스 리크 전류에 의해 강압 회로(10)의 감도를 올려서, 강압 회로(10)의 응답 특성을 개선시킬 수 있다.
실시예에 따르면, 내부 전압 강하 회로는 기준 전압과 내부 전압을 비교하고 비교 결과에 따라 외부 전원 전압을 감소함으로써 얻어진 내부 전압을 발생시키기 위한 내부 전압 강하부를 포함한다. 내부 전압 공급선은 내부 회로에 접속된다. 내부 회로는 내부 전압에 의해 켜지고 액티브 신호에 응하여 활성 상태에서 비활성 상태로 전환된다. 보상 전류원은 내부 전압 공급선과 접지 전위 단자 사이에 마련된다. 보상 전류원은 전압 강하 회로를 바이어스하기 위한 보상 전류를 제공하여 내부 회로가 비활성 상태일 때 소정의 출력 전류를 제공한다. 이러한 방식으로, 전압 강하 회로부의 응답 특성이 향상될 수 있다. 따라서, 내부 회로가 활성 상태가 되어 전류 소모가 급격히 증가하거나 내부 회로가 비활성 상태로 전환되어 전류 소모가 급격히 감소할 때 야기되는 내부 전압의 오버슈트 또는 언더슈트가 방지될 수 있다.
또한, 실시예에 따르면, 외부 전원 전압을 소정의 내부 전압 전위로 감소시키기 위한 전압 강하 회로는 차동 증폭기, 증폭기 및 드라이버 p-형 IGFET를 포함한다. 차동 증폭기는 하나의 단자에서 기준 전압을 수신하고 또다른 단자에서 내부 전압을 수신하며 증폭기에 입력으로서 출력을 제공한다. 증폭기는 p-형 IGFET의 게이트에 출력을 제공한다. 드라이버 p-형 IGFET는 외부 전원에 저속된 소스를 갖고 드레인 전극에서 내부 전압을 공급한다. 증폭기 및/또는 차동 증폭기의 동작 전류는 내부 전압 공급선으로부터 공급된다. 이러한 방식으로, 증폭기 및/또는 차동 증폭기는 내부 회로가 비활성일 때 전압 강하 회로의 출력 전류를 소정의 값으로 설정하기 위한 보상 전류원으로서 기능한다. 따라서, 소모 전류를 증가시키지 않고도 전압 강하 회로의 응답 특성이 향상될 수 있다. 따라서, 내부 회로가 비활성 상태일 때 전류 소모가 급격히 늘어나거나 내부 회로가 활성 상태에서 비활성 상태로 전환되어 전류 소모가 급격히 감소함으로써 야기된 내부 전압의 언더슈트 또는 오버슈트가 효과적으로 방지되고 내부 전압의 편차가 감소될 수 있다.
실시예에 따르면, 외부 전원 전압을 소정의 내부 전압 전위로 감소시키기 위한 전압 강하 회로는 내부 전압 공급선에 내부 전압을 공급한다. 내부 전압 공급선에 접속된 내부 회로는 액티브 신호에 의해 활성 상태와 비활성 상태가 전환된다. 내부 전압 공급선은 기능 회로에 전력을 공급한다. 기능 회로의 동작 전류는 내부 회로가 비활성일 때 전압 강하 회로의 출력 전류를 소정의 값으로 설정하기 위한 보상 전류원으로서 기능한다. 따라서, 보상 전류를 증가시키지 않고도 전압 강하 회로의 응답 특성이 향상된다. 따라서, 내부 회로가 활성 상태가 되어 전류 소모가 급격히 증가하거나 내부 회로가 비활성 상태로 전환되어 전류 소모가 급격히 감소할 때 야기되는 내부 전압의 오버슈트 또는 언더슈트가 방지될 수 있고 내부 전압의 편차가 감소될 수 있다.
상술한 실시예는 예시적인 것으로서 본 발명은 상기 실시예에 한정되지 않는다. 특정 구조가 상술한 실시예에 한정되지 않는다.
예를 들어, 내부 회로(1)는 스탠바이 상태에서 리크 전류(I)를 공급하는 디바이스를 포함한다. 디바이스 파라미터를 설계에 의해 리크 전류(I)가 최소값으로 설정되어 내부 회로(1)가 스탠바이 상태이더라도 출력 전류(I0)가 최소 레벨로 설정되도록 디바이스가 충분한 리크 전류를 공급한다. 이러한 방식으로, 전압 강하 회로(10)는 내부 전원선(I)상의 내부 전압(VINT)에서의 편차가 전압 강하 회로(10)에 의해 빨리 응답될 수 있는 상태로 바이어스 된다.
따라서, 내부 디바이스(1)에서 리크 전류(I)는 계획된 그대로의 보상 전류를 갖는다. 예를 들어, 디바이스는 IGFET 등이고 다른 디바이스에 비해 짧은 채널 길이를 갖거나 다른 디바이스에 비해 의도적으로 결정된 낮은 임계 전압을 갖는다.
따라서, 다양한 특정 실시예를 상세히 기재하였으나, 본 발명은 본 발명의 범주 및 주제에서 벗어나지 않는 범위 내에서 다양한 변형예 및 대체예 등으로 구성될 수 있다. 따라서, 본 발명은 첨부된 청구항에 의해서만 한정될 수 있다.

Claims (30)

  1. 내부 전압과 기준 전압을 비교하고 비교 결과에 따라 외부 전원 전압을 강압함으로써 상기 내부 전압을 발생시키는 전압 강하부;
    상기 내부 전압을 수신하기 위해 결합되고 내부 회로에 전력을 공급하는 내부 전압 공급선;
    활성 상태와 비활성 상태를 갖는 상기 내부 회로; 및
    상기 내부 회로가 비활성 상태일 때 상기 전압 강하부의 출력 전류를 보상하기 위한 보상 전류를 제공하는 상기 내부 전압 공급선에 결합된 보상 전류원을 포함하는 것을 특징으로 하는 전압 강하 회로.
  2. 제 1항에 있어서,
    상기 전압 강하부는,
    상기 비교 결과를 공급하고 제 1의 입력 단자에서 상기 기준 전압을 수신하고 제 2의 입력 단자에서 상기 내부 전압을 수신하기 위해 결합된 차동 증폭기; 및
    상기 외부 전원 전압과 상기 내부 전압 공급선 사이에 출력 전류용 전류 패스를 마련하고 상기 비교 결과를 수신하기 위해 결합된 드라이버 트랜지스터 제어 단자를 갖는 드라이버 트랜지스터를 포함하는 것을 특징으로 하는 전압 강하 회로.
  3. 제 2항에 있어서,
    상기 드라이버 트랜지스터는 상기 외부 전원 전압을 수신하기 위해 결합된 드라이버 트랜지스터 소스와 상기 내부 전압 공급선에 결합된 드라이버 트랜지스터 드레인을 갖는 p-형 절연 게이트 전계 효과 트랜지스터(IGFET)인 것을 특징으로 하는 전압 강하 회로.
  4. 제 1항에 있어서,
    상기 보상 전류원은 상기 내부 회로가 활성 상태이고 상기 내부 회로가 비활성 상태일 때에 비해 상기 내부 회로의 보상 전류가 증가할 때, 상기 보상을 디스에이블시키는 것을 특징으로 하는 전압 강하 회로.
  5. 제 1항에 있어서,
    상기 보상 전류원은,
    상기 내부 전압 공급선과 접지 전위 사이의 제어가능한 전류 패스를 제공하는 n-형 절연 게이트 전계 효과 트랜지스터(IGFET); 및
    상기 보상 전류를 설정하기 위해 상기 n-형 IGFET의 제어 게이트에 바이어스 전압을 공급하는 바이어스 전압 발생 회로를 포함하는 것을 특징으로 하는 전압 강하 회로.
  6. 제 1항에 있어서,
    상기 보상 전류원은,
    상기 내부 전압 공급선과 접지 전위 사이에 제 2의 n-형 IGFET의 제 2의 제어가능한 임피던스 패스와 직렬로 결합된 제 1의 제어가능한 임피던스 패스를 갖는 제 1의 n-형 절연 게이트 전계 효과 트랜지스터(IGFET);
    상기 내부 회로가 활성 상태이고 상기 내부 회로가 비활성 상태일 때에 비해 상기 내부 회로의 보상 전류가 증가할 때, 상기 보상 전류를 억제하기 위한 제어 신호를 수신하기 위해 결합된 상기 제 1의 n-형 IGFET의 제어 게이트; 및
    상기 보상 전류를 설정하기 위해 상기 제 2의 n-형 IGFET의 제어 게이트에 바이어스 전압을 공급하는 바이어스 전압 발생 회로를 포함하는 것을 특징으로 하는 전압 강하 회로.
  7. 제 1항에 있어서,
    상기 보상 전류원은,
    상기 내부 전압 공급선과 접지 전위 사이에 제 1의 프로그램 가능한 디바이스와 직렬로 접속된 제 1의 n-형 절연 게이트 전계 효과 트랜지스터(IGFET); 및
    상기 내부 전압 공급선과 상기 접지 전위 사이에 제 2의 프로그램 가능한 디바이스와 직렬로 접속된 제 2의 n-형 IGFET를 포함하는 것을 특징으로 하는 전압 강하 회로.
  8. 제 1항에 있어서,
    상기 보상 전류원은,
    상기 내부 전압 공급선과 접지 전위 사이에 접속되고 제 1의 분압 출력을 제공하는 제 1의 분압 회로;
    제 1의 반전 증폭기 출력을 제공하고 상기 제 1의 분압 출력을 수신하기 위해 결합된 제 1의 반전 증폭기; 및
    상기 내부 전압 공급선과 상기 접지 전위 사이에 제어가능한 임피던스 패스를 제공하고 상기 제 1의 반전 증폭기 출력을 수신하기 위해 결합된 제어 게이트를 갖는 n-형 절연 게이트 전계 효과 트랜지스터(IGFET)를 포함하는 것을 특징으로 하는 전압 강하 회로.
  9. 제 8항에 있어서,
    상기 제 1의 반전 증폭기는,
    상기 접지 전위에 결합된 소스와 상기 제 1의 반전 증폭기 출력에 결합된 드레인과 상기 제 1의 분압 출력을 수신하기 위해 결합된 게이트를 포함하는 제 1의 n-형 IGFET; 및
    상기 내부 전압 공급선에 결합된 게이트와 드레인과 상기 제 1의 반전 증폭기 출력에 결합된 소스를 갖는 제 2의 n-형 IGFET를 포함하는 것을 특징으로 하는 전압 강하 회로.
  10. 제 9항에 있어서,
    상기 제 1의 분압 회로는 n-형 IGFET의 임계 전압에 가까운 전위에서 상기 제 1의 분압 출력을 제공하는 것을 특징으로 하는 전압 강하 회로.
  11. 제 8항에 있어서,
    상기 보상 전류원은,
    상기 내부 전압 공급선과 접지 전위 사이에 접속되고 제 2의 분압 출력을 갖는 제 2의 분압 회로;
    제 2의 반전 증폭기 출력을 제공하고 상기 제 2의 분압 출력을 수신하기 위해 결합된 제 2의 반전 증폭기; 및
    상기 내부 전압 공급선과 상기 접지 전위 사이에 제어가능한 임피던스 패스를 제공하고 상기 제 2의 반전 증폭기 출력을 수신하기 위해 결합된 제어 게이트를 갖는 p-형 절연 게이트 전계 효과 트랜지스터(IGFET)를 포함하는 것을 특징으로 하는 전압 강하 회로.
  12. 제 1항에 있어서,
    상기 보상 전류원은,
    분압 출력을 제공하고 상기 내부 전압 공급선과 접지 전위 사이에 접속된 분압 회로;
    반전 증폭기 출력을 제공하고 상기 분압 출력을 수신하기 위해 결합된 반전 증폭기; 및
    상기 내부 전압 공급선과 상기 접지 전위 사이에 제어가능한 임피던스 패스를 제공하고 상기 반전 증폭기 출력을 수신하기 위해 결합된 제어 게이트를 갖는 p-형 IGFET를 포함하는 것을 특징으로 하는 전압 강하 회로.
  13. 제 12항에 있어서,
    상기 반전 증폭기는,
    상기 내부 전압 공급선에 결합된 소스, 상기 반전 증폭기 출력에 결합된 드레인 및 상기 분압 출력을 수신하기 위해 결합된 게이트를 갖는 제 1의 p-형 IGFET; 및
    상기 접지 전위에 결합된 게이트와 드레인과 상기 반전 증폭기 출력에 결합된 소스를 포함하는 제 2의 p-형 IGFET를 포함하는 것을 특징으로 하는 전압 강하 회로.
  14. 제 13항에 있어서,
    상기 분압 회로는 p-형 IGFET의 임계 전압에 가까운 전위에서 내부 전압 이하의 분압 출력을 제공하는 것을 특징으로 하는 전압 강하 회로.
  15. 내부 전압과 기준 전압을 비교하고 비교 결과에 따라 외부 전원 전압을 강압함으로써 상기 내부 전압을 발생시키는 전압 강하부; 및
    내부 전압을 수신하기 위해 결합되고 활성 상태와 비활성 상태를 갖는 내부 회로에 전력을 공급하는 내부 전압 공급선을 포함하고,
    상기 전압 강하부는,
    제 1의 입력 단자에서 상기 기준 전압을 수신하고 제 2의 입력 단자에서 상기 내부 전압을 수신하기 위해 결합되고 상기 비교 결과를 제공하는 차동 증폭기,
    상기 비교 결과를 수신하기 위해 결합되고 증폭기 출력을 제공하며 내부 전압 공급선에 의해 전력이 공급되는 증폭기, 및
    상기 내부 전압 공급선과 상기 외부 전원 전압 사이에 출력 전류용 전류 패스를 마련하고 상기 증폭기 출력을 수신하기 위해 결합된 드라이버 트랜지스터 제어 단자를 갖는 드라이버 트랜지스터를 포함하며,
    상기 증폭기는 상기 내부 회로가 비활성 상태일 때 상기 전압 강하부의 상기 출력 전류를 보상하기 위한 보상 전류를 공급하는 것을 특징으로 하는 전압 강하 회로.
  16. 제 15항에 있어서,
    상기 드라이버 트랜지스터는 상기 외부 전원 전압을 수신하기 위해 결합된 드라이버 트랜지스터 소스와 상기 내부 전압 공급선에 결합된 드라이버 트랜지스터 드레인을 갖는 p-형 절연 게이트 전계 효과 트랜지스터(IGFET)인 것을 특징으로 하는 전압 강하 회로.
  17. 제 15항에 있어서,
    상기 증폭기는,
    상기 내부 전압 공급선에 결합된 소스, 상기 비교 결과를 수신하기위해 결합된 게이트 및 상기 증폭기 출력에 결합된 드레인을 갖는 p-형 절연 게이트 전계 효과 트랜지스터(IGFET); 및
    상기 접지 전위에 결합된 소스, 상기 증폭기 출력에 결합된 드레인 및 상기 비교 결과를 수신하기 위해 결합된 게이트를 갖는 n-형 IGFET를 포함하는 것을 특징으로 하는 전압 강하 회로.
  18. 제 15항에 있어서,
    상기 증폭기는,
    상기 내부 전압 공급선에 결합된 소스, 상기 비교 결과를 수신하기위해 결합된 게이트 및 상기 증폭기 출력을 제공하기 위해 결합된 드레인을 갖는 p-형 절연 게이트 전계 효과 트랜지스터(IGFET); 및
    상기 접지 전위에 결합된 소스와 상기 증폭기 출력에 결합된 드레인을 갖는 n-형 부하 IGFET를 포함하는 것을 특징으로 하는 전압 강하 회로.
  19. 제 15항에 있어서,
    상기 증폭기는,
    상기 내부 전압 공급선에 결합된 소스와 상기 증폭기 출력에 결합된 드레인을 갖는 p-형 부하 절연 게이트 전계 효과 트랜지스터(IGFET); 및
    상기 접지 전위에 결합된 소스, 상기 증폭기 출력에 결합된 드레인 및 상기 비교 결과를 수신하기 위해 결합된 게이트를 갖는 n-형 IGFET를 포함하는 것을 특징으로 하는 전압 강하 회로.
  20. 내부 전압과 기준 전압을 비교하고 비교 결과에 따라 외부 전원 전압을 강압함으로써 내부 전압을 발생시키는 전압 강하부; 및
    상기 내부 전압을 수신하기 위해 결합되고 활성 상태와 비활성 상태를 갖는 내부 회로에 전력을 공급하는 내부 전압 공급선을 포함하고,
    상기 전압 강하부는,
    상기 내부 전압을 분압함으로써 분압 출력을 제공하는 분압 회로,
    제 1의 입력 단자에서 상기 기준 전압을 수신하고 제 2의 입력 단자에서 상기 분압 출력을 수신하기 위해 결합되고 상기 비교 결과를 제공하는 차동 증폭기,
    상기 비교 결과를 수신하기 위해 결합되고 증폭기 출력을 제공하며 상기 내부 전압 공급선에 의해 전력이 공급되는 증폭기 및
    상기 외부 전원 전압과 상기 내부 전압 공급선 사이에 출력 전류용 전류 패스를 마련하고 상기 증폭기 출력을 수신하기 위해 결합된 드라이버 트랜지스터 제어 단자를 갖는 드라이버 트랜지스터를 포함하며,
    상기 분압 회로, 상기 차동 증폭기 및 상기 증폭기는 상기 내부 회로가 비활성 상태일 때 상기 전압 강하부의 출력 전류를 보상하기 위한 보상 전류를 제공하는 것을 특징으로 하는 전압 강하 회로.
  21. 제 20항에 있어서,
    상기 드라이버 트랜지스터는 상기 외부 전원 전압을 수신하기 위해 결합된 드라이버 트랜지스터 소스와 상기 내부 전압 공급선에 결합된 드라이버 트랜지스터 드레인을 갖는 p-형 절연 게이트 전계 효과 트랜지스터인 것을 특징으로 하는 전압 강하 회로.
  22. 제 20항에 있어서,
    상기 증폭기는,
    상기 내부 전압 공급선에 결합된 소스, 상기 비교 결과를 수신하기 위해 결합된 게이트 및 상기 증폭기 출력에 결합된 드레인을 갖는 p-형 절연 게이트 전계 효과 트랜지스터; 및
    상기 접지 전위에 결합된 소스, 상기 증폭기 출력에 결합된 드레인 및 상기 비교 결과를 수신하기 위해 결합된 게이트를 갖는 n-형 IGFET를 포함하는 것을 특징으로 하는 전압 강하 회로.
  23. 제 20항에 있어서,
    상기 증폭기는,
    상기 내부 전압 공급선에 결합된 소스, 상기 비교 결과를 수신하기위해 결합된 게이트 및 상기 증폭기 출력을 제공하기 위해 결합된 드레인을 갖는 p-형 절연 게이트 전계 효과 트랜지스터; 및
    상기 접지 전위에 결합된 소스 및 상기 증폭기 출력에 결합된 드레인을 갖는 n-형 부하 IGFET를 포함하는 것을 특징으로 하는 전압 강하 회로.
  24. 제 20항에 있어서,
    상기 증폭기는,
    상기 내부 전압 공급선에 결합된 소스와 상기 증폭기 출력에 결합된 드레인을 갖는 p-형 부하 절연 게이트 전계 효과 트랜지스터(IGFET); 및
    상기 접지 전위에 결합된 소스, 상기 중폭기 출력에 결합된 드레인 및 상기 비교 결과를 수신하기 위해 결합된 게이트를 갖는 n-형 IGFET를 포함하는 것을 특징으로 하는 전압 강하 회로.
  25. 내부 전압과 기준 전압을 비교하고 비교 결과에 따라 외부 전원 전압을 강압함으로써 상기 내부 전압을 발생시키는 전압 강하부;
    상기 내부 전압을 수신하기 위해 결합되고 활성 상태와 비활성 상태를 갖는 내부 회로에 전력을 공급하는 내부 전압 공급선; 및
    상기 내부 전압 공급선으로부터 전력을 수신하기 위해 결합되고 상기 내부 회로가 비활성 상태일 때 상기 전압 강하부의 출력 전류를 보상하기 위한 보상 전류를 제공하는 기능 회로를 포함하는 것을 특징으로 하는 전압 강하 회로.
  26. 제 25항에 있어서,
    상기 전압 강하부는,
    제 1의 입력 단자에서 상기 기준 전압을 수신하고 제 2의 입력 단자에서 상기 내부 전압을 수신하기 위해 결합되며, 상기 비교 결과를 제공하는 차동 증폭기; 및
    상기 외부 전원 전압과 상기 내부 전압 공급선 사이에 상기 출력 전류용 전류 패스를 제공하고 상기 비교 결과를 수신하기 위해 결합된 드라이버 트랜지스터 제어 단자를 갖는 드라이버 트랜지스터를 포함하는 것을 특징으로 하는 전압 강하 회로.
  27. 제 26항에 있어서,
    상기 드라이버 트랜지스터는 상기 외부 전원 전압을 수신하기 위해 결합된 드라이버 트랜지스터 소스와 상기 내부 전압 공급선에 결합된 드라이버 트랜지스터 드레인을 갖는 p-형 절연 게이트 전계 효과 트랜지스터(IGFET)인 것을 특징으로 하는 전압 강하 회로.
  28. 기준 전압과 내부 전압을 비교하고 비교 결과에 따라 외부 전원 전압을 강압함으로써 상기 내부 전압을 발생시키는 전압 강하부; 및
    상기 내부 전압을 수신하기 위해 결합되고, 활성 상태와 비활성 상태를 갖는 내부 회로에 전력을 공급하는 내부 전압 공급선을 포함하며,
    상기 내부 회로가 비활성 상태일 때 상기 내부 전압 공급선으로부터 소모된 내부 회로 리크 전류가 소정의 값 이상이 되도록 상기 내부 회로의 디바이스 파라미터가 설정되는 것을 특징으로 하는 전압 강하 회로.
  29. 제 28항에 있어서,
    상기 전압 강하부는,
    제 1의 입력 단자에서 상기 기준 전압을 수신하고 상기 제 2의 입력 단자에서 상기 내부 전압을 수신하기 위해 결합되고 상기 비교 결과를 제공하는 차동 증폭기; 및
    상기 외부 전원 전압과 상기 내부 전압 공급선 사이에 출력 전류 패스를 마련하고 상기 비교 결과를 수신하기 위해 결합된 드라이버 트랜지스터 제어 단자를 갖는 드라이버 트랜지스터를 포함하는 것을 특징으로 하는 전압 강하 회로.
  30. 제 29항에 있어서,
    상기 드라이버 트랜지스터는 상기 외부 전원 전압을 수신하기 위해 결합된 드라이버 트랜지스터 소스와 상기 내부 전압 공급선에 결합된 드라이버 트랜지스터드레인을 갖는 p-형 절연 게이트 전계 효과 트랜지스터인 것을 특징으로 하는 전압 강하 회로.
KR1020020066490A 2001-10-31 2002-10-30 내부 전압 강하 회로 KR20030036045A (ko)

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