JP2666347B2 - 出力回路 - Google Patents
出力回路Info
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- JP2666347B2 JP2666347B2 JP63097630A JP9763088A JP2666347B2 JP 2666347 B2 JP2666347 B2 JP 2666347B2 JP 63097630 A JP63097630 A JP 63097630A JP 9763088 A JP9763088 A JP 9763088A JP 2666347 B2 JP2666347 B2 JP 2666347B2
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- Japan
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- transistor
- output
- potential
- circuit
- gate terminal
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
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- Computing Systems (AREA)
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- Mathematical Physics (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積装置の出力回路に関し、特にデ
ータ出力時の電源線に発生する電流雑音を減少させた出
力回路に関する。
ータ出力時の電源線に発生する電流雑音を減少させた出
力回路に関する。
第５図は従来の半導体集積装置のCMOSの出力回路を示
す図である。１はＰチャネルMOSFETの出力ドライバで、
３はその駆動回路。２はＮチャネルMOSFETの出力ドライ
バで４はその駆動回路である。入力Din、▲▼が
共にＬレベルのときは１、２はオフで出力端子Doutはハ
イインピーダンス状態である。第６図は第５図の出力回
路の動作波形の図であり、Doutが立下る場合を示す。▲
▼がＨレベルになるとＮチャネルドライバのゲー
ト電圧Vdnは0vからVddに立上がり、Ｎチャネルドライバ
の電流はピークに到達し、付加容量の電荷を放電する。
そしてDoutの電圧が低下するにつれて電流も減少してい
く。Doutが立上がる場合はDinがＨレベルになることに
より、Vdpが0vになってＰチャネルドライバを通して負
荷容量を充電する。
す図である。１はＰチャネルMOSFETの出力ドライバで、
３はその駆動回路。２はＮチャネルMOSFETの出力ドライ
バで４はその駆動回路である。入力Din、▲▼が
共にＬレベルのときは１、２はオフで出力端子Doutはハ
イインピーダンス状態である。第６図は第５図の出力回
路の動作波形の図であり、Doutが立下る場合を示す。▲
▼がＨレベルになるとＮチャネルドライバのゲー
ト電圧Vdnは0vからVddに立上がり、Ｎチャネルドライバ
の電流はピークに到達し、付加容量の電荷を放電する。
そしてDoutの電圧が低下するにつれて電流も減少してい
く。Doutが立上がる場合はDinがＨレベルになることに
より、Vdpが0vになってＰチャネルドライバを通して負
荷容量を充電する。
半導体技術の進歩と共に半導体集積装置は高速化、高
集積化が進んでいる。高速化いのいては出力回路の動作
速度を上げるため電流駆動力の大きい出力ドライバ使わ
れ、また高集積化が進むにつれて半導体集積装置は多く
の出力端子をもつようになってきている。この様に高速
化、高集積化が進むと出力回路が動作した時に多大な過
渡電流が流れ、集積装置内部の配線およびリードフレー
ムや外部配線に存在する寄生抵抗、あるいは寄生インダ
クタンスにより電源線の電圧が変動して回路の誤動作を
ひき起こす。
集積化が進んでいる。高速化いのいては出力回路の動作
速度を上げるため電流駆動力の大きい出力ドライバ使わ
れ、また高集積化が進むにつれて半導体集積装置は多く
の出力端子をもつようになってきている。この様に高速
化、高集積化が進むと出力回路が動作した時に多大な過
渡電流が流れ、集積装置内部の配線およびリードフレー
ムや外部配線に存在する寄生抵抗、あるいは寄生インダ
クタンスにより電源線の電圧が変動して回路の誤動作を
ひき起こす。
従来の出力回路は出力ドライバが動作し始めた時にそ
の電流駆動力は最大になり、急激に電源線に大きな電流
が流れるため、大きな電流ノイズが短時間に集中して発
生し回路の誤動作を起こす原因となっていた。
の電流駆動力は最大になり、急激に電源線に大きな電流
が流れるため、大きな電流ノイズが短時間に集中して発
生し回路の誤動作を起こす原因となっていた。
本発明はのような問題点を解決するためになされたも
ので、出力ドライバの電流駆動力を下げることなく電流
ノイズを減少させて回路の誤動作を起こさない半導体集
積装置を提供することを目的とする。
ので、出力ドライバの電流駆動力を下げることなく電流
ノイズを減少させて回路の誤動作を起こさない半導体集
積装置を提供することを目的とする。
本発明の出力回路は、出力端子に電位を与える出力ト
ランジスタと、駆動信号が第１の状態の場合に、前記出
力トランジスタを導通状態にするための第１の電位を該
出力トランジスタのゲート端子に出力し、該駆動信号が
第２の状態の場合に該出力トランジスタを非導通状態に
するための第２の電位を該出力トラジスタのゲート端子
に出力する駆動回路とを備える出力回路において、前記
駆動回路は、前記第１の電位を供給する第１の端子に電
気的に接続される第１のトランジスタと、該第１のトラ
ンジスタに並列接続される第２のトランジスタと、前記
駆動信号の遅延信号を出力する遅延回路とを有し、前記
駆動信号が前記第１の状態になったことに基づき、前記
第１のトランジスタを介して前記第１の電位と前記第２
の電位との間の電位を前記出力トランジスタのゲート端
子に出力し、前記遅延回路の遅延信号が前記第１の状態
になったことに基づき、前記第２のトランジスタを介し
て前記第１の電位を前記出力トランジスタのゲート端子
に出力することを特徴とする。
ランジスタと、駆動信号が第１の状態の場合に、前記出
力トランジスタを導通状態にするための第１の電位を該
出力トランジスタのゲート端子に出力し、該駆動信号が
第２の状態の場合に該出力トランジスタを非導通状態に
するための第２の電位を該出力トラジスタのゲート端子
に出力する駆動回路とを備える出力回路において、前記
駆動回路は、前記第１の電位を供給する第１の端子に電
気的に接続される第１のトランジスタと、該第１のトラ
ンジスタに並列接続される第２のトランジスタと、前記
駆動信号の遅延信号を出力する遅延回路とを有し、前記
駆動信号が前記第１の状態になったことに基づき、前記
第１のトランジスタを介して前記第１の電位と前記第２
の電位との間の電位を前記出力トランジスタのゲート端
子に出力し、前記遅延回路の遅延信号が前記第１の状態
になったことに基づき、前記第２のトランジスタを介し
て前記第１の電位を前記出力トランジスタのゲート端子
に出力することを特徴とする。
また、前記第１のトランジスタのゲート端子は、該第
１のトラジスタのドレイン端子と同一電位になるよう接
続され、前記第２のトランジスタのゲート端子には前記
遅延信号が入力されることを特徴とする。
１のトラジスタのドレイン端子と同一電位になるよう接
続され、前記第２のトランジスタのゲート端子には前記
遅延信号が入力されることを特徴とする。
また、前記第１のトランジスタのゲート端子は、前記
駆動信号に基づき該第１のトランジスタのドレイン端子
と同一電位になるよう制御され、前記第２のトランジス
タのゲート端子には前記遅延信号が入力されことを特徴
とする。
駆動信号に基づき該第１のトランジスタのドレイン端子
と同一電位になるよう制御され、前記第２のトランジス
タのゲート端子には前記遅延信号が入力されことを特徴
とする。
また、前記第１のトランジスタと共に前記第１の端子
前記第２の電位を共有する第２の端子との間に直列接続
される第３のトランジスタを有し、前記駆動信号が第２
の状態の場合に前記第３のトラジスタを介して前記出力
トランジスタのゲート端子に前記第２の電位を出力する
ことを特徴とする。
前記第２の電位を共有する第２の端子との間に直列接続
される第３のトランジスタを有し、前記駆動信号が第２
の状態の場合に前記第３のトラジスタを介して前記出力
トランジスタのゲート端子に前記第２の電位を出力する
ことを特徴とする。
以下本発明の実施例を図面を用いて説明する。
第１図は本発明の第１の実施例に係る出力回路を示す
ものである。Ｎチャネルドライバ２の駆動回路４は２が
ONとなる電圧を供給するのにＰチャネルMOSFET10と12を
備えている。10がオン12がオフのときは電圧はＮチャネ
ルMOSFET11を通して２に供給される。11のゲート、ドレ
インはVddに接続されているため、ソースの電圧がVddよ
りMOSFETのしきい値電圧はVthnだけ低い電圧に到達する
と11はオフになる。従ってVdnはVdd−Vthnになる。一方
10、12が共にオンの場合はVddはVddまで上昇する。６は
12の動作を10に対して遅せるための遅延回路である。Ｐ
チャネルドライバ１に対しても５、７、８、９は６、1
0、11、12と各々同様の働きをして１に供給する電圧はV
thnと０に切りかえることが可能である。
ものである。Ｎチャネルドライバ２の駆動回路４は２が
ONとなる電圧を供給するのにＰチャネルMOSFET10と12を
備えている。10がオン12がオフのときは電圧はＮチャネ
ルMOSFET11を通して２に供給される。11のゲート、ドレ
インはVddに接続されているため、ソースの電圧がVddよ
りMOSFETのしきい値電圧はVthnだけ低い電圧に到達する
と11はオフになる。従ってVdnはVdd−Vthnになる。一方
10、12が共にオンの場合はVddはVddまで上昇する。６は
12の動作を10に対して遅せるための遅延回路である。Ｐ
チャネルドライバ１に対しても５、７、８、９は６、1
0、11、12と各々同様の働きをして１に供給する電圧はV
thnと０に切りかえることが可能である。
次に第２図の波形をもとに第１図の回路の動作を説明
する。▲▼がＨレベルになると第１図の10がオン
になり、VdnはVdd−Vthnに立上る。そして遅延回路によ
る時間差△ｔだけ遅れて第１図の12がオンになるためVd
nは△ｔ経過後及び再び上昇し、Vddに到達する。MOSFET
のトランスコンダクタンスはゲート電圧に依存するた
め、Ｎチャネルドライバを流れる電流は、VdnがVdd−Vt
hnのときはI1で制限されVddのときはI1よりさらに大き
いI2に到達する。
する。▲▼がＨレベルになると第１図の10がオン
になり、VdnはVdd−Vthnに立上る。そして遅延回路によ
る時間差△ｔだけ遅れて第１図の12がオンになるためVd
nは△ｔ経過後及び再び上昇し、Vddに到達する。MOSFET
のトランスコンダクタンスはゲート電圧に依存するた
め、Ｎチャネルドライバを流れる電流は、VdnがVdd−Vt
hnのときはI1で制限されVddのときはI1よりさらに大き
いI2に到達する。
第３図は本発明の第２の実施例に係る出力回路を示
す。この場合は第１図のＮチャネルMOSFET8、11の代り
にＰチャネルMOSFET8、11を使用している。MOSFETのし
きい値電圧をVthpとすると７がオン、９がオフのときVd
pはVthp、10がオン、12がオフのときVdhはVdd−Vthpに
制限される。
す。この場合は第１図のＮチャネルMOSFET8、11の代り
にＰチャネルMOSFET8、11を使用している。MOSFETのし
きい値電圧をVthpとすると７がオン、９がオフのときVd
pはVthp、10がオン、12がオフのときVdhはVdd−Vthpに
制限される。
第４図は本発明の第３の実施例に係る出力回路であ
る。第３図の８、11に匹敵するMOSFETは存在しないが、
７にＰチャネルMOSFETを使用しているため、７がオン、
９がオフのときVdpはVthpで制限される。一方10にＮチ
ャネルMOSFETを使用しているため10がオン、12がオフの
ときはVdnはVdd−Vthnで制限される。９、12の動作は遅
延回路５、６による時間差が与えられる。
る。第３図の８、11に匹敵するMOSFETは存在しないが、
７にＰチャネルMOSFETを使用しているため、７がオン、
９がオフのときVdpはVthpで制限される。一方10にＮチ
ャネルMOSFETを使用しているため10がオン、12がオフの
ときはVdnはVdd−Vthnで制限される。９、12の動作は遅
延回路５、６による時間差が与えられる。
以上述べたように、本発明の出力回路は、出力トラン
ジスタのゲートの電位が第２の電位から第１の電位に切
り替わる際に、電圧変化の緩やかな期間を設けることが
出来るので、出力トランジスタの電流の時間変化及び大
電流の流れる時間幅が小さくなり、その結果ノイズの発
生を抑えることが出来る。
ジスタのゲートの電位が第２の電位から第１の電位に切
り替わる際に、電圧変化の緩やかな期間を設けることが
出来るので、出力トランジスタの電流の時間変化及び大
電流の流れる時間幅が小さくなり、その結果ノイズの発
生を抑えることが出来る。
第１図は本発明の第１の実施例を示す出力回路図、第２
図（ａ）〜（ｄ）はその出力立下がりの動作波形を示す
図。第３図、第４図は本発明の第２、第３の実施例を示
す出力回路図である。第５図は従来の出力回路を示す図
であり、第６図（ａ）〜（ｄ）はその出力立下りの動作
波形を示す図。回路図において１はＰチャネル出力ドラ
イバ、３はその駆動回路、２はチャネル出力ドライバ、
４はその駆動回路図である。
図（ａ）〜（ｄ）はその出力立下がりの動作波形を示す
図。第３図、第４図は本発明の第２、第３の実施例を示
す出力回路図である。第５図は従来の出力回路を示す図
であり、第６図（ａ）〜（ｄ）はその出力立下りの動作
波形を示す図。回路図において１はＰチャネル出力ドラ
イバ、３はその駆動回路、２はチャネル出力ドライバ、
４はその駆動回路図である。
Claims (4)
- 【請求項１】出力端子に電位を与える出力トランジス
と、 駆動信号が第１の状態の場合に、前記出力トランジスタ
を導通状態にするための第１の電位を該出力トランジス
タのゲート端子に出力し、該駆動信号が第２の状態の場
合に該出力トランジスタを非導通状態にするための第２
の電位を該出力トラジスタのゲート端子に出力する駆動
回路とを備える出力回路において、 前記駆動回路は、前記第１の電位を供給する第１の端子
に電気的に接続される第１のトランジスタと、該第１の
トランジスタに並列接続される第２のトランジスタと、
前記駆動信号の遅延信号を出力する遅延回路とを有し、 前記駆動信号が前記第１の状態になったことに基づき、
前記第１のトランジスタを介して前記第１の電位と前記
第２の電位との間の電位を前記出力トランジスタのゲー
ト端子に出力し、前記遅延回路の遅延信号が前記第１の
状態になったことに基づき、前記第２のトランジスタを
介して前記第１の電位を前記出力トランジスタのゲート
端子に出力することを特徴とする出力回路。 - 【請求項２】前記第１のトランジスタのゲート端子は、
該第１のトラジスタのドレイン端子と同一電位になるよ
う接続され、 前記第２のトランジスタのゲート端子には前記遅延信号
が入力されることを特徴とする請求項１記載の出力回
路。 - 【請求項３】前記第１のトランジスタのゲート端子は、
前記駆動信号に基づき該第１のトランジスタのドレイン
端子と同一電位になるよう制御され、 前記第２のトランジスタのゲート端子には前記遅延信号
が入力されることを特徴とする請求項１記載の出力回
路。 - 【請求項４】前記第１のトランジスタと共に前記第１の
端子と前記第２の電位を供給する第２の端子との間に直
列接続される第３のトランジスタを有し、 前記駆動信号が第２の状態の場合に前記第３のトラジス
タを介して前記出力トランジスタのゲート端子に前記第
２の電位を出力することを特徴とする請求項１乃至３い
ずれか記載の出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63097630A JP2666347B2 (ja) | 1988-04-20 | 1988-04-20 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63097630A JP2666347B2 (ja) | 1988-04-20 | 1988-04-20 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01268311A JPH01268311A (ja) | 1989-10-26 |
| JP2666347B2 true JP2666347B2 (ja) | 1997-10-22 |
Family
ID=14197487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63097630A Expired - Lifetime JP2666347B2 (ja) | 1988-04-20 | 1988-04-20 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2666347B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0435411A (ja) * | 1990-05-30 | 1992-02-06 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| KR930008656B1 (ko) * | 1991-07-19 | 1993-09-11 | 삼성전자 주식회사 | 노이즈가 억제되는 데이타 출력 버퍼 |
| KR940006507B1 (ko) * | 1991-12-19 | 1994-07-21 | 현대전자산업 주식회사 | 출력버퍼회로 |
| JP4286041B2 (ja) * | 2002-07-15 | 2009-06-24 | 株式会社ルネサステクノロジ | 半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56153836A (en) * | 1980-04-28 | 1981-11-28 | Toshiba Corp | Semiconductor circuit |
| JPS62220026A (ja) * | 1986-03-20 | 1987-09-28 | Toshiba Corp | 出力バツフア回路 |
-
1988
- 1988-04-20 JP JP63097630A patent/JP2666347B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01268311A (ja) | 1989-10-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080627 Year of fee payment: 11 |