JPS62227220A - 分周回路 - Google Patents
分周回路Info
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- JPS62227220A JPS62227220A JP7215786A JP7215786A JPS62227220A JP S62227220 A JPS62227220 A JP S62227220A JP 7215786 A JP7215786 A JP 7215786A JP 7215786 A JP7215786 A JP 7215786A JP S62227220 A JPS62227220 A JP S62227220A
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- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 238000003786 synthesis reaction Methods 0.000 claims description 3
- 230000001934 delay Effects 0.000 claims 1
- 230000002194 synthesizing effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 4
- 101000994455 Homo sapiens Keratin, type I cytoskeletal 23 Proteins 0.000 description 2
- 102100032705 Keratin, type I cytoskeletal 23 Human genes 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
この発明はデジタル回路に用いられる分周回路に関する
。
。
(従来の技術)
デジタル回路において、周波数が異なる複数のクロック
信号を用いる場合がある。このとき、それぞれのクロッ
ク信号は一般に1つのクロック信号(以下システム・ク
ロックと称する)CKIを分周して作られる。
信号を用いる場合がある。このとき、それぞれのクロッ
ク信号は一般に1つのクロック信号(以下システム・ク
ロックと称する)CKIを分周して作られる。
第5因に周波数φ1のシステム・クロックCK1を1/
2分周して周波数(1/2)φ1のクロック信号CK
1/2を生成する1/2分周回路を示す。この回路は1
つのD型フリップフロップ11で構成される。このフリ
ップ70ツブ11は反転出力端子口と入力端子りとが接
続されており、クロック入力端子CKに第6図(a)に
示すような周波数φ1のシステム・クロックCK1が供
給されると、出力端子Q、dから同図(b)、(c)に
示すようにシステム・クロックCKIを1/2分周した
信号を出力する。このフリップフロップ11を用いれば
、周波数(1/2)φ1、デユーティ50%のクロック
信号CKI/2が得られる。
2分周して周波数(1/2)φ1のクロック信号CK
1/2を生成する1/2分周回路を示す。この回路は1
つのD型フリップフロップ11で構成される。このフリ
ップ70ツブ11は反転出力端子口と入力端子りとが接
続されており、クロック入力端子CKに第6図(a)に
示すような周波数φ1のシステム・クロックCK1が供
給されると、出力端子Q、dから同図(b)、(c)に
示すようにシステム・クロックCKIを1/2分周した
信号を出力する。このフリップフロップ11を用いれば
、周波数(1/2)φ1、デユーティ50%のクロック
信号CKI/2が得られる。
第7図に周波数φ1のシステム・クロックCKIを1/
3分周して周波@ (1/’ 3 )φ1のクロック信
@ CK 1/3を生成する1773分周回路の−例を
示す。この回路は第1及び第2のD型フリップフロップ
12.13を有し、各フリップ70ツブ12.13のク
ロック入力端子CKにはシステム・クロックCK1が供
給される。第1のフリップフロップ12の非反転出力端
子Q1は第2の7リツプフロツプ13の入力端子D2に
接続されており、各7リツプフロツプ12.13の非反
転出力端子Ql。
3分周して周波@ (1/’ 3 )φ1のクロック信
@ CK 1/3を生成する1773分周回路の−例を
示す。この回路は第1及び第2のD型フリップフロップ
12.13を有し、各フリップ70ツブ12.13のク
ロック入力端子CKにはシステム・クロックCK1が供
給される。第1のフリップフロップ12の非反転出力端
子Q1は第2の7リツプフロツプ13の入力端子D2に
接続されており、各7リツプフロツプ12.13の非反
転出力端子Ql。
Q2はそれぞれイクシクルーシブNOR(以下EX−N
OR)ゲート14の各入力端子に接続される。このEX
−NORゲート14の出力端子は第1のフリップフロッ
プ12の入力端子D1に接続される。
OR)ゲート14の各入力端子に接続される。このEX
−NORゲート14の出力端子は第1のフリップフロッ
プ12の入力端子D1に接続される。
また、各フリップフロップ12.13の反転出力端子(
11、ζ2はそれぞれORゲート15の各入力端子に接
続される。このORゲート15の出力端子は第1及び第
2のフリップフロップ12.13のクリア端子(反転入
力)CLに接続される。第8図(a>に示すシステム・
クロックCK1に対する第1のフリップフロップ12の
D1人人力号、Q1出力信号、第2のフリップフロップ
13のD2人人力的、Q2出力信号の波形を同図(1)
)乃至(e)に示す。
11、ζ2はそれぞれORゲート15の各入力端子に接
続される。このORゲート15の出力端子は第1及び第
2のフリップフロップ12.13のクリア端子(反転入
力)CLに接続される。第8図(a>に示すシステム・
クロックCK1に対する第1のフリップフロップ12の
D1人人力号、Q1出力信号、第2のフリップフロップ
13のD2人人力的、Q2出力信号の波形を同図(1)
)乃至(e)に示す。
上記1/3分周回路は同期式の3進カウンタであるが、
同様にして同期式もしくは非同期式のN(Nは2以上の
自然数)進カウンタを用いれば、るならば、1/N分周
した出力信号(以下1/N分周クロックと称する)はデ
ユーティ50%となる。また、Nが2の倍数(N−2n
、nは自然数)ならば、n進カウンタと第5図に示した
1/2分周回路を用いて、デユーティ50%の1/N分
周クロックを生成することができる。
同様にして同期式もしくは非同期式のN(Nは2以上の
自然数)進カウンタを用いれば、るならば、1/N分周
した出力信号(以下1/N分周クロックと称する)はデ
ユーティ50%となる。また、Nが2の倍数(N−2n
、nは自然数)ならば、n進カウンタと第5図に示した
1/2分周回路を用いて、デユーティ50%の1/N分
周クロックを生成することができる。
しかしながら、上記のような方法では、Nが偶数ならば
デユーティ50%の1/N分周クロックを生成すること
ができるが、Nが奇数のときにはデユーティ比を50%
にすることができない。また、2/N分周クロックを生
成することができない。
デユーティ50%の1/N分周クロックを生成すること
ができるが、Nが奇数のときにはデユーティ比を50%
にすることができない。また、2/N分周クロックを生
成することができない。
(発明が解決しようとする問題点)
この発明は、従来の方法ではNが奇数である場合にデユ
ーティ50%の1/N、2/Nクロックを生成できなか
った点を改善し、Nが奇数であっても簡易な構成で2/
Nクロックを生成することができ、ざらに50%の1/
Nクロックを生成することのできる分周回路を提供する
ことを目的とする。
ーティ50%の1/N、2/Nクロックを生成できなか
った点を改善し、Nが奇数であっても簡易な構成で2/
Nクロックを生成することができ、ざらに50%の1/
Nクロックを生成することのできる分周回路を提供する
ことを目的とする。
[発明の構成]
(問題点を解決するための手段)
すなわち、この発明に係る分周回路は、周波数φのシス
テム・クロックを1/N(Nは3以上の自然数)に分周
して1/N分周クロックを生成する1/N分周回路と、
この分周回路で生成された1/N分周クロックをN/2
クロック分遅延させてN772遅延クロックを生成する
遅延回路と、前記1/N分周クロックとN/2i1延ク
ロックとを合成して2φ/N分周クロックを生成する合
成回路とを具億して構成している。
テム・クロックを1/N(Nは3以上の自然数)に分周
して1/N分周クロックを生成する1/N分周回路と、
この分周回路で生成された1/N分周クロックをN/2
クロック分遅延させてN772遅延クロックを生成する
遅延回路と、前記1/N分周クロックとN/2i1延ク
ロックとを合成して2φ/N分周クロックを生成する合
成回路とを具億して構成している。
(作用)
つまり、上記構成による分周回路は、周波数φのシステ
ム・クロックを1/N分周回路に供給して1/N分局ク
ロックを生成し、この1/N分周クロックを遅延回路に
通してN/2クロック分遅延させてN/2N延クロック
を生成し、合成回路で1/N分周クロックとN/2!!
延クロックとを合成して2φ/N分周クロックを生成す
ることにより、Nが奇数であっても偶数であっても2/
N分周クロックを生成することができるようになってい
る。そして、この回路で得られた2/N分周クロックを
1/2分周回路で1/2分周することにより、デユーテ
ィ50%の1/N分周クロックを生成することができる
ものである。
ム・クロックを1/N分周回路に供給して1/N分局ク
ロックを生成し、この1/N分周クロックを遅延回路に
通してN/2クロック分遅延させてN/2N延クロック
を生成し、合成回路で1/N分周クロックとN/2!!
延クロックとを合成して2φ/N分周クロックを生成す
ることにより、Nが奇数であっても偶数であっても2/
N分周クロックを生成することができるようになってい
る。そして、この回路で得られた2/N分周クロックを
1/2分周回路で1/2分周することにより、デユーテ
ィ50%の1/N分周クロックを生成することができる
ものである。
(実施例)
以下、第1図及び第2図を参照してこの発明の一実施例
を説明する。
を説明する。
第1図はこの発明を適用した2/3分周回路を示すもの
で、この回路は第1乃至第4のD型フリップフOツブ1
6〜19を有する。第1乃至第3の7リツプフOツブ1
6〜18のクロック入力端子CKにはシステムφクロッ
クCK1が供給され、第4のフリップフロップ19のク
ロック入力端子CKにはシステム・クロックCK1がイ
ンバータ20によって反転されて供給される。第1、第
2、第3のフリップフロップ16.17.18の出力端
子Q1 、 Q2 。
で、この回路は第1乃至第4のD型フリップフOツブ1
6〜19を有する。第1乃至第3の7リツプフOツブ1
6〜18のクロック入力端子CKにはシステムφクロッ
クCK1が供給され、第4のフリップフロップ19のク
ロック入力端子CKにはシステム・クロックCK1がイ
ンバータ20によって反転されて供給される。第1、第
2、第3のフリップフロップ16.17.18の出力端
子Q1 、 Q2 。
Q3はそれぞれ第2、第3、第4のフリップフロップ1
7.18.19の入力端子02.03 、D4に接続さ
れる。
7.18.19の入力端子02.03 、D4に接続さ
れる。
第1及び第2のフリップフロップ16.17の各非反転
出力端子Q1 、Q2はそれぞれEX−NORゲート2
1の各入力端子に接続される。このEX−NORゲート
21の出力端子は第1のフリップフロップ16の入力端
子D1に接続される。また、第1及び第2のフリップ7
0ツブ16.17の各反転出力端子1:)1 、 i:
l)2はそれぞれ第1のORゲート22の各入力端子に
接続される。このORゲート22の出力端子は第1及び
第2のフリップフロップ16.17のクリア端子(反転
入力)CLに接続される。ざらに、第2及び第4のフリ
ップフロップ17.19の各非反転出力端子Q2 、Q
4はそれぞれ第2のORゲート23の各入力端子に接続
される。
出力端子Q1 、Q2はそれぞれEX−NORゲート2
1の各入力端子に接続される。このEX−NORゲート
21の出力端子は第1のフリップフロップ16の入力端
子D1に接続される。また、第1及び第2のフリップ7
0ツブ16.17の各反転出力端子1:)1 、 i:
l)2はそれぞれ第1のORゲート22の各入力端子に
接続される。このORゲート22の出力端子は第1及び
第2のフリップフロップ16.17のクリア端子(反転
入力)CLに接続される。ざらに、第2及び第4のフリ
ップフロップ17.19の各非反転出力端子Q2 、Q
4はそれぞれ第2のORゲート23の各入力端子に接続
される。
上記構成において、以下第2図を参照してその動作につ
いて説明する。
いて説明する。
すなわち、この2/3分周回路は、第7図に示した1/
3分周回路を用いている。つまり、第8図の場合と同様
に、第2図(a)に示すような周波数φ1のシステム・
クロックCK1を入力した場合、第1のフリップフロッ
プ16のD1人力、Q1出力、第2のフリップフロップ
17のD2人力、Q2出力は同図(b)乃至(e)に示
すようになる。
3分周回路を用いている。つまり、第8図の場合と同様
に、第2図(a)に示すような周波数φ1のシステム・
クロックCK1を入力した場合、第1のフリップフロッ
プ16のD1人力、Q1出力、第2のフリップフロップ
17のD2人力、Q2出力は同図(b)乃至(e)に示
すようになる。
ここで、第3の7リツプフロツプ18によって、同図(
f)に示すように、第2のフリップフロップ17の02
出力をシステム・クロックCK 1の1周期分シフトさ
せる。さらに、第4のフリップ70ツブ19によって、
同図(Q)に示すように、第3のフリップフロップ18
の03出力をシステム・クロックCK1の半周期分シフ
トさせる。
f)に示すように、第2のフリップフロップ17の02
出力をシステム・クロックCK 1の1周期分シフトさ
せる。さらに、第4のフリップ70ツブ19によって、
同図(Q)に示すように、第3のフリップフロップ18
の03出力をシステム・クロックCK1の半周期分シフ
トさせる。
これによって、第4のフリップフロップ19の04出力
は、第2のフリップフロップ17の02出力に対して1
.5クロック分位相がずれたものとなる。つまり、Q4
出力の立上がりはQ2出力の立上がり間の丁度中央に位
置する。このため、ORゲート23によってQ2 、Q
4出力の論理和をとれば、同図(h)に示すように1/
3分周クロックの2倍の周波数、すなわち(2/3)φ
1の周波数を持つクロックCK23が得られる。ここで
、上記2/3分周回路の出力CK23を第6図に示した
1/2分周回路に供給すれば、簡単にデユーティ50%
の1/3分周クロックを生成することができる。
は、第2のフリップフロップ17の02出力に対して1
.5クロック分位相がずれたものとなる。つまり、Q4
出力の立上がりはQ2出力の立上がり間の丁度中央に位
置する。このため、ORゲート23によってQ2 、Q
4出力の論理和をとれば、同図(h)に示すように1/
3分周クロックの2倍の周波数、すなわち(2/3)φ
1の周波数を持つクロックCK23が得られる。ここで
、上記2/3分周回路の出力CK23を第6図に示した
1/2分周回路に供給すれば、簡単にデユーティ50%
の1/3分周クロックを生成することができる。
したがって、上記のように従来の1/3分周回路の出力
を1.5クロック分遅延させ、両者の論理和をとれば、
簡単に2/3分周クロックを生成することができる。さ
らに、この2/3分周クロックを1/2分周回路で分周
すれば、簡単にデユーティ50%の1/3分周クロック
を生成することができる。
を1.5クロック分遅延させ、両者の論理和をとれば、
簡単に2/3分周クロックを生成することができる。さ
らに、この2/3分周クロックを1/2分周回路で分周
すれば、簡単にデユーティ50%の1/3分周クロック
を生成することができる。
第3図に他の実施例を示す。この回路は、第1図に示し
た回路におい−て、第3の7リツプフロツプ18を省略
して第2のフリップフロップ11のQ2出力を第4のフ
リップフロップ19のDlの入力とし、第1のフリップ
70ツブ16の01出力を第2のORゲート23の他方
の入力端子に供給するようにしたものである。この回路
において、第8図(a)に示すような周波数φ1のシス
テム・クロックCK1が供給されるときの第1のフリッ
プフロップ16の01人力、Q1出力、第2のフリップ
70ツブ11の02人力、Q2出力、第4の7リツプフ
ロツプ19のD4人力、Q4出力及びORゲート23の
出力の各波形を第8図(1))乃至(it)に示す。
た回路におい−て、第3の7リツプフロツプ18を省略
して第2のフリップフロップ11のQ2出力を第4のフ
リップフロップ19のDlの入力とし、第1のフリップ
70ツブ16の01出力を第2のORゲート23の他方
の入力端子に供給するようにしたものである。この回路
において、第8図(a)に示すような周波数φ1のシス
テム・クロックCK1が供給されるときの第1のフリッ
プフロップ16の01人力、Q1出力、第2のフリップ
70ツブ11の02人力、Q2出力、第4の7リツプフ
ロツプ19のD4人力、Q4出力及びORゲート23の
出力の各波形を第8図(1))乃至(it)に示す。
すなわち、この回路では、第2のフリップフロップ17
の02出力を第4のフリップ70ツブ1ってシステム・
クロックCK1の半周期分シフトすることにより、第1
のフリップフロップ16の01出力の1.5クロック分
遅れたクロック信号を生成している。つまり、第1のフ
リップフロップ16の01出力と第4のフリップフロッ
プ19の04出力との論理和をとることによって、第1
図に示した回路と同様に2/3分周クロックGK2/3
’lE成することができる。
の02出力を第4のフリップ70ツブ1ってシステム・
クロックCK1の半周期分シフトすることにより、第1
のフリップフロップ16の01出力の1.5クロック分
遅れたクロック信号を生成している。つまり、第1のフ
リップフロップ16の01出力と第4のフリップフロッ
プ19の04出力との論理和をとることによって、第1
図に示した回路と同様に2/3分周クロックGK2/3
’lE成することができる。
尚、この発明は上記実施例に限定されるものではなく、
上記1/3分周回路に代わって1/N分周回路を用いれ
ば、Nが奇数であっても偶数であっても同様に2/N分
周回路を実施することができる。また、この2/N分周
回路の出力を第5図に示した1/2分周回路に供給して
1/2分周させれば、容易にデユーティ50%の1/N
分周クロックを生成することができる。
上記1/3分周回路に代わって1/N分周回路を用いれ
ば、Nが奇数であっても偶数であっても同様に2/N分
周回路を実施することができる。また、この2/N分周
回路の出力を第5図に示した1/2分周回路に供給して
1/2分周させれば、容易にデユーティ50%の1/N
分周クロックを生成することができる。
[発明の効果]
以上詳述したようにこの発明によれば、Nが奇数であっ
ても簡易な構成で2/Nクロックを生成することができ
、さらに50%の1/Nクロックを生成することのでき
る分周回路を提供することができる。
ても簡易な構成で2/Nクロックを生成することができ
、さらに50%の1/Nクロックを生成することのでき
る分周回路を提供することができる。
第1図はこの発明に係る分周回路の一実施例を示すブロ
ック回路図、第2図は同実施例の動作を説明するための
タイミングチャート、第3因はこの発明に係る他の実施
例の構成を示すブロック回路図、第4図は第3図の回路
の動作を説明するためのタイミングチャート、第5図は
1/2分周回路の構成を示すブロック回路図、第6図は
第5図の1/2分周回路の動作を説明するためのタイミ
ングチャート、第7図は173分周回路の構成を示すブ
ロック回路図、第8図は第7図の1/3分周回路の動作
を説明するためのタイミングチャート。 11〜13.16〜19・・・D型フリップ70ツブ、
14゜21・EX−NORグl−115,22,2s・
oRケート、20・・・インバータ。 出願人代理人 弁理士 鈴江武彦 第5図
ック回路図、第2図は同実施例の動作を説明するための
タイミングチャート、第3因はこの発明に係る他の実施
例の構成を示すブロック回路図、第4図は第3図の回路
の動作を説明するためのタイミングチャート、第5図は
1/2分周回路の構成を示すブロック回路図、第6図は
第5図の1/2分周回路の動作を説明するためのタイミ
ングチャート、第7図は173分周回路の構成を示すブ
ロック回路図、第8図は第7図の1/3分周回路の動作
を説明するためのタイミングチャート。 11〜13.16〜19・・・D型フリップ70ツブ、
14゜21・EX−NORグl−115,22,2s・
oRケート、20・・・インバータ。 出願人代理人 弁理士 鈴江武彦 第5図
Claims (1)
- 周波数φのシステム・クロックを1/N(Nは3以上の
自然数)に分周して1/N分周クロックを生成する1/
N分周回路と、この分周回路で生成された1/N分周ク
ロックをN/2クロック分遅延させてN/2遅延クロッ
クを生成する遅延回路と、前記1/N分周クロックとN
/2遅延クロックとを合成して2φ/N分周クロックを
生成する合成回路とを具備したことを特徴とする分周回
路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7215786A JPS62227220A (ja) | 1986-03-29 | 1986-03-29 | 分周回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7215786A JPS62227220A (ja) | 1986-03-29 | 1986-03-29 | 分周回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62227220A true JPS62227220A (ja) | 1987-10-06 |
Family
ID=13481138
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7215786A Pending JPS62227220A (ja) | 1986-03-29 | 1986-03-29 | 分周回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62227220A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01149521A (ja) * | 1987-12-04 | 1989-06-12 | Fujitsu Ltd | クリアパルス発生方式 |
JP2014135550A (ja) * | 2013-01-08 | 2014-07-24 | New Japan Radio Co Ltd | クロック生成回路 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60227521A (ja) * | 1984-04-25 | 1985-11-12 | Matsushita Electric Ind Co Ltd | 2/3分周回路 |
-
1986
- 1986-03-29 JP JP7215786A patent/JPS62227220A/ja active Pending
Patent Citations (1)
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