JPH04240919A - 分周回路 - Google Patents
分周回路Info
- Publication number
- JPH04240919A JPH04240919A JP2373191A JP2373191A JPH04240919A JP H04240919 A JPH04240919 A JP H04240919A JP 2373191 A JP2373191 A JP 2373191A JP 2373191 A JP2373191 A JP 2373191A JP H04240919 A JPH04240919 A JP H04240919A
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- JP
- Japan
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- flip
- flop
- decoder
- counter
- signal
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- Pending
Links
- 230000000630 rising effect Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は、クロック信号をデュー
ティ比1:1で奇数分周する分周回路に関する。各種の
データ通信装置や情報処理装置等に於いて、位相同期発
振器を用いて相互に同期をとってデータの送受信を行う
構成が一般的であり、その場合に、位相同期発振器の出
力信号の立上りでタイミングをとるシステムと、立下り
でタイミングをとるシステムとがある。従って、位相同
期発振器の出力信号を分周して使用する場合には、デュ
ーティ比1:1となるように分周する必要がある。
ティ比1:1で奇数分周する分周回路に関する。各種の
データ通信装置や情報処理装置等に於いて、位相同期発
振器を用いて相互に同期をとってデータの送受信を行う
構成が一般的であり、その場合に、位相同期発振器の出
力信号の立上りでタイミングをとるシステムと、立下り
でタイミングをとるシステムとがある。従って、位相同
期発振器の出力信号を分周して使用する場合には、デュ
ーティ比1:1となるように分周する必要がある。
【0002】
【従来の技術】高速クロック信号を分周した信号を利用
する装置に於ける従来例の分周回路は、一定周期のクロ
ック信号をカウントするカウンタと、そのカウンタのカ
ウント内容をデコードするデコーダと、そのデコーダの
出力信号によりセット,リセットを行わせるフリップフ
ロップとを備えており、偶数分周する場合は、フリップ
フロップの出力端子からデューティ比1:1の分周出力
信号が得られるものである。
する装置に於ける従来例の分周回路は、一定周期のクロ
ック信号をカウントするカウンタと、そのカウンタのカ
ウント内容をデコードするデコーダと、そのデコーダの
出力信号によりセット,リセットを行わせるフリップフ
ロップとを備えており、偶数分周する場合は、フリップ
フロップの出力端子からデューティ比1:1の分周出力
信号が得られるものである。
【0003】又クロック信号を例えばnを任意の整数と
し、1/(2n+1)の奇数分周を行う場合、カウンタ
のカウント内容がnの時に信号を出力する第1のデコー
ダと、n+1の時に信号を出力する第2のデコーダとを
設け、第1のデコーダの出力信号によりフリップフロッ
プをセット又はリセットし、第2のデコーダの出力信号
によりフリップフロップをリセット又はセットして、フ
リップフロップの出力端子から分周出力信号を得る構成
が知られている。
し、1/(2n+1)の奇数分周を行う場合、カウンタ
のカウント内容がnの時に信号を出力する第1のデコー
ダと、n+1の時に信号を出力する第2のデコーダとを
設け、第1のデコーダの出力信号によりフリップフロッ
プをセット又はリセットし、第2のデコーダの出力信号
によりフリップフロップをリセット又はセットして、フ
リップフロップの出力端子から分周出力信号を得る構成
が知られている。
【0004】
【発明が解決しようとする課題】クロック信号を1/(
2n+1)の奇数分周する従来例の分周回路に於いては
、デューティ比はn:(n+1)となるから、正確には
1:1のデューティ比とならないものであった。従って
、分周出力信号の立上りでタイミングをとる場合と、立
下りでタイミングをとる場合とに於いては、クロック信
号の半周期分の位相ずれが生じることになる。本発明は
、簡単な構成により奇数分周の場合にもデューティ比1
:1で分周することを目的とする。
2n+1)の奇数分周する従来例の分周回路に於いては
、デューティ比はn:(n+1)となるから、正確には
1:1のデューティ比とならないものであった。従って
、分周出力信号の立上りでタイミングをとる場合と、立
下りでタイミングをとる場合とに於いては、クロック信
号の半周期分の位相ずれが生じることになる。本発明は
、簡単な構成により奇数分周の場合にもデューティ比1
:1で分周することを目的とする。
【0005】
【課題を解決するための手段】本発明の分周回路は、図
1を参照して説明すると、クロック信号を1/(2n+
1)に分周する分周回路に於いて、このクロック信号を
カウントするカウンタ1と、このカウンタ1のカウント
内容がnの時に信号を出力する第1のデコーダ2と、前
記カウンタ1のカウント内容が(2n+1)で且つクロ
ック信号の立下りのタイミングで信号を出力して、カウ
ンタ1をリセットする第2のデコーダ3と、第1のデコ
ーダ2の出力信号がトリガ端子に入力され、第2のデコ
ーダ3の出力信号がリセット端子に入力され、クロック
信号がクロック端子に入力されるフリップフロップ4と
を備えて、分周出力信号をこのフリップフロップ4の出
力端子から出力するものである。
1を参照して説明すると、クロック信号を1/(2n+
1)に分周する分周回路に於いて、このクロック信号を
カウントするカウンタ1と、このカウンタ1のカウント
内容がnの時に信号を出力する第1のデコーダ2と、前
記カウンタ1のカウント内容が(2n+1)で且つクロ
ック信号の立下りのタイミングで信号を出力して、カウ
ンタ1をリセットする第2のデコーダ3と、第1のデコ
ーダ2の出力信号がトリガ端子に入力され、第2のデコ
ーダ3の出力信号がリセット端子に入力され、クロック
信号がクロック端子に入力されるフリップフロップ4と
を備えて、分周出力信号をこのフリップフロップ4の出
力端子から出力するものである。
【0006】
【作用】カウンタ1によりクロック信号をカウントし、
そのカウント内容がnの時に第1のデコーダ2からの出
力信号がフリップフロップ4のトリガ端子に入力され、
クロック端子に入力されるクロック信号の立上りでフリ
ップフロップ4はセットされる。次にカウンタ1のカウ
ント内容が(2n+1)の時にクロック信号の立下りタ
イミングで第2のデコーダ3からの出力信号がカウンタ
1のリセット信号となると共に、フリップフロップ4の
リセット信号となる。従って、フリップフロップ4は、
n個のクロック信号をカウントした時のクロック信号の
立上りタイミングでセットされ、次に(n+1)個のク
ロック信号をカウントした時のクロック信号の立下りタ
イミングでリセットされるから、セット出力期間は(2
n+1)/2となる。即ち、奇数分周によっても、デュ
ーティ比を1:1とすることができる。
そのカウント内容がnの時に第1のデコーダ2からの出
力信号がフリップフロップ4のトリガ端子に入力され、
クロック端子に入力されるクロック信号の立上りでフリ
ップフロップ4はセットされる。次にカウンタ1のカウ
ント内容が(2n+1)の時にクロック信号の立下りタ
イミングで第2のデコーダ3からの出力信号がカウンタ
1のリセット信号となると共に、フリップフロップ4の
リセット信号となる。従って、フリップフロップ4は、
n個のクロック信号をカウントした時のクロック信号の
立上りタイミングでセットされ、次に(n+1)個のク
ロック信号をカウントした時のクロック信号の立下りタ
イミングでリセットされるから、セット出力期間は(2
n+1)/2となる。即ち、奇数分周によっても、デュ
ーティ比を1:1とすることができる。
【0007】
【実施例】図2は本発明の実施例の要部ブロック図であ
り、1/193分周する場合の実施例を示し、11はク
ロック信号CLKをカウントするカウンタ、12,13
は第1,第2のデコーダ、14はフリップフロップであ
る。又カウンタ11は、8個のフリップフロップFF1
〜FF8と、下位段のフリップフロップの出力信号のア
ンド出力を次段のフリップフロップのトリガ端子Tに入
力する為のゲート回路Gとを有し、各フリップフロップ
FF1〜FF8のクロック端子Cにはクロック信号CL
Kが入力され、又リセット端子Rには第2のデコーダ1
3の出力信号が加えられる。又初段のフリップフロップ
FF1のトリガ端子Tは常時ハイレベル“H”となり、
その出力端子Qからの出力信号は直接次段のフリップフ
ロップFF2のトリガ端子Tに入力されると共に、上位
段のフリップフロップのトリガ端子Tに入力する為のゲ
ート回路Gに入力される。
り、1/193分周する場合の実施例を示し、11はク
ロック信号CLKをカウントするカウンタ、12,13
は第1,第2のデコーダ、14はフリップフロップであ
る。又カウンタ11は、8個のフリップフロップFF1
〜FF8と、下位段のフリップフロップの出力信号のア
ンド出力を次段のフリップフロップのトリガ端子Tに入
力する為のゲート回路Gとを有し、各フリップフロップ
FF1〜FF8のクロック端子Cにはクロック信号CL
Kが入力され、又リセット端子Rには第2のデコーダ1
3の出力信号が加えられる。又初段のフリップフロップ
FF1のトリガ端子Tは常時ハイレベル“H”となり、
その出力端子Qからの出力信号は直接次段のフリップフ
ロップFF2のトリガ端子Tに入力されると共に、上位
段のフリップフロップのトリガ端子Tに入力する為のゲ
ート回路Gに入力される。
【0008】又1/(2n+1)=1/193とすると
、n=96となるから、第1のデコーダ12は、カウン
タ11の各段のフリップフロップFF1〜FF8の出力
端子Qからの出力信号が入力されて、その出力信号が“
00000110”(2) (=96(10))の時に
出力信号が“1”となる構成を有し、又第2のデコーダ
13にもカウンタ11の各段のフリップフロップFF1
〜FF8の出力端子Qからの出力信号が入力されると共
に、クロック信号CLKが入力され、各段のフリップフ
ロップFF1〜FF8の出力端子Qからの出力信号が“
10000011”(2) (=193(10))で、
且つクロック信号CLKが“0”の時に出力信号が“1
”となる構成を有する。この第2のデコーダ13の出力
信号は、カウンタ11の各段のフリップフロップFF1
〜FF8のリセット端子Rとフリップフロップ14のリ
セット端子Rとに加えられる。
、n=96となるから、第1のデコーダ12は、カウン
タ11の各段のフリップフロップFF1〜FF8の出力
端子Qからの出力信号が入力されて、その出力信号が“
00000110”(2) (=96(10))の時に
出力信号が“1”となる構成を有し、又第2のデコーダ
13にもカウンタ11の各段のフリップフロップFF1
〜FF8の出力端子Qからの出力信号が入力されると共
に、クロック信号CLKが入力され、各段のフリップフ
ロップFF1〜FF8の出力端子Qからの出力信号が“
10000011”(2) (=193(10))で、
且つクロック信号CLKが“0”の時に出力信号が“1
”となる構成を有する。この第2のデコーダ13の出力
信号は、カウンタ11の各段のフリップフロップFF1
〜FF8のリセット端子Rとフリップフロップ14のリ
セット端子Rとに加えられる。
【0009】従って、フリップフロップ14は、カウン
タ11がクロック信号CLKを96個カウントし、次の
クロック信号の立上りでセットされ、次にカウンタ11
がクロック信号を97カウントし、合計で193個カウ
ントとした時のクロック信号の立下りでリセットされる
。従って、フリップフロップ14の出力端子Qからの出
力信号の“1”の期間は、クロック信号の立上りから9
7個目の立下りとなり、又出力信号の“0”の期間は、
その立下りから97個目の立上りとなる。それによって
、“1”の期間と“0”の期間とは、何れも96.5と
なり、デューティ比1:1で分周することができる。
タ11がクロック信号CLKを96個カウントし、次の
クロック信号の立上りでセットされ、次にカウンタ11
がクロック信号を97カウントし、合計で193個カウ
ントとした時のクロック信号の立下りでリセットされる
。従って、フリップフロップ14の出力端子Qからの出
力信号の“1”の期間は、クロック信号の立上りから9
7個目の立下りとなり、又出力信号の“0”の期間は、
その立下りから97個目の立上りとなる。それによって
、“1”の期間と“0”の期間とは、何れも96.5と
なり、デューティ比1:1で分周することができる。
【0010】図3は本発明の実施例の動作説明図であり
、(a)はクロック信号CLKの一部を示し、(b)は
第1のデコーダ12の出力信号、(c)は第2のデコー
ダの出力信号、(d)はフリップフロップ14の出力端
子Qからの出力信号のそれぞれ要部を示す。カウンタ1
1のカウント内容がn=96となると、第1のデコーダ
12の出力信号が(b)に示すように“1”となる。 次の97個目のクロック信号CLKがフリップフロップ
14のクロック端子Cに加えられることにより、その立
上りのタイミングでフリップフロップ14はセットされ
て、(d)に示すように、出力端子Qは“1”となる。 カウンタ11のクロック信号CLKのカウントが継続さ
れて、カウント内容が2n+1=193となると、その
時のクロック信号CLKの立下りのタイミングで第2の
デコーダ13の出力信号が(c)に示すように“1”と
なり、フリップフロップ14は(d)に示すようにリセ
ットされる。従って、1/193分周の場合に、デュー
ティ比1:1とすることができる。
、(a)はクロック信号CLKの一部を示し、(b)は
第1のデコーダ12の出力信号、(c)は第2のデコー
ダの出力信号、(d)はフリップフロップ14の出力端
子Qからの出力信号のそれぞれ要部を示す。カウンタ1
1のカウント内容がn=96となると、第1のデコーダ
12の出力信号が(b)に示すように“1”となる。 次の97個目のクロック信号CLKがフリップフロップ
14のクロック端子Cに加えられることにより、その立
上りのタイミングでフリップフロップ14はセットされ
て、(d)に示すように、出力端子Qは“1”となる。 カウンタ11のクロック信号CLKのカウントが継続さ
れて、カウント内容が2n+1=193となると、その
時のクロック信号CLKの立下りのタイミングで第2の
デコーダ13の出力信号が(c)に示すように“1”と
なり、フリップフロップ14は(d)に示すようにリセ
ットされる。従って、1/193分周の場合に、デュー
ティ比1:1とすることができる。
【0011】前述の実施例は、1/193分周の場合を
示すものであるが、他の分周比で奇数分周する場合にも
適用することができるものである。又カウンタやデコー
ダの構成は、他の論理構成とすることも勿論可能である
。
示すものであるが、他の分周比で奇数分周する場合にも
適用することができるものである。又カウンタやデコー
ダの構成は、他の論理構成とすることも勿論可能である
。
【0012】
【発明の効果】以上説明したように、本発明は、1/(
2n+1)の奇数分周を行う分周回路に於いて、カウン
タ1のカウント内容がnの時に第1のデコーダ2からフ
リップフロップ4のトリガ端子Tに“1”の出力信号を
加え、次のクロック信号CLKの立上りでフリップフロ
ップ4をセットし、カウンタ1のカウント内容が(2n
+1)の時に、クロック信号CLKの立下りのタイミン
グで第2のデコーダ3からフリップフロップ4及びカウ
ンタ1をリセットさせるもので、クロック信号CLKの
立上りと立下りとのタイミングを選択して用いることに
より、簡単な構成により、奇数分周の場合でも、正確に
デューティ比1:1に分周することができる利点がある
。
2n+1)の奇数分周を行う分周回路に於いて、カウン
タ1のカウント内容がnの時に第1のデコーダ2からフ
リップフロップ4のトリガ端子Tに“1”の出力信号を
加え、次のクロック信号CLKの立上りでフリップフロ
ップ4をセットし、カウンタ1のカウント内容が(2n
+1)の時に、クロック信号CLKの立下りのタイミン
グで第2のデコーダ3からフリップフロップ4及びカウ
ンタ1をリセットさせるもので、クロック信号CLKの
立上りと立下りとのタイミングを選択して用いることに
より、簡単な構成により、奇数分周の場合でも、正確に
デューティ比1:1に分周することができる利点がある
。
【図1】本発明の原理説明図である。
【図2】本発明の実施例の要部ブロック図である。
【図3】本発明の実施例の動作説明図である。
1 カウンタ
2 第1のデコーダ
3 第2のデコーダ
4 フリップフロップ
Claims (1)
- 【請求項1】 クロック信号を1/(2n+1)に分
周する分周回路に於いて、前記クロック信号をカウント
するカウンタ(1)と、該カウンタ(1)のカウント内
容がnの時に信号を出力する第1のデコーダ(2)と、
前記カウンタ(1)のカウント内容が(2n+1)で且
つ前記クロック信号の立下りのタイミングで信号を出力
して、前記カウンタ(1)をリセットする第2のデコー
ダ(3)と、前記第1のデコーダ(2)の出力信号がト
リガ端子に入力され、前記第2のデコーダ(3)の出力
信号がリセット端子に入力され、前記クロック信号がク
ロック端子に入力されて、出力端子から分周出力信号が
出力されるフリップフロップ(4)とを備えたことを特
徴とする分周回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2373191A JPH04240919A (ja) | 1991-01-25 | 1991-01-25 | 分周回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2373191A JPH04240919A (ja) | 1991-01-25 | 1991-01-25 | 分周回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04240919A true JPH04240919A (ja) | 1992-08-28 |
Family
ID=12118459
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2373191A Pending JPH04240919A (ja) | 1991-01-25 | 1991-01-25 | 分周回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04240919A (ja) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5715536A (en) * | 1980-07-02 | 1982-01-26 | Nec Corp | Rectangular wave output circuit |
JPS603228A (ja) * | 1983-06-20 | 1985-01-09 | Nec Home Electronics Ltd | 分周回路 |
JPS6376616A (ja) * | 1986-09-19 | 1988-04-06 | Sanyo Electric Co Ltd | 可変分周回路 |
-
1991
- 1991-01-25 JP JP2373191A patent/JPH04240919A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5715536A (en) * | 1980-07-02 | 1982-01-26 | Nec Corp | Rectangular wave output circuit |
JPS603228A (ja) * | 1983-06-20 | 1985-01-09 | Nec Home Electronics Ltd | 分周回路 |
JPS6376616A (ja) * | 1986-09-19 | 1988-04-06 | Sanyo Electric Co Ltd | 可変分周回路 |
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