JPH0548432A - 1/3分周回路 - Google Patents
1/3分周回路Info
- Publication number
- JPH0548432A JPH0548432A JP20052791A JP20052791A JPH0548432A JP H0548432 A JPH0548432 A JP H0548432A JP 20052791 A JP20052791 A JP 20052791A JP 20052791 A JP20052791 A JP 20052791A JP H0548432 A JPH0548432 A JP H0548432A
- Authority
- JP
- Japan
- Prior art keywords
- flip
- flop
- input terminal
- clock
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Pulse Circuits (AREA)
Abstract
(57)【要約】
【目的】この発明の目的は、デューティ比が1対1の1
/3分周クロックを得るに際し、遅延素子が不要で、実
装規模の縮小、モノリシック化が容易な1/3分周回路
を提供することにある。 【構成】この発明は、一方の入力端がクロック信号入力
端に接続される排他的論理和ゲートと、クロック入力端
が前記排他的論理和ゲートの出力端に接続される第1の
フリップフロップと、クロック入力端が前記排他的論理
和ゲートの出力端に接続され、データ入力端が前記第1
のフリップフロップの反転出力端に接続され、出力端が
前記第1のフリップフロップのデータ入力端に接続され
ると共に分周出力端となる第2のフリップフロップとを
具備して構成される。
/3分周クロックを得るに際し、遅延素子が不要で、実
装規模の縮小、モノリシック化が容易な1/3分周回路
を提供することにある。 【構成】この発明は、一方の入力端がクロック信号入力
端に接続される排他的論理和ゲートと、クロック入力端
が前記排他的論理和ゲートの出力端に接続される第1の
フリップフロップと、クロック入力端が前記排他的論理
和ゲートの出力端に接続され、データ入力端が前記第1
のフリップフロップの反転出力端に接続され、出力端が
前記第1のフリップフロップのデータ入力端に接続され
ると共に分周出力端となる第2のフリップフロップとを
具備して構成される。
Description
【0001】
【産業上の利用分野】この発明は、モノリシック化を要
求される1/3分周回路に関する。
求される1/3分周回路に関する。
【0002】
【従来の技術】入力クロックから1/3速度のクロック
を生成する1/3分周回路にあっては、図3に示すよう
な3進カウンタがよく用いられている。
を生成する1/3分周回路にあっては、図3に示すよう
な3進カウンタがよく用いられている。
【0003】この回路は、入力クロック信号CLKを第
1、第2のフリップフロップ21,22の各クロック入
力端CKに供給する。そして、第2のフリップフロップ
22の出力Qと第1のフリップフロップ21の反転出力
NQをそれぞれ第1の論理積ゲート23の入力端A,B
に入力し、その出力Y(=A・B)を第1のフリップフ
ロップ21のデータ入力端Dに供給する。さらに、第2
のフリップフロップ22の出力Qと第1のフリップフロ
ップ21の出力Qをそれぞれ第2の論理積ゲート24の
入力端A,Bに入力し、その出力Y(=A・B)を第2
のフリップフロップ22のデータ入力端Dに供給するよ
うにしたものである。1/3分周出力1/3CLKは第
2のフリップフロップ22のQ出力端から得ることがで
きる。
1、第2のフリップフロップ21,22の各クロック入
力端CKに供給する。そして、第2のフリップフロップ
22の出力Qと第1のフリップフロップ21の反転出力
NQをそれぞれ第1の論理積ゲート23の入力端A,B
に入力し、その出力Y(=A・B)を第1のフリップフ
ロップ21のデータ入力端Dに供給する。さらに、第2
のフリップフロップ22の出力Qと第1のフリップフロ
ップ21の出力Qをそれぞれ第2の論理積ゲート24の
入力端A,Bに入力し、その出力Y(=A・B)を第2
のフリップフロップ22のデータ入力端Dに供給するよ
うにしたものである。1/3分周出力1/3CLKは第
2のフリップフロップ22のQ出力端から得ることがで
きる。
【0004】但し、このままでは分周クロックのデュー
ティ比が1対3になってしまうため、反転クロックを併
用するような回路においては、クロックの位相マージン
を低減させる要因となる。このため、従来では図4に示
すような合成回路を用い、遅延素子(遅延時間τ)31
で分周クロックを一定時間遅延させ、その遅延クロック
Aともとの分周クロックBを論理和ゲート(Y=A+
B)32で加算することにより、クロック幅を広げ、デ
ューティ比が1対1の波形を合成出力するようにしてい
る。
ティ比が1対3になってしまうため、反転クロックを併
用するような回路においては、クロックの位相マージン
を低減させる要因となる。このため、従来では図4に示
すような合成回路を用い、遅延素子(遅延時間τ)31
で分周クロックを一定時間遅延させ、その遅延クロック
Aともとの分周クロックBを論理和ゲート(Y=A+
B)32で加算することにより、クロック幅を広げ、デ
ューティ比が1対1の波形を合成出力するようにしてい
る。
【0005】しかしながら、上記のような従来の手法で
は遅延素子を用いるため、その遅延特性の安定化を求め
ようとすると、遅延素子は外付け部品として使用しなけ
ればならない。したがって、回路の実装規模が大きくな
り、モノリシック化が極めて困難になっている。
は遅延素子を用いるため、その遅延特性の安定化を求め
ようとすると、遅延素子は外付け部品として使用しなけ
ればならない。したがって、回路の実装規模が大きくな
り、モノリシック化が極めて困難になっている。
【0006】
【発明が解決しようとする課題】以上述べたように従来
の1/3分周回路では、デューティ比が1対1の分周ク
ロックを得る場合に遅延素子が必要となり、この遅延素
子が実装規模の縮小、マノリシック化を困難にしてい
た。
の1/3分周回路では、デューティ比が1対1の分周ク
ロックを得る場合に遅延素子が必要となり、この遅延素
子が実装規模の縮小、マノリシック化を困難にしてい
た。
【0007】この発明は上記の問題を解決するためにな
されたもので、デューティ比が1対1の1/3分周クロ
ックを得るに際し、遅延素子が不要で、実装規模の縮
小、モノリシック化が容易な1/3分周回路を提供する
ことを目的とする。
されたもので、デューティ比が1対1の1/3分周クロ
ックを得るに際し、遅延素子が不要で、実装規模の縮
小、モノリシック化が容易な1/3分周回路を提供する
ことを目的とする。
【0008】
【課題を解決するための手段】上記目的を達成するため
にこの発明に係る1/3分周回路は、一方の入力端がク
ロック信号入力端に接続される排他的論理和ゲートと、
クロック入力端が前記排他的論理和ゲートの出力端に接
続される第1のフリップフロップと、クロック入力端が
前記排他的論理和ゲートの出力端に接続され、データ入
力端が前記第1のフリップフロップの反転出力端に接続
され、出力端が前記第1のフリップフロップのデータ入
力端に接続されると共に分周出力端となる第2のフリッ
プフロップとを具備することを特徴とする。
にこの発明に係る1/3分周回路は、一方の入力端がク
ロック信号入力端に接続される排他的論理和ゲートと、
クロック入力端が前記排他的論理和ゲートの出力端に接
続される第1のフリップフロップと、クロック入力端が
前記排他的論理和ゲートの出力端に接続され、データ入
力端が前記第1のフリップフロップの反転出力端に接続
され、出力端が前記第1のフリップフロップのデータ入
力端に接続されると共に分周出力端となる第2のフリッ
プフロップとを具備することを特徴とする。
【0009】
【作用】上記構成による1/3分周回路では、第2のフ
リップフロップの出力は入力クロック信号の2回目の立
ち上がりエッジで1となり、2回目の立ち下がりエッジ
で0となり、以後同様の動作の繰り返しにより、デュー
ティ比1対1の1/3分周クロックを得る。
リップフロップの出力は入力クロック信号の2回目の立
ち上がりエッジで1となり、2回目の立ち下がりエッジ
で0となり、以後同様の動作の繰り返しにより、デュー
ティ比1対1の1/3分周クロックを得る。
【0010】
【実施例】以下、図1及び図2を参照してこの発明の一
実施例を説明する。図1はその構成を示すもので、1は
排他的論理和ゲート、2は第1のフリップフロップ、3
は第2のフリップフロップである。
実施例を説明する。図1はその構成を示すもので、1は
排他的論理和ゲート、2は第1のフリップフロップ、3
は第2のフリップフロップである。
【0011】排他的論理和ゲート1の一方の入力端Bは
クロック信号入力端となり、他方の入力端Aは第2のフ
リップフロップ3の出力端Qに接続される。この排他的
論理和ゲート1は入力A,BについてNA・B+A・N
B=Yを演算出力する。
クロック信号入力端となり、他方の入力端Aは第2のフ
リップフロップ3の出力端Qに接続される。この排他的
論理和ゲート1は入力A,BについてNA・B+A・N
B=Yを演算出力する。
【0012】第1のフリップフロップ2のクロック入力
端CKは排他的論理和ゲート1の出力端Yに接続され、
データ入力端Dは第2のフリップフロップ3の出力端Q
に接続される。第2のフリップフロップ3のクロック入
力端CKは排他的論理和ゲート1の出力端Yに接続さ
れ、データ入力端Dは第1のフリップフロップ2の反転
出力端NQに接続され、出力端Qは分周クロック出力端
となる。上記構成において、図2を参照してその動作を
説明する。
端CKは排他的論理和ゲート1の出力端Yに接続され、
データ入力端Dは第2のフリップフロップ3の出力端Q
に接続される。第2のフリップフロップ3のクロック入
力端CKは排他的論理和ゲート1の出力端Yに接続さ
れ、データ入力端Dは第1のフリップフロップ2の反転
出力端NQに接続され、出力端Qは分周クロック出力端
となる。上記構成において、図2を参照してその動作を
説明する。
【0013】図2は入力クロックCLK、排他的論理和
ゲート1の出力Y、第1のフリップフロップ2の反転出
力NQ、第2のフリップフロップ3の出力Qのタイミン
グ関係を示している。
ゲート1の出力Y、第1のフリップフロップ2の反転出
力NQ、第2のフリップフロップ3の出力Qのタイミン
グ関係を示している。
【0014】入力クロックCLKは排他的論理和ゲート
1をそのまま通過して各フリップフロップ2,3に入力
される。ここで、2つのフリップフロップ2,3の出力
初期値をともに“0”とすると、第2のフリップフロッ
プ3の出力Qは入力クロックYの2回目の立ち上がりエ
ッジで“1”となる。
1をそのまま通過して各フリップフロップ2,3に入力
される。ここで、2つのフリップフロップ2,3の出力
初期値をともに“0”とすると、第2のフリップフロッ
プ3の出力Qは入力クロックYの2回目の立ち上がりエ
ッジで“1”となる。
【0015】この結果は排他的論理和ゲート1の一方の
入力Aとなっているから、この時点でゲート出力Yが反
転する。したがって、第2のフリップフロップ3は入力
クロックCLKの立ち下がりエッジに反応するようにな
り、その出力QはCLKの2回目の立ち下がりエッジに
よって再び“0”に戻る。以下、同様の動作を繰り返
し、第2のフリップフロップ3の出力にデューティ比1
対1の1/3分周クロックが得られる。
入力Aとなっているから、この時点でゲート出力Yが反
転する。したがって、第2のフリップフロップ3は入力
クロックCLKの立ち下がりエッジに反応するようにな
り、その出力QはCLKの2回目の立ち下がりエッジに
よって再び“0”に戻る。以下、同様の動作を繰り返
し、第2のフリップフロップ3の出力にデューティ比1
対1の1/3分周クロックが得られる。
【0016】したがって、上記構成による1/3分周回
路は、遅延素子を用いずにデューティ比1対1の1/3
分周クロックが得られ、しかも1個のゲート1と2つの
フリップフロップ2,3で実現できるので、容易に実装
規模の縮小、モノリシック化を図ることができる。尚、
この発明は上記実施例にかぎらず、その要旨を逸脱しな
い範囲で種々変形しても、同様に実施可能であることは
いうまでもない。
路は、遅延素子を用いずにデューティ比1対1の1/3
分周クロックが得られ、しかも1個のゲート1と2つの
フリップフロップ2,3で実現できるので、容易に実装
規模の縮小、モノリシック化を図ることができる。尚、
この発明は上記実施例にかぎらず、その要旨を逸脱しな
い範囲で種々変形しても、同様に実施可能であることは
いうまでもない。
【0017】
【発明の効果】以上のようにこの発明によれば、デュー
ティ比が1対1の1/3分周クロックを得るに際し、遅
延素子が不要で、実装規模の縮小、モノリシック化が容
易な1/3分周回路を提供することができる。
ティ比が1対1の1/3分周クロックを得るに際し、遅
延素子が不要で、実装規模の縮小、モノリシック化が容
易な1/3分周回路を提供することができる。
【図1】この発明に係る1/3分周回路の一実施例を示
す論理回路図。
す論理回路図。
【図2】同実施例の各出力のタイミング関係を示すタイ
ミング図。
ミング図。
【図3】従来の1/3分周回路の構成を示す論理回路
図。
図。
【図4】図3の出力クロックをデューティ比1対1に変
換するための合成回路を示す論理回路図。
換するための合成回路を示す論理回路図。
1…排他的論理和ゲート、2…第1のフリップフロッ
プ、3…第2のフリップフロップ、CLK…入力クロッ
ク信号。
プ、3…第2のフリップフロップ、CLK…入力クロッ
ク信号。
Claims (1)
- 【請求項1】 一方の入力端がクロック信号入力端に接
続される排他的論理和ゲートと、クロック入力端が前記
排他的論理和ゲートの出力端に接続される第1のフリッ
プフロップと、クロック入力端が前記排他的論理和ゲー
トの出力端に接続され、データ入力端が前記第1のフリ
ップフロップの反転出力端に接続され、出力端が前記第
1のフリップフロップのデータ入力端に接続されると共
に分周出力端となる第2のフリップフロップとを具備す
る1/3分周回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20052791A JPH0548432A (ja) | 1991-08-09 | 1991-08-09 | 1/3分周回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20052791A JPH0548432A (ja) | 1991-08-09 | 1991-08-09 | 1/3分周回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0548432A true JPH0548432A (ja) | 1993-02-26 |
Family
ID=16425797
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20052791A Pending JPH0548432A (ja) | 1991-08-09 | 1991-08-09 | 1/3分周回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0548432A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20030040035A (ko) * | 2001-11-13 | 2003-05-22 | 미쓰비시덴키 가부시키가이샤 | 분주 회로 |
US8278974B2 (en) | 2010-04-09 | 2012-10-02 | Semiconductor Energy Laboratory Co., Ltd. | Divider circuit |
US10084458B1 (en) | 2017-03-24 | 2018-09-25 | Toshiba Memory Corporation | Frequency divider circuit |
-
1991
- 1991-08-09 JP JP20052791A patent/JPH0548432A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20030040035A (ko) * | 2001-11-13 | 2003-05-22 | 미쓰비시덴키 가부시키가이샤 | 분주 회로 |
US8278974B2 (en) | 2010-04-09 | 2012-10-02 | Semiconductor Energy Laboratory Co., Ltd. | Divider circuit |
US10084458B1 (en) | 2017-03-24 | 2018-09-25 | Toshiba Memory Corporation | Frequency divider circuit |
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