JPS61230427A - ２／（２ｎ＋１）分周回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は分周回路、更に詳しくは２／（２ｎ＋１　）分
周回路に関する。

従来の技術 従来入力パルスの周波数を２７（２ｎ＋１　）の周波数
に分周する回路として、全デジタル式で簡単なものがな
かった。

発明が解決しようとする問題点 本発明は、全デジタル式の簡単な２／（２ｎ＋１　）分
周回路を提供する事を目的とする。

問題点を解決するための手段 本願の第１の発明は、デユーティが略々１：１０入カパ
ルスを、周波数が１７（２ｎ＋１　）でデユーティが１
：２ｎのパルスに分周する１／（２ｎ＋１　）分周回路
と、このｊ／（２ｎ＋１）分周回路の出力を前記入力パ
ルスの正、負いずれかのリーディングエツジで前記入力
パルスのｎクロック分だけシフトさせる第１のシフトレ
ジスタと、この第１のシフトレジスタとは逆極性のリー
ディングエツジで前記入力パルスの１クロック分だけシ
フトさせる第２のシフトレジスタと、この第２のシフト
レジスタの出力と前記１／（２ｎ＋１　）分周回路の出
力との論理積を得る回路とを備えた全ディジタル式の２
７（２ｎ＋１　）分周回路である。

本願の第２の発明は、デユーティが１：１の入力パルス
を、周波数が１／（２ｎ＋１）で高レベル期間と低レベ
ル期間の比が１：２ｎのパルスに分周する１／（２ｎ−
）−１）分周回路と、この１／（２ｎ＋１）分周回路の
出力を前記入力パルスのｎ周期の期間だけ遅延させるシ
フトレジスタと、このシフトレジスタの出力と前記入力
パルスを反転させたパルスとの論理積を得る第１のＡＮ
Ｄ回路と、前記１／（２ｍ＋１　）分周回路出力と前記
入力パルスとの論理積を得る第２のＡＮＤ回路と、前記
第１．第２のＡＮＤ回路の出力の論理和を得るＯＲ回路
とを備えた全ディジタル式の２７（２ｎ＋１）分周回路
である。

作　　用 本発明は前記した構成により、デユーティが略々１：１
の入力パルスよｈ　、２／（２ｎ＋１　）に分周したパ
ルスを得ることができる。

実施例 以下、図面により本発明の詳細な説明する０２／（２ｎ
＋１　）分周回路のうち、ｎ　＝　１とした２／３分周
回路で説明を行なう。

第１図は本願筒１の発明の第１の実施例を示す図であっ
て、第２図に示す波形図と共に動作を説明する。

第１図において、１は入力端子であって、第２図ａに示
すようなデユーティが略々１：１のパルスが加えられる
。２は一般の１／／３分周回路であって、加えられたパ
ルスの周波数を１／３に分周して、第２図すに示すよう
な高レベル期間と低レベル期間の比が２：１のパルスが
出力される。そしてこのパルスは第１のシフトレジスタ
３のデータＤ端子に加えられ、クロックＧＫ端子に加え
られている入力パルスａの正のリーディングエツジでト
リガされて、出力端子Ｑに、第２図Ｃに示すような１／
３分周回路２の出力信号を、端子１に加えられた入力パ
ルスの１周期分だけシフトさせた信号波形が得られる。

なお、一般の２／（２ｎ＋１　）分周回路の場合には、
この第１のシフトレジスタ３は、１／（２ｎ＋１）分周
回路の出力信号を、端子１に加えられた入力パルスのｎ
周期分だけシフトするように構成すれば良い。

この信号波形（第２図Ｃ）は、第２のシフトレジスタ４
のデータ端子りに加えられ、クロックＣＫ端子に加えら
れている入力パルスａの負のリーディングエツジでトリ
ガされて、出力端子Ｑに、第２図ｄに示すような信号波
形が得られる０そして１Ａ分周回路２の出力（第２図ｂ
）と第２のシフトレジスタへの出力（第２図ｄ）とが、
ＡＮＤ回路６で、論理積がとられて、その出力端子６に
第２図ｅに示すような出力パルスが得られる。この出力
パルスは、入力端子１に加えられた入力パルスの３周期
（例えば第２図ｔ２〜ｔ８の期間）の期間に、２周期の
パルスが存在し、第１図に示した回路は２／（分周回路
を構成している事となる。

第３図は、本発明の第２の実施例を示す図であって、第
１図との差は、１／３分周回路の出力波形のデユーティ
比（高レベル期間と低レベル期間との比）が１：２にな
っている点にある。第４図の波形図を用いて動作を説明
する。入力端子１に加えられた第４図ａに示す入力パル
スは、１／１分周回路７で分周され第４図すに示すよう
なパルス波形が得られる。このパルス波形は、第１図に
示した第１の実施例と同様に、第１．第２のシフトレジ
スタ８．９で波形が入力パルス（第４図ａの波形）の正
及び負のリーディングエツジをクロックとして遅延され
、第４図ｄに示すパルスが第２のシフトレジスタ９出力
として得られる。このシフトレジスタ９の出力パルス（
第４図ｄ）と１／３分周回路の出力パルス（第４図ｂ）
とはＯＲ回路１゜で論理和がとられて、出力端子６に第
４図ｅに示すような入力パルスの周波数を２Ａに分周し
た出力パルスが得られる。つまり、出力端子６に得られ
る出力パルスは、入力端子１に加えられた入力パル２の
３周期（例えば、第４図’１２〜”１８の期間）の期間
に、２周期分のパルスが存在し、第３図に示した回路も
Ｖ３分周回路を構成している。

なお、以上の実施例に示した１／３分周回路は一般的な
１Ａ分周回路であって、多くのディジタル回路に関する
文献に記載されているのでその構成・説明等は省略する
。

第６図は本発明の他の実施例を示す図であって、第１図
、第３図に示した実施例との差は、第１図。

第３図の第１のシフトレジスタ３または８を、１／３分
周回路を構成するフリップフロップと兼用して、構成を
簡単にしたものである。

入力端子１に加えられた第６図ａに示す入力パルスは、
クロックの正のリーディングエツジで動作する第１．第
２のフリップフロップ１１，１２とＮＡＮＤ回路１３で
構成された１／３分周回路（なおこの１／３分周回路は
衆知の回路であるので詳しい動作説明は略する。）で１
Ａの周波数に分周されて、第１のフリップフロップ１１
、及び第２のフリップフロップ１２の出力端子Ｑには、
それぞれ第６図す、ａに示すようなパルスが得られる０
そして、第２の７リツプフロツプ１２の出力波形（第６
図Ｃ）は、入力パルス（第６図ａ）の負のリーディング
エツジをクロックとする第２のシフトレジスタ１４でパ
ルス遅延されて、第６図ｅに示スパルスが第２のシフト
レジスタ１４の出力端子に得られる。そして、第１の７
リツプフロツプ１１の出力パルス（第６図ｂ）と、第２
のシフトレジスタ１４の出力パルス（第６図８）は、Ａ
ＮＤ回路１６で論理積がとられ、その出力端子６には第
６図に示すように、入力パルスの周波数が２Ａに分周さ
れた出力パルスが得られ、第６図に示す簡単な回路で２
／３分周回路を構成する事ができる。

なお以上の説明では２／（２ｎ＋１　）分周回路のｎ＝
１とした２／３分周回路について説明したが、一般の２
／（２ｎ＋１　）分周回路を構成するには、第１図。

第３図の各実施例で、１Ａ分周回路２．７を１／（（２
ｎ＋１）分周回路１２．第１のシフトレジスタ３゜８、
を、１／（２ｎ＋１）分周回路の出力信号を入力端子１
に加えられる入力パルスのｎ周期の期間だけシフトする
シフトレジスタとすることＫより達成される。

そして、この第１のシフトレジスタ（ｎ周期シフト用）
を、１／（２ｎ＋１）分周回路を構成するシフトレジス
タと兼用する構成とすることにより、第６図の第３の実
施例も一般の２／（２ｎ＋１）分周回路に拡張できるこ
とも明らかである。

次に本願の第２の発明について説明する。第１の発明と
同様に、２／（２ｎ＋１　’）分周回路のうちｎ＝１と
した２／３分周回路を実施例として説明する。

第７図は本願筒２の発明の第１の実施例を示す図であっ
て、第８図に示す波形図を用いて動作を説明する。

第７図において、１６は入力端子であって、第８図＆に
示すようなデユーティが１：１のパルスが加えられる。

１７は１Ａ分周回路であって、加えられたパルスの周波
数を１／３に分周して、第８図すに示すような、高レベ
ル期間と低レベル期間の比が１：２のパルスが出力され
る。そしてこのパルスは、シフトレジスタＳＲ１のデー
タ端子りに加えられて、クロック端子ＣＫに加えられて
いる入力パルス（第８図ａ）の１周期の期間だけ（一般
の２７（２ｎ＋１　）分周回路の場合にはｎ周期の期間
だけ）遅延されて、シフトレジスタＳＲ１の出力端子Ｑ
には第８図Ｃに示すようなパルスが出力される。そして
、入力パルス（第８図ａ）をインバータ１８によって反
転して得られたパルスと、シフトレジスタＳＲ１の出力
パルス（第８図Ｃ）との論理積を第１のＡＮＤ回路１９
によって得て第８図６に示すパルスが得られる。一方、
１／３分周回路の出力パルス（第８図ｂ）と、入力パル
ス（第８図ａ）とは、第２のＡＮＤ回路２０に加えられ
て、第８図ｄに示すようなパルスが得られる。

そして、この第１．第２Ｃ）ＡＮＤ回路１９．２０の出
力パルスの論理和をＯＲ回路２１で得る事により、その
出力端子２２に第８図ｆに示すパルスが得られる。この
出力パルスは、入力端子１に加えられた入力パルスの３
周期の期間（例えば第８図ｔ３３〜ｔ３９の期間）に、
２周期分のパルスが存在し、第７図に示した回路は簡単
な構成のしかも全デジタル式の２／３分周回路を構成し
ている事となる。

第９図は、本願筒２の発明の第２の実施例を示す図であ
って、第７図との差は、第７図におけるシフトレジスタ
ＳＲ１を、１Ａ分周回路を構成するフリップフロップと
兼用して構成を簡単にしたものである。

入力端子１６に加えられた第１０図ａに示す入力パルス
は、クロック端子ＧＫに加えられるパルスの正のリーデ
ィングエツジでトリガ動作が行なわれる第１．第２のフ
リップフロップＦＦ１．ＦＦ２及びＮＯＲ回路２３で構
成された衆知の１／３分周回路（なお、この１／３分周
回路は衆知の回路であるので、動作説明は省略する。）
で、１／３の周波数に分周されて、第１及び第２の７リ
ツプフロツプの出力端子にはそれぞれ第１０図す、ａに
示すようなパルスが得られる。そして入力パルス（第１
’Ｏ図ａ）を１ノバータ１Ｂで反転したパルスと前記第
２の７リツプフロツプＦＦ２の出力パルス（第１０図Ｃ
）との論理積を第１のＡＮＤ回路１９で得て、第１０図
１に示すパルスが得られる。一方、第１の７リツプフロ
ツプＦＦ、の出力パルス（第１０図ｂ）と、入力パルス
（第１０図ａ）との論理積を第２のＡＮＤ回路２０で得
て第１０図ｅに示すパルスが得られる。そして、ＯＲ回
路２１で第１．第２のＡＮＤ回路１９．２０の出力パル
スの論理和を得て、その出力端子２２に第１０図ｑＫ示
すような出力パルスを得る。この出力パルスは、入力端
子１６に加えられた入力パルスの３周期の期間（例えば
第１０図ｔ１３〜ｔ１９の期間）に、２周期分のパルス
が存在し、第９図に示した回路は、非常に簡単な構成の
しかも全デジタル式の２Ａ分周回路を構成している事と
なる。

なお、以上の第２の発明の説明においても、第１の発明
の説明のときと同様に、２／（２ｎ＋１　）分周回路の
うちｎ　＝　１とした２／３分周回路について述べたが
、一般の２／（２ｎ＋１）分周回路を構成するには、第
７図の実施例で１／３分周回路１７を１／（２ｎ＋１）
分周回路に、シフトレジスタＳＲ１を、この１／（２ｎ
＋１　）分周回路の出力信号を入力端子１６に加えられ
る入力パルスのｎ周期の期間だけシフトするシフトレジ
スタとすることにより達成される。

そして、このシフトレジスタ（ｎ周期シフト用）を、１
／（２ｎ＋１）分周回路を構成するシフトレジスタと兼
用することにより、第９図の第２の実施例も一般の２／
（２！１＋１　）分周回路に拡張できることも明らかで
ある。

発明の効果 以上のように、本発明によれば非常に簡単な回路構成で
全デジタル回路の２／（２ｎ＋１　）分周回路を得る事
ができ、その利用効果は大きい。

【図面の簡単な説明】

第１図は本願筒１の発明の第１の実施例を示す回路図、
第２図はその動作説明の為の波形図、第３図は第１の発
明の第２の実施例を示す回路図、第４図はその動作説明
の為の波形図、第６図は第１の発明の第３の実施例を示
す回路図、第６図はその動作説明の為の波形図である。 第７図は本願筒２の発明の第１の実施例を示す回路図、
第８図はその動作説明の為の波形図、第９図は第２の発
明の第２の実施例を示す回路図、第１０図はその動作説
明の為の波形図である。 １・・・・・・入力端子、２．７・・・・・・１／３分
周回路、３゜８・・・・・・第１のシフトレジスタ、４
，９．１４・・・・・・第２のシフトレジスタ、６，１
６・・・・・・ＡＮＤ回路、６．９・・・・・・出力ｉ
子、１０・・・・・・ＯＲ回路、１１・・・・・・第１
のフリップフロップ、１２・・・・・・第２のフリップ
フロップ、１６・・・・・・入力端子、１７・・・・・
・１／３分周回路、１９．２０・・・・・・第１及び第
２のＡＮＤ回路、２１・・・・・・ＯＲ回路、２２・・
・・・・出力端子、ＳＲ１・・・・・・シフトレジスタ
、ＦＦ１．ＦＦ２・・・・・・第１及び第２の７リツプ
フロツプ０ 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図 第２図 第３図 第５図 第６図 第７図 Ｚθ 第８図 第９図

Claims (4)

【特許請求の範囲】
1. （１）デューティが略々１：１の入力パルスを、周波数
   が１／（２ｎ＋１）（ｎ：正の整数）で高レベル期間と
   低レベル期間との比が２ｎ：１もしくは１：２ｎのパル
   スに分周する１／（２ｎ＋１）分周回路と、この１／（
   ２ｎ＋１）分周回路の出力を前記入力パルスの正、負い
   ずれかのリーディングエッジで前記入力パルスのｎクロ
   ック分だけシフトさせる第１のシフトレジスタとこの第
   １のシフトレジスタの出力を前記第１のシフトレジスタ
   とは逆極性のリーディングエッジで前記入力パルスの１
   クロック分だけシフトさせる第２のシフトレジスタと、
   この第２のシフトレジスタの出力と前記１／（２ｎ＋１
   ）分周回路の出力との論理積もしくは論理和を得る回路
   とを備えた２／（２ｎ＋１）分周回路。
2. （２）第１のシフトレジスタが、１／（２ｎ＋１）分周
   回路を構成するシフトレジスタを兼ねている事を特徴と
   する特許請求の範囲第１項記載の２／（２ｎ＋１）分周
   回路。
3. （３）デューティが１：１の入力パルスを、周波数が１
   ／（２ｎ＋１）（ｎ：正の整数）で高レベル期間と低レ
   ベル期間の比が１：２ｎのパルスに分周する１／（２ｎ
   ＋１）分周回路の出力を前記入力パルスのｎ周期の期間
   だけ遅延させるシフトレジスタと、このシフトレジスタ
   の出力と前記入力パルスを反転させたパルスとの論理積
   を得る第１のＡＮＤ回路と、前記１／（２ｎ＋１）分周
   回路の出力と前記入力パルスとの論理積を得る第２のＡ
   ＮＤ回路と、前記第第１、第２のＡＮＤ回路の出力論理
   和を得るＯＲ回路とを備えた２／（２ｎ＋１）分周回路
   。
4. （４）シフトレジスタが、１／（２ｎ＋１）分周回路を
   構成するシフトレジスタを兼ねている事を特徴とする特
   許請求の範囲第３項記載の２／（２ｎ＋１）分周回路。