JPS61230427A - 2/(2n+1)分周回路 - Google Patents
2/(2n+1)分周回路Info
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- JPS61230427A JPS61230427A JP7026185A JP7026185A JPS61230427A JP S61230427 A JPS61230427 A JP S61230427A JP 7026185 A JP7026185 A JP 7026185A JP 7026185 A JP7026185 A JP 7026185A JP S61230427 A JPS61230427 A JP S61230427A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は分周回路、更に詳しくは2/(2n+1 )分
周回路に関する。
周回路に関する。
従来の技術
従来入力パルスの周波数を27(2n+1 )の周波数
に分周する回路として、全デジタル式で簡単なものがな
かった。
に分周する回路として、全デジタル式で簡単なものがな
かった。
発明が解決しようとする問題点
本発明は、全デジタル式の簡単な2/(2n+1 )分
周回路を提供する事を目的とする。
周回路を提供する事を目的とする。
問題点を解決するための手段
本願の第1の発明は、デユーティが略々1:10入カパ
ルスを、周波数が17(2n+1 )でデユーティが1
:2nのパルスに分周する1/(2n+1 )分周回路
と、このj/(2n+1)分周回路の出力を前記入力パ
ルスの正、負いずれかのリーディングエツジで前記入力
パルスのnクロック分だけシフトさせる第1のシフトレ
ジスタと、この第1のシフトレジスタとは逆極性のリー
ディングエツジで前記入力パルスの1クロック分だけシ
フトさせる第2のシフトレジスタと、この第2のシフト
レジスタの出力と前記1/(2n+1 )分周回路の出
力との論理積を得る回路とを備えた全ディジタル式の2
7(2n+1 )分周回路である。
ルスを、周波数が17(2n+1 )でデユーティが1
:2nのパルスに分周する1/(2n+1 )分周回路
と、このj/(2n+1)分周回路の出力を前記入力パ
ルスの正、負いずれかのリーディングエツジで前記入力
パルスのnクロック分だけシフトさせる第1のシフトレ
ジスタと、この第1のシフトレジスタとは逆極性のリー
ディングエツジで前記入力パルスの1クロック分だけシ
フトさせる第2のシフトレジスタと、この第2のシフト
レジスタの出力と前記1/(2n+1 )分周回路の出
力との論理積を得る回路とを備えた全ディジタル式の2
7(2n+1 )分周回路である。
本願の第2の発明は、デユーティが1:1の入力パルス
を、周波数が1/(2n+1)で高レベル期間と低レベ
ル期間の比が1:2nのパルスに分周する1/(2n−
)−1)分周回路と、この1/(2n+1)分周回路の
出力を前記入力パルスのn周期の期間だけ遅延させるシ
フトレジスタと、このシフトレジスタの出力と前記入力
パルスを反転させたパルスとの論理積を得る第1のAN
D回路と、前記1/(2m+1 )分周回路出力と前記
入力パルスとの論理積を得る第2のAND回路と、前記
第1.第2のAND回路の出力の論理和を得るOR回路
とを備えた全ディジタル式の27(2n+1)分周回路
である。
を、周波数が1/(2n+1)で高レベル期間と低レベ
ル期間の比が1:2nのパルスに分周する1/(2n−
)−1)分周回路と、この1/(2n+1)分周回路の
出力を前記入力パルスのn周期の期間だけ遅延させるシ
フトレジスタと、このシフトレジスタの出力と前記入力
パルスを反転させたパルスとの論理積を得る第1のAN
D回路と、前記1/(2m+1 )分周回路出力と前記
入力パルスとの論理積を得る第2のAND回路と、前記
第1.第2のAND回路の出力の論理和を得るOR回路
とを備えた全ディジタル式の27(2n+1)分周回路
である。
作 用
本発明は前記した構成により、デユーティが略々1:1
の入力パルスよh 、2/(2n+1 )に分周したパ
ルスを得ることができる。
の入力パルスよh 、2/(2n+1 )に分周したパ
ルスを得ることができる。
実施例
以下、図面により本発明の詳細な説明する02/(2n
+1 )分周回路のうち、n = 1とした2/3分周
回路で説明を行なう。
+1 )分周回路のうち、n = 1とした2/3分周
回路で説明を行なう。
第1図は本願筒1の発明の第1の実施例を示す図であっ
て、第2図に示す波形図と共に動作を説明する。
て、第2図に示す波形図と共に動作を説明する。
第1図において、1は入力端子であって、第2図aに示
すようなデユーティが略々1:1のパルスが加えられる
。2は一般の1//3分周回路であって、加えられたパ
ルスの周波数を1/3に分周して、第2図すに示すよう
な高レベル期間と低レベル期間の比が2:1のパルスが
出力される。そしてこのパルスは第1のシフトレジスタ
3のデータD端子に加えられ、クロックGK端子に加え
られている入力パルスaの正のリーディングエツジでト
リガされて、出力端子Qに、第2図Cに示すような1/
3分周回路2の出力信号を、端子1に加えられた入力パ
ルスの1周期分だけシフトさせた信号波形が得られる。
すようなデユーティが略々1:1のパルスが加えられる
。2は一般の1//3分周回路であって、加えられたパ
ルスの周波数を1/3に分周して、第2図すに示すよう
な高レベル期間と低レベル期間の比が2:1のパルスが
出力される。そしてこのパルスは第1のシフトレジスタ
3のデータD端子に加えられ、クロックGK端子に加え
られている入力パルスaの正のリーディングエツジでト
リガされて、出力端子Qに、第2図Cに示すような1/
3分周回路2の出力信号を、端子1に加えられた入力パ
ルスの1周期分だけシフトさせた信号波形が得られる。
なお、一般の2/(2n+1 )分周回路の場合には、
この第1のシフトレジスタ3は、1/(2n+1)分周
回路の出力信号を、端子1に加えられた入力パルスのn
周期分だけシフトするように構成すれば良い。
この第1のシフトレジスタ3は、1/(2n+1)分周
回路の出力信号を、端子1に加えられた入力パルスのn
周期分だけシフトするように構成すれば良い。
この信号波形(第2図C)は、第2のシフトレジスタ4
のデータ端子りに加えられ、クロックCK端子に加えら
れている入力パルスaの負のリーディングエツジでトリ
ガされて、出力端子Qに、第2図dに示すような信号波
形が得られる0そして1A分周回路2の出力(第2図b
)と第2のシフトレジスタへの出力(第2図d)とが、
AND回路6で、論理積がとられて、その出力端子6に
第2図eに示すような出力パルスが得られる。この出力
パルスは、入力端子1に加えられた入力パルスの3周期
(例えば第2図t2〜t8の期間)の期間に、2周期の
パルスが存在し、第1図に示した回路は2/(分周回路
を構成している事となる。
のデータ端子りに加えられ、クロックCK端子に加えら
れている入力パルスaの負のリーディングエツジでトリ
ガされて、出力端子Qに、第2図dに示すような信号波
形が得られる0そして1A分周回路2の出力(第2図b
)と第2のシフトレジスタへの出力(第2図d)とが、
AND回路6で、論理積がとられて、その出力端子6に
第2図eに示すような出力パルスが得られる。この出力
パルスは、入力端子1に加えられた入力パルスの3周期
(例えば第2図t2〜t8の期間)の期間に、2周期の
パルスが存在し、第1図に示した回路は2/(分周回路
を構成している事となる。
第3図は、本発明の第2の実施例を示す図であって、第
1図との差は、1/3分周回路の出力波形のデユーティ
比(高レベル期間と低レベル期間との比)が1:2にな
っている点にある。第4図の波形図を用いて動作を説明
する。入力端子1に加えられた第4図aに示す入力パル
スは、1/1分周回路7で分周され第4図すに示すよう
なパルス波形が得られる。このパルス波形は、第1図に
示した第1の実施例と同様に、第1.第2のシフトレジ
スタ8.9で波形が入力パルス(第4図aの波形)の正
及び負のリーディングエツジをクロックとして遅延され
、第4図dに示すパルスが第2のシフトレジスタ9出力
として得られる。このシフトレジスタ9の出力パルス(
第4図d)と1/3分周回路の出力パルス(第4図b)
とはOR回路1゜で論理和がとられて、出力端子6に第
4図eに示すような入力パルスの周波数を2Aに分周し
た出力パルスが得られる。つまり、出力端子6に得られ
る出力パルスは、入力端子1に加えられた入力パル2の
3周期(例えば、第4図’12〜”18の期間)の期間
に、2周期分のパルスが存在し、第3図に示した回路も
V3分周回路を構成している。
1図との差は、1/3分周回路の出力波形のデユーティ
比(高レベル期間と低レベル期間との比)が1:2にな
っている点にある。第4図の波形図を用いて動作を説明
する。入力端子1に加えられた第4図aに示す入力パル
スは、1/1分周回路7で分周され第4図すに示すよう
なパルス波形が得られる。このパルス波形は、第1図に
示した第1の実施例と同様に、第1.第2のシフトレジ
スタ8.9で波形が入力パルス(第4図aの波形)の正
及び負のリーディングエツジをクロックとして遅延され
、第4図dに示すパルスが第2のシフトレジスタ9出力
として得られる。このシフトレジスタ9の出力パルス(
第4図d)と1/3分周回路の出力パルス(第4図b)
とはOR回路1゜で論理和がとられて、出力端子6に第
4図eに示すような入力パルスの周波数を2Aに分周し
た出力パルスが得られる。つまり、出力端子6に得られ
る出力パルスは、入力端子1に加えられた入力パル2の
3周期(例えば、第4図’12〜”18の期間)の期間
に、2周期分のパルスが存在し、第3図に示した回路も
V3分周回路を構成している。
なお、以上の実施例に示した1/3分周回路は一般的な
1A分周回路であって、多くのディジタル回路に関する
文献に記載されているのでその構成・説明等は省略する
。
1A分周回路であって、多くのディジタル回路に関する
文献に記載されているのでその構成・説明等は省略する
。
第6図は本発明の他の実施例を示す図であって、第1図
、第3図に示した実施例との差は、第1図。
、第3図に示した実施例との差は、第1図。
第3図の第1のシフトレジスタ3または8を、1/3分
周回路を構成するフリップフロップと兼用して、構成を
簡単にしたものである。
周回路を構成するフリップフロップと兼用して、構成を
簡単にしたものである。
入力端子1に加えられた第6図aに示す入力パルスは、
クロックの正のリーディングエツジで動作する第1.第
2のフリップフロップ11,12とNAND回路13で
構成された1/3分周回路(なおこの1/3分周回路は
衆知の回路であるので詳しい動作説明は略する。)で1
Aの周波数に分周されて、第1のフリップフロップ11
、及び第2のフリップフロップ12の出力端子Qには、
それぞれ第6図す、aに示すようなパルスが得られる0
そして、第2の7リツプフロツプ12の出力波形(第6
図C)は、入力パルス(第6図a)の負のリーディング
エツジをクロックとする第2のシフトレジスタ14でパ
ルス遅延されて、第6図eに示スパルスが第2のシフト
レジスタ14の出力端子に得られる。そして、第1の7
リツプフロツプ11の出力パルス(第6図b)と、第2
のシフトレジスタ14の出力パルス(第6図8)は、A
ND回路16で論理積がとられ、その出力端子6には第
6図に示すように、入力パルスの周波数が2Aに分周さ
れた出力パルスが得られ、第6図に示す簡単な回路で2
/3分周回路を構成する事ができる。
クロックの正のリーディングエツジで動作する第1.第
2のフリップフロップ11,12とNAND回路13で
構成された1/3分周回路(なおこの1/3分周回路は
衆知の回路であるので詳しい動作説明は略する。)で1
Aの周波数に分周されて、第1のフリップフロップ11
、及び第2のフリップフロップ12の出力端子Qには、
それぞれ第6図す、aに示すようなパルスが得られる0
そして、第2の7リツプフロツプ12の出力波形(第6
図C)は、入力パルス(第6図a)の負のリーディング
エツジをクロックとする第2のシフトレジスタ14でパ
ルス遅延されて、第6図eに示スパルスが第2のシフト
レジスタ14の出力端子に得られる。そして、第1の7
リツプフロツプ11の出力パルス(第6図b)と、第2
のシフトレジスタ14の出力パルス(第6図8)は、A
ND回路16で論理積がとられ、その出力端子6には第
6図に示すように、入力パルスの周波数が2Aに分周さ
れた出力パルスが得られ、第6図に示す簡単な回路で2
/3分周回路を構成する事ができる。
なお以上の説明では2/(2n+1 )分周回路のn=
1とした2/3分周回路について説明したが、一般の2
/(2n+1 )分周回路を構成するには、第1図。
1とした2/3分周回路について説明したが、一般の2
/(2n+1 )分周回路を構成するには、第1図。
第3図の各実施例で、1A分周回路2.7を1/((2
n+1)分周回路12.第1のシフトレジスタ3゜8、
を、1/(2n+1)分周回路の出力信号を入力端子1
に加えられる入力パルスのn周期の期間だけシフトする
シフトレジスタとすることKより達成される。
n+1)分周回路12.第1のシフトレジスタ3゜8、
を、1/(2n+1)分周回路の出力信号を入力端子1
に加えられる入力パルスのn周期の期間だけシフトする
シフトレジスタとすることKより達成される。
そして、この第1のシフトレジスタ(n周期シフト用)
を、1/(2n+1)分周回路を構成するシフトレジス
タと兼用する構成とすることにより、第6図の第3の実
施例も一般の2/(2n+1)分周回路に拡張できるこ
とも明らかである。
を、1/(2n+1)分周回路を構成するシフトレジス
タと兼用する構成とすることにより、第6図の第3の実
施例も一般の2/(2n+1)分周回路に拡張できるこ
とも明らかである。
次に本願の第2の発明について説明する。第1の発明と
同様に、2/(2n+1 ’)分周回路のうちn=1と
した2/3分周回路を実施例として説明する。
同様に、2/(2n+1 ’)分周回路のうちn=1と
した2/3分周回路を実施例として説明する。
第7図は本願筒2の発明の第1の実施例を示す図であっ
て、第8図に示す波形図を用いて動作を説明する。
て、第8図に示す波形図を用いて動作を説明する。
第7図において、16は入力端子であって、第8図&に
示すようなデユーティが1:1のパルスが加えられる。
示すようなデユーティが1:1のパルスが加えられる。
17は1A分周回路であって、加えられたパルスの周波
数を1/3に分周して、第8図すに示すような、高レベ
ル期間と低レベル期間の比が1:2のパルスが出力され
る。そしてこのパルスは、シフトレジスタSR1のデー
タ端子りに加えられて、クロック端子CKに加えられて
いる入力パルス(第8図a)の1周期の期間だけ(一般
の27(2n+1 )分周回路の場合にはn周期の期間
だけ)遅延されて、シフトレジスタSR1の出力端子Q
には第8図Cに示すようなパルスが出力される。そして
、入力パルス(第8図a)をインバータ18によって反
転して得られたパルスと、シフトレジスタSR1の出力
パルス(第8図C)との論理積を第1のAND回路19
によって得て第8図6に示すパルスが得られる。一方、
1/3分周回路の出力パルス(第8図b)と、入力パル
ス(第8図a)とは、第2のAND回路20に加えられ
て、第8図dに示すようなパルスが得られる。
数を1/3に分周して、第8図すに示すような、高レベ
ル期間と低レベル期間の比が1:2のパルスが出力され
る。そしてこのパルスは、シフトレジスタSR1のデー
タ端子りに加えられて、クロック端子CKに加えられて
いる入力パルス(第8図a)の1周期の期間だけ(一般
の27(2n+1 )分周回路の場合にはn周期の期間
だけ)遅延されて、シフトレジスタSR1の出力端子Q
には第8図Cに示すようなパルスが出力される。そして
、入力パルス(第8図a)をインバータ18によって反
転して得られたパルスと、シフトレジスタSR1の出力
パルス(第8図C)との論理積を第1のAND回路19
によって得て第8図6に示すパルスが得られる。一方、
1/3分周回路の出力パルス(第8図b)と、入力パル
ス(第8図a)とは、第2のAND回路20に加えられ
て、第8図dに示すようなパルスが得られる。
そして、この第1.第2C)AND回路19.20の出
力パルスの論理和をOR回路21で得る事により、その
出力端子22に第8図fに示すパルスが得られる。この
出力パルスは、入力端子1に加えられた入力パルスの3
周期の期間(例えば第8図t33〜t39の期間)に、
2周期分のパルスが存在し、第7図に示した回路は簡単
な構成のしかも全デジタル式の2/3分周回路を構成し
ている事となる。
力パルスの論理和をOR回路21で得る事により、その
出力端子22に第8図fに示すパルスが得られる。この
出力パルスは、入力端子1に加えられた入力パルスの3
周期の期間(例えば第8図t33〜t39の期間)に、
2周期分のパルスが存在し、第7図に示した回路は簡単
な構成のしかも全デジタル式の2/3分周回路を構成し
ている事となる。
第9図は、本願筒2の発明の第2の実施例を示す図であ
って、第7図との差は、第7図におけるシフトレジスタ
SR1を、1A分周回路を構成するフリップフロップと
兼用して構成を簡単にしたものである。
って、第7図との差は、第7図におけるシフトレジスタ
SR1を、1A分周回路を構成するフリップフロップと
兼用して構成を簡単にしたものである。
入力端子16に加えられた第10図aに示す入力パルス
は、クロック端子GKに加えられるパルスの正のリーデ
ィングエツジでトリガ動作が行なわれる第1.第2のフ
リップフロップFF1.FF2及びNOR回路23で構
成された衆知の1/3分周回路(なお、この1/3分周
回路は衆知の回路であるので、動作説明は省略する。)
で、1/3の周波数に分周されて、第1及び第2の7リ
ツプフロツプの出力端子にはそれぞれ第10図す、aに
示すようなパルスが得られる。そして入力パルス(第1
’O図a)を1ノバータ1Bで反転したパルスと前記第
2の7リツプフロツプFF2の出力パルス(第10図C
)との論理積を第1のAND回路19で得て、第10図
1に示すパルスが得られる。一方、第1の7リツプフロ
ツプFF、の出力パルス(第10図b)と、入力パルス
(第10図a)との論理積を第2のAND回路20で得
て第10図eに示すパルスが得られる。そして、OR回
路21で第1.第2のAND回路19.20の出力パル
スの論理和を得て、その出力端子22に第10図qK示
すような出力パルスを得る。この出力パルスは、入力端
子16に加えられた入力パルスの3周期の期間(例えば
第10図t13〜t19の期間)に、2周期分のパルス
が存在し、第9図に示した回路は、非常に簡単な構成の
しかも全デジタル式の2A分周回路を構成している事と
なる。
は、クロック端子GKに加えられるパルスの正のリーデ
ィングエツジでトリガ動作が行なわれる第1.第2のフ
リップフロップFF1.FF2及びNOR回路23で構
成された衆知の1/3分周回路(なお、この1/3分周
回路は衆知の回路であるので、動作説明は省略する。)
で、1/3の周波数に分周されて、第1及び第2の7リ
ツプフロツプの出力端子にはそれぞれ第10図す、aに
示すようなパルスが得られる。そして入力パルス(第1
’O図a)を1ノバータ1Bで反転したパルスと前記第
2の7リツプフロツプFF2の出力パルス(第10図C
)との論理積を第1のAND回路19で得て、第10図
1に示すパルスが得られる。一方、第1の7リツプフロ
ツプFF、の出力パルス(第10図b)と、入力パルス
(第10図a)との論理積を第2のAND回路20で得
て第10図eに示すパルスが得られる。そして、OR回
路21で第1.第2のAND回路19.20の出力パル
スの論理和を得て、その出力端子22に第10図qK示
すような出力パルスを得る。この出力パルスは、入力端
子16に加えられた入力パルスの3周期の期間(例えば
第10図t13〜t19の期間)に、2周期分のパルス
が存在し、第9図に示した回路は、非常に簡単な構成の
しかも全デジタル式の2A分周回路を構成している事と
なる。
なお、以上の第2の発明の説明においても、第1の発明
の説明のときと同様に、2/(2n+1 )分周回路の
うちn = 1とした2/3分周回路について述べたが
、一般の2/(2n+1)分周回路を構成するには、第
7図の実施例で1/3分周回路17を1/(2n+1)
分周回路に、シフトレジスタSR1を、この1/(2n
+1 )分周回路の出力信号を入力端子16に加えられ
る入力パルスのn周期の期間だけシフトするシフトレジ
スタとすることにより達成される。
の説明のときと同様に、2/(2n+1 )分周回路の
うちn = 1とした2/3分周回路について述べたが
、一般の2/(2n+1)分周回路を構成するには、第
7図の実施例で1/3分周回路17を1/(2n+1)
分周回路に、シフトレジスタSR1を、この1/(2n
+1 )分周回路の出力信号を入力端子16に加えられ
る入力パルスのn周期の期間だけシフトするシフトレジ
スタとすることにより達成される。
そして、このシフトレジスタ(n周期シフト用)を、1
/(2n+1)分周回路を構成するシフトレジスタと兼
用することにより、第9図の第2の実施例も一般の2/
(2!1+1 )分周回路に拡張できることも明らかで
ある。
/(2n+1)分周回路を構成するシフトレジスタと兼
用することにより、第9図の第2の実施例も一般の2/
(2!1+1 )分周回路に拡張できることも明らかで
ある。
発明の効果
以上のように、本発明によれば非常に簡単な回路構成で
全デジタル回路の2/(2n+1 )分周回路を得る事
ができ、その利用効果は大きい。
全デジタル回路の2/(2n+1 )分周回路を得る事
ができ、その利用効果は大きい。
第1図は本願筒1の発明の第1の実施例を示す回路図、
第2図はその動作説明の為の波形図、第3図は第1の発
明の第2の実施例を示す回路図、第4図はその動作説明
の為の波形図、第6図は第1の発明の第3の実施例を示
す回路図、第6図はその動作説明の為の波形図である。 第7図は本願筒2の発明の第1の実施例を示す回路図、
第8図はその動作説明の為の波形図、第9図は第2の発
明の第2の実施例を示す回路図、第10図はその動作説
明の為の波形図である。 1・・・・・・入力端子、2.7・・・・・・1/3分
周回路、3゜8・・・・・・第1のシフトレジスタ、4
,9.14・・・・・・第2のシフトレジスタ、6,1
6・・・・・・AND回路、6.9・・・・・・出力i
子、10・・・・・・OR回路、11・・・・・・第1
のフリップフロップ、12・・・・・・第2のフリップ
フロップ、16・・・・・・入力端子、17・・・・・
・1/3分周回路、19.20・・・・・・第1及び第
2のAND回路、21・・・・・・OR回路、22・・
・・・・出力端子、SR1・・・・・・シフトレジスタ
、FF1.FF2・・・・・・第1及び第2の7リツプ
フロツプ0 代理人の氏名 弁理士 中 尾 敏 男 ほか1名第1
図 第2図 第3図 第5図 第6図 第7図 Zθ 第8図 第9図
第2図はその動作説明の為の波形図、第3図は第1の発
明の第2の実施例を示す回路図、第4図はその動作説明
の為の波形図、第6図は第1の発明の第3の実施例を示
す回路図、第6図はその動作説明の為の波形図である。 第7図は本願筒2の発明の第1の実施例を示す回路図、
第8図はその動作説明の為の波形図、第9図は第2の発
明の第2の実施例を示す回路図、第10図はその動作説
明の為の波形図である。 1・・・・・・入力端子、2.7・・・・・・1/3分
周回路、3゜8・・・・・・第1のシフトレジスタ、4
,9.14・・・・・・第2のシフトレジスタ、6,1
6・・・・・・AND回路、6.9・・・・・・出力i
子、10・・・・・・OR回路、11・・・・・・第1
のフリップフロップ、12・・・・・・第2のフリップ
フロップ、16・・・・・・入力端子、17・・・・・
・1/3分周回路、19.20・・・・・・第1及び第
2のAND回路、21・・・・・・OR回路、22・・
・・・・出力端子、SR1・・・・・・シフトレジスタ
、FF1.FF2・・・・・・第1及び第2の7リツプ
フロツプ0 代理人の氏名 弁理士 中 尾 敏 男 ほか1名第1
図 第2図 第3図 第5図 第6図 第7図 Zθ 第8図 第9図
Claims (4)
- (1)デューティが略々1:1の入力パルスを、周波数
が1/(2n+1)(n:正の整数)で高レベル期間と
低レベル期間との比が2n:1もしくは1:2nのパル
スに分周する1/(2n+1)分周回路と、この1/(
2n+1)分周回路の出力を前記入力パルスの正、負い
ずれかのリーディングエッジで前記入力パルスのnクロ
ック分だけシフトさせる第1のシフトレジスタとこの第
1のシフトレジスタの出力を前記第1のシフトレジスタ
とは逆極性のリーディングエッジで前記入力パルスの1
クロック分だけシフトさせる第2のシフトレジスタと、
この第2のシフトレジスタの出力と前記1/(2n+1
)分周回路の出力との論理積もしくは論理和を得る回路
とを備えた2/(2n+1)分周回路。 - (2)第1のシフトレジスタが、1/(2n+1)分周
回路を構成するシフトレジスタを兼ねている事を特徴と
する特許請求の範囲第1項記載の2/(2n+1)分周
回路。 - (3)デューティが1:1の入力パルスを、周波数が1
/(2n+1)(n:正の整数)で高レベル期間と低レ
ベル期間の比が1:2nのパルスに分周する1/(2n
+1)分周回路の出力を前記入力パルスのn周期の期間
だけ遅延させるシフトレジスタと、このシフトレジスタ
の出力と前記入力パルスを反転させたパルスとの論理積
を得る第1のAND回路と、前記1/(2n+1)分周
回路の出力と前記入力パルスとの論理積を得る第2のA
ND回路と、前記第第1、第2のAND回路の出力論理
和を得るOR回路とを備えた2/(2n+1)分周回路
。 - (4)シフトレジスタが、1/(2n+1)分周回路を
構成するシフトレジスタを兼ねている事を特徴とする特
許請求の範囲第3項記載の2/(2n+1)分周回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7026185A JPS61230427A (ja) | 1985-04-03 | 1985-04-03 | 2/(2n+1)分周回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7026185A JPS61230427A (ja) | 1985-04-03 | 1985-04-03 | 2/(2n+1)分周回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61230427A true JPS61230427A (ja) | 1986-10-14 |
Family
ID=13426416
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7026185A Pending JPS61230427A (ja) | 1985-04-03 | 1985-04-03 | 2/(2n+1)分周回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61230427A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5172400A (en) * | 1990-08-24 | 1992-12-15 | Mitsubishi Denki Kabushiki Kaisha | Frequency divider employing multiple stages of master/slave flip-flops |
JP2014135550A (ja) * | 2013-01-08 | 2014-07-24 | New Japan Radio Co Ltd | クロック生成回路 |
-
1985
- 1985-04-03 JP JP7026185A patent/JPS61230427A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5172400A (en) * | 1990-08-24 | 1992-12-15 | Mitsubishi Denki Kabushiki Kaisha | Frequency divider employing multiple stages of master/slave flip-flops |
JP2014135550A (ja) * | 2013-01-08 | 2014-07-24 | New Japan Radio Co Ltd | クロック生成回路 |
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