JPH03171820A - ２ｎ―１分周回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［Ｒ要］ ｎ個のＤタイプフリップフロップをｎ個用いて構威され
る２ｎ−１（奇数）分周回路に関し、奇数分周回路を簡
単な回路で実現することを目的とし、 ｎ個のＤタイプフリップフロップを直列接続し、各フリ
ップフロップのクロック入力にはクロックを共通入力し
、ｎ−１段目のフリップフロップのＱ出力と、最終段の
フリップフロップのＱ出力とのナンドをとるナンドゲー
トを設け、該ナンドゲート出力を初段のフリップフロッ
プのＤ入力にフィードバックして構成される。

［産業上の利用分野］ 本発明はｎ個のＤタイプフリップフロップをｎ個用いて
構成される２ｎ−１（奇数）分周回路に関する。

［従来の技術］ あるクロックを２のべき乗に分周する回路は、Ｄタイプ
のフリップフロップ又はカウンタを川いて比較的簡単に
でき、よく用いられている。第４図は１／１６分周回路
の構威概念図である。フリップフロップ１が４個で１／
２’　　−１／１６の分周回路を構成している。一般的
に、ｎ個のフリップフロップを用いて構或された分周回
路の出力は１／２”　　分周となる。

第５図は第４図回路の各部の動作波形を示す図である。

（ａ）はクロックを、（ｂ）は初段出力ＱＡを、（ｃ）
は２段出力ＱＢを、（ｄ）は３段出力ＱＣを、（ｅ）は
最終段出力ＱＤをそれぞれ示している。最終段出力ＱＤ
の周期Ｔ内にクロックが１６個含まれ、１７１６分周さ
れていることが分かる。

これに対して奇数分周回路は特に決まった同路はなく、
そのつど回路を考案している。第６図は１／７分周回路
の構成例を示す図である。第４図の回路に比較してフリ
ップフロップ１を３段直列接続し、全てのクリップフロ
ップのＱ出力とナンドをナンドゲート２でとり、該ナン
ドゲート２の出力を全てのフリップフロップ１のクリア
入力ＣＬに入れている。第５図のＱＡ，ＱＢ，ＱＣ出力
波形図をみると明らかなように、クロック７発１二１の
立ち下がりでいずれも“１゜になっている。従って、７
発目の立ち下がりでナンドゲート２の出力は“０１にな
り、フリップフロップ全てを０にクリアし、１／７分周
回路が実現できる。

［発明が解決しようとする課題］ 前述したように、あるクロックを奇数分周するのは特に
決まった回路がなく、必要となる度に同路を考案しなけ
ればならず、特開がかかり、また同路設＝１上の誤りも
おかしやすい。

本発明はこのような課題に鑑みてなされたものであって
、簡Ｑ１な回路で奇数分周同路を提供することを目的と
している。

［課題を解決するための手段］ 第１図は本発明の原理ブロック図である。図において、
１０はｎ個直列接続されたＤタイプフリップフロップで
ある。１１はｎ−１段目のフリップフロップ１０のＱ出
力Ｑｎ−１とｎ段（最終段）のＱ出力Ｑｎのナンドをと
るナンドゲートである。

フリップフロップ１０はそのＱ出力が次段のＤ入力に接
続された直列接続回路を横威している。ナンドゲート１
１の出力は初段のブリップフロップ１０のＤ入力Ｄ１に
フィードバックされている。

人カクロックは各段のフリップフロップ１０のクロック
入力ＣＫＩ〜ＣＫｎに共通に入っている。

そして、分周回路の出力は最終段のフリップフロップ１
０のＱ出力Ｑｎから出力される。

［作川Ｊ ｎ−１段口のフリップフロップ１０のＱ出力と最終段の
ブリップフロップ１０のＱ出力とのナンド出力を初段の
フリップフロップ１０のＤ入力にフィードバックする。

これにより、図に示す回路は系が安定した状態では２ｎ
−１分周回路、つまり１／（２ｎ−１）分周同路として
動作する。図より明らかなように、本発明によれば極め
て簡単な構成で奇数分周を行うことができる。

〔実施例］ 以下、図面を参照して本発明の実施例を詳細に説明する
。

第２図は本発明の一実施例を示す回路図である。

第１図と同一のものは、同一の符号を付して示す。

図に示す実施例は、Ｄタイプのフリップフロップ１０が
４個直列接続されており、ｎ−４であり、２ｎ−１　−
８−１−７となり、１７７分周回路を示している。第３
段目のフリップフロップ１０の出力Ｑ３と第４段目のフ
リップフロップ１０の出力Ｑ４とのナンドがナンドゲー
ト１１でとられ、該ナンドゲート１１の出力が初段のＤ
入力Ｄ１にフィードバックされている。このように構威
された回路の動作を説明すれば、以下のとおりである。

先ず、ＤＩ，Ｄ２，Ｄ３，Ｄ４．Ｑ４の初期状態を“１
００００”とする。最初のクロックの立上がりでＤ２が
“１”となり、２番目のクロックの立上がりでＤ３が“
１”となり、３番目のクロックの立上がりでＤ４が“１
”となり、４番目のクロックの立上がりでＱ４が“１”
となる。

ここで、Ｄ４とＱ４が′１”となるので、ナンドゲート
１１の出力は“０゜となり、Ｄ１が“０”となる。更に
、３つのクロックの立上がりがきた時に、Ｄ４が“０゜
になり、Ｑ４が′１”となるので、ナンドゲート１１の
出力が′１”となり、Ｄ１が“１゜となる。以下、同様
な動作を繰返すことにより、最終段のフリップフロップ
１０のＱ４から７分周された出力が得られる。

第３図は第２図回路の各部の動作波形を示すタイミング
チャートである。図に示す初期状態は上述の説明と同じ
“１　００００”である。最終的には、ＤＩ，Ｄ２，Ｄ
３，Ｄ４．Ｑ４波形はそれぞれ１クロツクずつ遅れた同
一周期のクロックとなり、その周期Ｔ内にクロックが７
個入っており、７分周されていることが分かる。

上述の説明では、初期値として“１　００００”となる
場合について説明したが、この同路はこの初期値の場合
のみならず、その他の初期値の場合にも７分周同路とし
て動作し、最終的な波形は第３図に示すようなものとな
る。また、上述の実施例では、フリップフロップを４個
用いた、つまりｎ−４で、７分周回路の場合を例にとっ
て説明したが、本発明はこれに限るものではなく、他の
全ての白然数ｎの場合について全く同様に適用すること
ができる。

［発明の効果］ 以上、詳細に説明したように、本発明によればｎ−１段
］１のフリップフロップのＱ出力と再集団（ｎ段）のフ
リップフロツブのＱ出力のナンド出力を初段のフリップ
フロップのＤ入力にフィードバックするという簡単な構
成で、２ｎ−１分周回路を堤供することができ、実用上
の効果が極めて大きい。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の一実施例を示す回路図、第３図は第２
図回路の各部の動作波形を示すタイミングチャート、 第４図は１／１６分周回路の構威概念図、第５図は第４
図回路の各部の動作波形を示すタイミングチャート、 第６図は１／７分周回路の従来構或例を示す図である。 第１図において、 １０はＤタイプフリップフロップ、 １ １はナンドゲートである。

Claims (1)

1. 【特許請求の範囲】 ｎ個のＤタイプフリップフロップ（１０）を直列接続し
   、 各フリップフロップのクロック入力にはクロックを共通
   入力し、 ｎ−１段目のフリップフロップ（１０）のＱ出力と、最
   終段のフリップフロップ（１０）のＱ出力とのナンドを
   とるナンドゲート（１１）を設け、該ナンドゲート（１
   １）出力を初段のフリップフロップ（１０）のＤ入力に
   フィードバックして構成され、最終段のフリップフロッ
   プ（１０）のＱ出力をその出力とする２ｎ−１分周回路
   。