JPH03163908A - クロツク信号遅延回路 - Google Patents
クロツク信号遅延回路Info
- Publication number
- JPH03163908A JPH03163908A JP1302116A JP30211689A JPH03163908A JP H03163908 A JPH03163908 A JP H03163908A JP 1302116 A JP1302116 A JP 1302116A JP 30211689 A JP30211689 A JP 30211689A JP H03163908 A JPH03163908 A JP H03163908A
- Authority
- JP
- Japan
- Prior art keywords
- delay
- clock
- shift register
- signal
- flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000000630 rising effect Effects 0.000 claims description 4
- 230000003111 delayed effect Effects 0.000 abstract description 9
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、デイジタル回路におけるクロック信号の遅延
回路に関する。
回路に関する。
(1)
〔従来の技術〕
従来の遅延回路は、特開昭62−36911号公報に記
載されたプログラマブル遅延線などを用い、第6図ある
いは第7図に示すように遅延素子としてL,Cを使用し
た回路が使用されていた。
載されたプログラマブル遅延線などを用い、第6図ある
いは第7図に示すように遅延素子としてL,Cを使用し
た回路が使用されていた。
上記従来技術は、ディスクリートなL,Cによる遅延素
子を用いているため、高周波特性が悪く波形を忠実に再
現しなかったり、波形を消滅させたりするため周波数帯
域として数100MHz程度が上限であった。5 0
0 M H z以上の信号を遅延させるにはL,Cを含
む回路では不適であるという問題があった。
子を用いているため、高周波特性が悪く波形を忠実に再
現しなかったり、波形を消滅させたりするため周波数帯
域として数100MHz程度が上限であった。5 0
0 M H z以上の信号を遅延させるにはL,Cを含
む回路では不適であるという問題があった。
従って、周波数の高い5 0 0 M H z−I G
H zのクロック信号などの遅延回路には使用できな
いという問題点があった。
H zのクロック信号などの遅延回路には使用できな
いという問題点があった。
本発明の目的は、特に周波数の高いクロック信号を遅延
させる回路を提供することにある。
させる回路を提供することにある。
上記目的を達戊するために、カウンタ回路とシ(2)
フトレジスタ回路と複数個の遅延素子とゲート回路を用
いることによって、周波数の高い入力クロックは、カウ
ンタおよびシフトレジスタによって一端低い周波数に変
換したのち、カウンタ,シフトレジスタの各出力信号に
ついてそれぞれ遅延時間の等しい遅延素子により遅延さ
せ、その出力をゲート回路により排他的論理和演算を行
うことにより、遅延させたクロック信号を得るものであ
る。
いることによって、周波数の高い入力クロックは、カウ
ンタおよびシフトレジスタによって一端低い周波数に変
換したのち、カウンタ,シフトレジスタの各出力信号に
ついてそれぞれ遅延時間の等しい遅延素子により遅延さ
せ、その出力をゲート回路により排他的論理和演算を行
うことにより、遅延させたクロック信号を得るものであ
る。
本発明は、クロック入力信号の立上りで動作するフリッ
プフロップ又はカウンタと、クロック入力信号の立ち下
がりで動作し、前記フリップフロップ又はカウンタの出
力を入力とする、シフトレジスタと、フリップフロップ
又はカウンタおよびシフトレジスタのそれぞれの出力に
遅延時間の等しい遅延素子を設け、その出力の排他的論
理和をとることによって、クロック信号の遅延回路を実
現するものである。クロック信号の立ち上がりからの遅
延量と立ち下がりからの遅延量を同じにすることにより
元のクロック波形を保存した後相互(3) の排他的論理和を取ることにより目的の信号を得られる
。この方式では高速な能動素子たとえばGaAsのEC
Lを使用して分周回路とシフトレジスタを構成し、2分
周した後にL,C回路により所定の遅延をしさらに元の
クロックの波形に戻すことによって目的の遅延量を得る
ことができる。
プフロップ又はカウンタと、クロック入力信号の立ち下
がりで動作し、前記フリップフロップ又はカウンタの出
力を入力とする、シフトレジスタと、フリップフロップ
又はカウンタおよびシフトレジスタのそれぞれの出力に
遅延時間の等しい遅延素子を設け、その出力の排他的論
理和をとることによって、クロック信号の遅延回路を実
現するものである。クロック信号の立ち上がりからの遅
延量と立ち下がりからの遅延量を同じにすることにより
元のクロック波形を保存した後相互(3) の排他的論理和を取ることにより目的の信号を得られる
。この方式では高速な能動素子たとえばGaAsのEC
Lを使用して分周回路とシフトレジスタを構成し、2分
周した後にL,C回路により所定の遅延をしさらに元の
クロックの波形に戻すことによって目的の遅延量を得る
ことができる。
以下、本発明の一実施例について説明する。
第l図は、本発明のクロック遅延回路の一実施例を示す
図である。
図である。
入力端子7に入力されたクロック信号は、フリップフロ
ップ1のGK端子に、またインバータ6を介してシフト
レジスタ2のCK端子にそれぞれ接続されている。
ップ1のGK端子に、またインバータ6を介してシフト
レジスタ2のCK端子にそれぞれ接続されている。
フリップフロップ(以下F.Fという)1の出力は遅延
素子3に、またシフトレジスタ(以下S.Rという)2
の出力は遅延素子4に接続され、それぞれの遅延素子の
出力は排他的論理和(以下FORという)5を通して出
力端子8に出力する。
素子3に、またシフトレジスタ(以下S.Rという)2
の出力は遅延素子4に接続され、それぞれの遅延素子の
出力は排他的論理和(以下FORという)5を通して出
力端子8に出力する。
第2図は、第1図の動作タイムチャートを示す(4)
図である。
入力端子7に入力されたクロック信号101はF.F’
lにより1/2に分周しFFOUT102を得る。一方
、FFOUT102はS.R2に接続され,インバータ
6を介したクロック信号の立ち下がりでシフト動作が行
われSROUT104を得る。
lにより1/2に分周しFFOUT102を得る。一方
、FFOUT102はS.R2に接続され,インバータ
6を介したクロック信号の立ち下がりでシフト動作が行
われSROUT104を得る。
FFOUT102は遅延時間dなる遅延素子3を、また
SROUT104は同様に遅延時間dの遅延素子4をそ
れぞれ通り、FFDELAY103,SRDELAY1
05に示すようにそれぞれdだけ時間的に遅れた信号と
した後、EOR5に入力する。
SROUT104は同様に遅延時間dの遅延素子4をそ
れぞれ通り、FFDELAY103,SRDELAY1
05に示すようにそれぞれdだけ時間的に遅れた信号と
した後、EOR5に入力する。
EOR5では、FFDELAY 1 0 3とSRDE
LAY 1 0 5の排他的論理和演算を行いCLKO
UT 1 0 6を出力する。
LAY 1 0 5の排他的論理和演算を行いCLKO
UT 1 0 6を出力する。
以上の動作を行うことによって、CLKIN101の信
号からdだけ遅延したCLKOUT106が得られる。
号からdだけ遅延したCLKOUT106が得られる。
第3図は第1図の回路を拡張したものであり、(5)
CLKINの周波数が高い場合のクロック遅延回路を、
示す図である。また、第4図は第3図の動作を表すタイ
ムチャートを示す図である。
示す図である。また、第4図は第3図の動作を表すタイ
ムチャートを示す図である。
第3図の動作を第4図を使って説明する。
CKINS21の立上りと立ち下がりで動作するリング
カウンタ301とシフトレジスタ302によって1/8
分周された信号322あるいは、323に代表されるよ
うな、入力クロックに対して半周期ずつ位相差をもつ8
本の信号を、リングカウンタ301のQO−Q3とシフ
トレジスタ302のQO−Q3によって発生させる。そ
の信号はそれぞれ遅延線303〜306,307〜31
0を通りdだけ遅延した信号324〜331とし、排他
的論理和ゲート311によって論理演算を行いCLKO
UT信号332を出力する。
カウンタ301とシフトレジスタ302によって1/8
分周された信号322あるいは、323に代表されるよ
うな、入力クロックに対して半周期ずつ位相差をもつ8
本の信号を、リングカウンタ301のQO−Q3とシフ
トレジスタ302のQO−Q3によって発生させる。そ
の信号はそれぞれ遅延線303〜306,307〜31
0を通りdだけ遅延した信号324〜331とし、排他
的論理和ゲート311によって論理演算を行いCLKO
UT信号332を出力する。
これによって、入力信号CLKINの周波数が高い場合
(例えば500MHz以上)においても、第4図に示す
ようにCLKIN321からdだけ遅延したCLKOU
T322を得ることができる。
(例えば500MHz以上)においても、第4図に示す
ようにCLKIN321からdだけ遅延したCLKOU
T322を得ることができる。
本実施例では遅延素子としてL,C形を示した(6)
がI M H z以上の場合単に線材を遅延素子として
使用することも可能である。
使用することも可能である。
本実施例の説明では遅延量が1周期以内のみを示したが
1周期以上についてもフリツプフロツブを多段にするこ
とにより達或できる。
1周期以上についてもフリツプフロツブを多段にするこ
とにより達或できる。
第5図は、第1図の遅延素子に外部信号502によって
プログラム可能な遅延素子9および10を用いたプログ
ラマプルなクロック遅延回路の一例である。
プログラム可能な遅延素子9および10を用いたプログ
ラマプルなクロック遅延回路の一例である。
第6図は、従来方法による遅延回路であり、第7図は従
来方法によるプログラマブル遅延回路の一例である。
来方法によるプログラマブル遅延回路の一例である。
本発明によれば、遅延素子に入力する周波数を低くする
ことが可能となるため、遅延素子として一般に使用され
ているL,Cからなる遅延線を用いることが可能となり
、周波数の高いクロック信号についても遅延時間のコン
トロールが簡単に実現できる。
ことが可能となるため、遅延素子として一般に使用され
ているL,Cからなる遅延線を用いることが可能となり
、周波数の高いクロック信号についても遅延時間のコン
トロールが簡単に実現できる。
また、本発明のクロック遅延回路は論理素子と(7)
遅延素子から構成される簡単な回路であるため、IC化
等が容易であるなどの効果がある。
等が容易であるなどの効果がある。
第1図は本発明の一実施例のクロック遅延回路図、第2
図は第1図のクロック遅延回路の動作タイムチャートを
表す図、第3図は周波数の高い場合のクロック遅延回路
図、第4図は第3図の動作を表す図、第5図は外部から
プログラム可能なクロック遅延回路図、第6図、第7図
は従来方法による遅延回路の一例図である。 1・・・フリップフロップ、2・・・シフトレジスタ、
3,4・・・遅延素子、5・・・排他的論理和ゲート、
6・・・インバータゲート、7・・クロック入力端子、
8・・・クロック出力端子、9,10・・・プログラマ
ブル遅延素子、101・・クロック入力信号、102・
・・FFOUT信号、]−03・・・SROUT信号、
104・・・FFOUT遅延信号、105・・・SRO
UT遅延信号、106・・・遅延クロック出力信号、3
01・・・リングカウンタ、302・・・シフトレジス
タ、303〜310・・・・遅延素子、311・・・排
他的論理和ゲ(8) ート。 (9)
図は第1図のクロック遅延回路の動作タイムチャートを
表す図、第3図は周波数の高い場合のクロック遅延回路
図、第4図は第3図の動作を表す図、第5図は外部から
プログラム可能なクロック遅延回路図、第6図、第7図
は従来方法による遅延回路の一例図である。 1・・・フリップフロップ、2・・・シフトレジスタ、
3,4・・・遅延素子、5・・・排他的論理和ゲート、
6・・・インバータゲート、7・・クロック入力端子、
8・・・クロック出力端子、9,10・・・プログラマ
ブル遅延素子、101・・クロック入力信号、102・
・・FFOUT信号、]−03・・・SROUT信号、
104・・・FFOUT遅延信号、105・・・SRO
UT遅延信号、106・・・遅延クロック出力信号、3
01・・・リングカウンタ、302・・・シフトレジス
タ、303〜310・・・・遅延素子、311・・・排
他的論理和ゲ(8) ート。 (9)
Claims (1)
- 【特許請求の範囲】 1、クロックの立上り(又は立ち下がり)で動作するフ
リップフロップ(又はカウンタ)と立ち下がり(又は立
上り)で動作するシフトレジスタとを具備し、前記フリ
ップフロップの出力をシフトレジスタに入力するように
接続し、フリップフロップおよびシフトレジスタの各出
力に同一遅延時間を有する遅延素子を挿入しその遅延素
子の出力すべてについて排他的論理和をとるように構成
したことを特徴とするクロック遅延回路。 2、前記遅延素子として外部からプログラム可能な遅延
素子を用いたことを特徴するクロック遅延回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1302116A JPH03163908A (ja) | 1989-11-22 | 1989-11-22 | クロツク信号遅延回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1302116A JPH03163908A (ja) | 1989-11-22 | 1989-11-22 | クロツク信号遅延回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03163908A true JPH03163908A (ja) | 1991-07-15 |
Family
ID=17905124
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1302116A Pending JPH03163908A (ja) | 1989-11-22 | 1989-11-22 | クロツク信号遅延回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03163908A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0918299A (ja) * | 1995-06-29 | 1997-01-17 | Nec Corp | パルス幅補正回路 |
JP2001033529A (ja) * | 1999-05-17 | 2001-02-09 | Advantest Corp | 遅延クロック生成装置及び半導体試験装置 |
US7319729B2 (en) | 2003-09-29 | 2008-01-15 | International Business Machines Corporation | Asynchronous interface methods and apparatus |
JP2010016584A (ja) * | 2008-07-03 | 2010-01-21 | Nec Electronics Corp | 移相回路 |
JP2013002848A (ja) * | 2011-06-13 | 2013-01-07 | Fujitsu Semiconductor Ltd | 半導体装置 |
-
1989
- 1989-11-22 JP JP1302116A patent/JPH03163908A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0918299A (ja) * | 1995-06-29 | 1997-01-17 | Nec Corp | パルス幅補正回路 |
JP2001033529A (ja) * | 1999-05-17 | 2001-02-09 | Advantest Corp | 遅延クロック生成装置及び半導体試験装置 |
US7319729B2 (en) | 2003-09-29 | 2008-01-15 | International Business Machines Corporation | Asynchronous interface methods and apparatus |
US7787577B2 (en) | 2003-09-29 | 2010-08-31 | International Business Machines Corporation | Asynchronous interface methods and apparatus |
JP2010016584A (ja) * | 2008-07-03 | 2010-01-21 | Nec Electronics Corp | 移相回路 |
JP2013002848A (ja) * | 2011-06-13 | 2013-01-07 | Fujitsu Semiconductor Ltd | 半導体装置 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2745869B2 (ja) | 可変クロック分周回路 | |
JPH03163908A (ja) | クロツク信号遅延回路 | |
US4777447A (en) | Method and apparatus for a digital difference frequency mixer | |
JP2580833B2 (ja) | 周波数変換回路 | |
JPH08125644A (ja) | クロックの同期化回路 | |
JP2621205B2 (ja) | 分周回路 | |
JPH0548432A (ja) | 1/3分周回路 | |
JPS62227220A (ja) | 分周回路 | |
JP2664958B2 (ja) | クロックデューティ調整回路 | |
JPH03106124A (ja) | 3分周回路 | |
JPS61285523A (ja) | クロツク切換回路 | |
JPH04142116A (ja) | 可変分周器 | |
JPH05108196A (ja) | クロツクパルス切換回路 | |
JPH0286214A (ja) | 奇数分周回路 | |
JP2827517B2 (ja) | 位相同期回路 | |
JPH03186912A (ja) | クロック信号選択回路 | |
JPH06207968A (ja) | 高速ディジタル信号処理回路 | |
JPH02278913A (ja) | 分周回路 | |
JPS605622A (ja) | クロツク信号発生装置 | |
JPH03204251A (ja) | クロック同期回路 | |
JPH0774654A (ja) | 多重化回路 | |
JPH03245608A (ja) | クロックデューティ制御回路 | |
JPH05257640A (ja) | デマルチプレクサ | |
JPS62261244A (ja) | 位相デユ−テイ調整回路 | |
JPH05275931A (ja) | 可変周波数発振回路 |