JP2553722B2 - 2相クロックの位相補正装置 - Google Patents
2相クロックの位相補正装置Info
- Publication number
- JP2553722B2 JP2553722B2 JP1334422A JP33442289A JP2553722B2 JP 2553722 B2 JP2553722 B2 JP 2553722B2 JP 1334422 A JP1334422 A JP 1334422A JP 33442289 A JP33442289 A JP 33442289A JP 2553722 B2 JP2553722 B2 JP 2553722B2
- Authority
- JP
- Japan
- Prior art keywords
- flip
- flop
- output
- clock signal
- flops
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は半導体集積回路において2相クロック位相を
補正する回路に関するものである。
補正する回路に関するものである。
従来の技術 あるクロック信号CLKを各々1/3分周して互いに位相が
180゜異なる2相の新たなクロック信号CLK1,CLK2を得る
のに、従来は第4図に示すような回路構成で行なってい
た。1〜4は各々D−フリップフロップ(F.F.)、5は
インバータ、10はクロック信号入力端子、20,30はそれ
ぞれ位相差180゜の1/3分周クロック信号出力端子であ
る。
180゜異なる2相の新たなクロック信号CLK1,CLK2を得る
のに、従来は第4図に示すような回路構成で行なってい
た。1〜4は各々D−フリップフロップ(F.F.)、5は
インバータ、10はクロック信号入力端子、20,30はそれ
ぞれ位相差180゜の1/3分周クロック信号出力端子であ
る。
この回路は、第1から第4までのD−フリップフロッ
プと1個のインバータを備え、第1,第2のD−フリップ
フロップのブロック入力端子()にはインバータを介
して入力クロック信号が印加され、第3,第4のDフリッ
プフロップのクロック入力端子(()には入力クロッ
ク信号が直接印加され、第2,第4のD−フリップフロッ
プのD入力端子は各々第1,第3のD−フリップフロップ
の非反転出力端子(Q)に接続され、第1のD−フリッ
プフロップのD入力端子には、第2のD−フリップフロ
ップの反転出力信号と第1のD−フリップフロップの反
転出力信号の論理積(ワイヤードアンド)出力が印加さ
れ、第3のD−フリップフロップのD入力端子には、第
4のD−フリップフロップの反転出力信号と第3のD−
フリップフロップの反転出力信号とかつ第2のD−フリ
ップフロップの非反転出力信号の論理積(ワイヤードア
ンド)出力が印加され、第2,第4のD−フリップフロッ
プの非反転出力端子(Q)が各々1/3分周出力のクロッ
ク信号出力端子20と0に接続されている。
プと1個のインバータを備え、第1,第2のD−フリップ
フロップのブロック入力端子()にはインバータを介
して入力クロック信号が印加され、第3,第4のDフリッ
プフロップのクロック入力端子(()には入力クロッ
ク信号が直接印加され、第2,第4のD−フリップフロッ
プのD入力端子は各々第1,第3のD−フリップフロップ
の非反転出力端子(Q)に接続され、第1のD−フリッ
プフロップのD入力端子には、第2のD−フリップフロ
ップの反転出力信号と第1のD−フリップフロップの反
転出力信号の論理積(ワイヤードアンド)出力が印加さ
れ、第3のD−フリップフロップのD入力端子には、第
4のD−フリップフロップの反転出力信号と第3のD−
フリップフロップの反転出力信号とかつ第2のD−フリ
ップフロップの非反転出力信号の論理積(ワイヤードア
ンド)出力が印加され、第2,第4のD−フリップフロッ
プの非反転出力端子(Q)が各々1/3分周出力のクロッ
ク信号出力端子20と0に接続されている。
第4図に示す従来例の回路の動作を第5図に示す各部
波形図を参照して説明する。第5図の(a)は入力クロ
ック信号(CLK)の波形、(b)は第1のD−フリップ
フロップの出力波形(F1Q)、(c)は第2のD−フリ
ップフロップの出力信号(CLK1)の波形、(d)は第3
のD−フリップフロップの出力波形(F3Q)、(e)は
第4のD−フリップフロップの出力信号(CLK2)の波形
である。
波形図を参照して説明する。第5図の(a)は入力クロ
ック信号(CLK)の波形、(b)は第1のD−フリップ
フロップの出力波形(F1Q)、(c)は第2のD−フリ
ップフロップの出力信号(CLK1)の波形、(d)は第3
のD−フリップフロップの出力波形(F3Q)、(e)は
第4のD−フリップフロップの出力信号(CLK2)の波形
である。
まず、時刻t1で入力クロック信号の上がりエッジが到
来すると、ΔT時間後にD−フリップフロップ1のQ出
力はローからハイに移行する。この時点でD−フリップ
フロップのQ出力がローであればクロック入力信号の次
の上がりエッジが到来する時刻t3でD−フリップフロッ
プ1のQ出力はハイからローに、D−フリップフロップ
2のQ出力はローからハイに各々ΔT時間後に移行する
(以後このΔT時間は省略する。)。さらに時刻t5の上
がりエッジでD−フリップフロップ2のQ出力はハイか
らローに復帰する。このときD−フリップフロップ1の
出力は変化しない。次の上がりエッジであるt7はt1での
動作と同じであり、以降これをくりかえす。
来すると、ΔT時間後にD−フリップフロップ1のQ出
力はローからハイに移行する。この時点でD−フリップ
フロップのQ出力がローであればクロック入力信号の次
の上がりエッジが到来する時刻t3でD−フリップフロッ
プ1のQ出力はハイからローに、D−フリップフロップ
2のQ出力はローからハイに各々ΔT時間後に移行する
(以後このΔT時間は省略する。)。さらに時刻t5の上
がりエッジでD−フリップフロップ2のQ出力はハイか
らローに復帰する。このときD−フリップフロップ1の
出力は変化しない。次の上がりエッジであるt7はt1での
動作と同じであり、以降これをくりかえす。
一方D−フリップフロップ3,4の動作について時刻t4
から説明する。まず時刻t4で入力クロック信号の下がり
エッジが到来すると、t4直前でのD−フリップフロップ
2のQ出力はハイであるので、D−フリップフロップ3,
4のQ出力がローであれば、t4からΔT時間後にD−フ
リップフロップ3のQ出力はローからハイへ移行する
(以後ΔT時間の説明は省略する)。以後、D−フリッ
プフロップ1とD−フリップフロップ2の動作と同じよ
うに、D−フリップフロップ3,D−フリップフロップ4
は動作し、D−フリップフロップ2とD−フリップフロ
ップ4のQ出力に、位相差180℃の1/3分周出力のクロッ
ク信号が各各得られることになる。
から説明する。まず時刻t4で入力クロック信号の下がり
エッジが到来すると、t4直前でのD−フリップフロップ
2のQ出力はハイであるので、D−フリップフロップ3,
4のQ出力がローであれば、t4からΔT時間後にD−フ
リップフロップ3のQ出力はローからハイへ移行する
(以後ΔT時間の説明は省略する)。以後、D−フリッ
プフロップ1とD−フリップフロップ2の動作と同じよ
うに、D−フリップフロップ3,D−フリップフロップ4
は動作し、D−フリップフロップ2とD−フリップフロ
ップ4のQ出力に、位相差180℃の1/3分周出力のクロッ
ク信号が各各得られることになる。
この従来例回路で1/3分周出力クロック信号の2相の
位相差を180゜に規定している手段は、D−フリップフ
ロップ3のD入力端子にD−フリップフロップ2のQ出
力信号も印加している点にある。
位相差を180゜に規定している手段は、D−フリップフ
ロップ3のD入力端子にD−フリップフロップ2のQ出
力信号も印加している点にある。
すなわち、D−フリップフロップ3のQ出力がローか
らハイに移行するタイミングを、D−フリップフロップ
2のQ出力がハイである期間内に到来する入力クロック
信号の下がりエッジ(t4)に固定させているのである。
らハイに移行するタイミングを、D−フリップフロップ
2のQ出力がハイである期間内に到来する入力クロック
信号の下がりエッジ(t4)に固定させているのである。
発明が解決しようとする課題 以上に示した従来の回路構成では、入力クロック信号
の周波数が高くなり、ΔTが入力クロック信号の周期の
半分(入力クロック信号のデューティ(duty)は50:50
とする)に近づいてくると、D−フリップフロップ2の
Q出力がハイの期間内に入力クロック信号の下がりエッ
ジが到来しなくなり、誤動作に至ってしまう。
の周波数が高くなり、ΔTが入力クロック信号の周期の
半分(入力クロック信号のデューティ(duty)は50:50
とする)に近づいてくると、D−フリップフロップ2の
Q出力がハイの期間内に入力クロック信号の下がりエッ
ジが到来しなくなり、誤動作に至ってしまう。
課題を解決するための手段 ΔTすなわちD−フリップフロップの段間遅延時間が
入力クロック信号の周期の半分に近づいてきても安定に
動作させるため次の手段を講じる。
入力クロック信号の周期の半分に近づいてきても安定に
動作させるため次の手段を講じる。
D−フリップフロップ3のD入力端子にD−フリップ
フロップ2のQ出力信号を印加していたのを廃止し、D
−フリップフロップ4をリセット入力端子付きのD−フ
リップフロップとして、D−フリップフロップ2とD−
フリップフロップ4の各々Q出力信号の論理積出力(ワ
イヤードアンド)をリセット入力端子に印加する。
フロップ2のQ出力信号を印加していたのを廃止し、D
−フリップフロップ4をリセット入力端子付きのD−フ
リップフロップとして、D−フリップフロップ2とD−
フリップフロップ4の各々Q出力信号の論理積出力(ワ
イヤードアンド)をリセット入力端子に印加する。
作用 上記手段により、D−フリップフロップ2と、D−フ
リップフロップ4の各々Q出力が重なる期間があれば、
D−フリップフロップ4がリセットされる。この作用に
より、2相の1/3分周出力クロック信号の位相差が、60
゜と300゜の場合にD−フリップフロップ4がリセット
され、180゜の位相差の出力信号が得られるようにおい
込むことができる。
リップフロップ4の各々Q出力が重なる期間があれば、
D−フリップフロップ4がリセットされる。この作用に
より、2相の1/3分周出力クロック信号の位相差が、60
゜と300゜の場合にD−フリップフロップ4がリセット
され、180゜の位相差の出力信号が得られるようにおい
込むことができる。
実施例 本発明の実施例を図面を用いて説明する。
第1図が本発明の実施例の回路構成図であり、第2
図,第3図が各部波形図である。なお第2図と第3図の
(a)は入力信号クロック(CLK)の波形、(b)は第
1のD−フリップフロップの出力波形(F1Q)、(c)
は第2のD−フリップフロップの出力信号(CLK1)の波
形、(d)は第3のD−フリップフロップの出力波形
(F3Q)、(e)は第4のD−フリップフロップの出力
信号(CLK2)の波形、(f)は第2と第4のD−フリッ
プフロップ出力信号の論理積波形である。
図,第3図が各部波形図である。なお第2図と第3図の
(a)は入力信号クロック(CLK)の波形、(b)は第
1のD−フリップフロップの出力波形(F1Q)、(c)
は第2のD−フリップフロップの出力信号(CLK1)の波
形、(d)は第3のD−フリップフロップの出力波形
(F3Q)、(e)は第4のD−フリップフロップの出力
信号(CLK2)の波形、(f)は第2と第4のD−フリッ
プフロップ出力信号の論理積波形である。
第1から第4までのD−フリップフロップ1〜4と1
個のインバータ5を備え、第1,第2のD−フリップフロ
ップ1と2のクロック入力端子()にはインバータ5
を介して入力クロック信号(CLK)が印加され、第3,第
4のD−フリップフロップ3と4のクロック入力端子に
は入力クロック信号(CLK)が直接印加され、第2,第4
のD−フリップフロップ2と4のD−入力端子は各々第
1,第3のD−フリップフロップ1と3の非反転出力端子
(Q)に接続され、第1のD−フリップフロップのD入
力端子には、第2のD−フリップフロップ2の反転出力
信号と第1のD−フリップフロップ1の反転出力信号の
論理積(I2Lではワイヤードアンプ)出力が印加され、
第3のD−フリップフロップ3のD入力端子には、第4
のD−フリップフロップ4の反転出力信号と第3のD−
フリップフロップ3の反転出力信号の論理積出力が印加
され、リセット入力端子をもつ第4のD−フリップフロ
ップ4のリセット入力端子(R)には、第2のD−フリ
ップフロップ2と第4のD−フリップフロップ4の各々
非反転出力信号の論理積出力が印加され、第2,第4のD
−フリップフロップ2と4の非反転出力端子が各々1/3
分周出力のクロック信号出力端子20と30に接続されてい
る。
個のインバータ5を備え、第1,第2のD−フリップフロ
ップ1と2のクロック入力端子()にはインバータ5
を介して入力クロック信号(CLK)が印加され、第3,第
4のD−フリップフロップ3と4のクロック入力端子に
は入力クロック信号(CLK)が直接印加され、第2,第4
のD−フリップフロップ2と4のD−入力端子は各々第
1,第3のD−フリップフロップ1と3の非反転出力端子
(Q)に接続され、第1のD−フリップフロップのD入
力端子には、第2のD−フリップフロップ2の反転出力
信号と第1のD−フリップフロップ1の反転出力信号の
論理積(I2Lではワイヤードアンプ)出力が印加され、
第3のD−フリップフロップ3のD入力端子には、第4
のD−フリップフロップ4の反転出力信号と第3のD−
フリップフロップ3の反転出力信号の論理積出力が印加
され、リセット入力端子をもつ第4のD−フリップフロ
ップ4のリセット入力端子(R)には、第2のD−フリ
ップフロップ2と第4のD−フリップフロップ4の各々
非反転出力信号の論理積出力が印加され、第2,第4のD
−フリップフロップ2と4の非反転出力端子が各々1/3
分周出力のクロック信号出力端子20と30に接続されてい
る。
以上のように構成された実施例の動作を各部波形図の
第2図,第3図を用いて説明する。D−フリップフロッ
プ1とD−フリップフロップ2で入力クロック信号を1/
3分周し、D−フリップフロップ3とD−フリップフロ
ップ4でもう一方の1/3分周出力を得るのは従来例と同
じである。第2図はD−フリップフロップ2のQ出力信
号(CLK1)とD−フリップフロップ4のQ出力信号(CL
K2)の位相差が60゜の場合の波形図である。D−フリッ
プフロップのクロック入力端子10に入力クロック信号の
アクティブエッジが印加されて、Q出力が変化するまで
の遅延時間を、従来例と同じくΔTとする。第2図の場
合、時刻t4から時刻t5までの期間、D−フリップフロッ
プ2のQ出力とD−フリップフロップ4のQ出力のハイ
期間が重なるので、実際には、D−フリップフロップ4
のQ出力は時刻t4からΔT時間後の直後にリセットされ
る。そうすると入力クロック信号の次の下がりエッジ到
来により(t6)D−フリップフロップ3のQ出力がロー
からハイに移行し、D−フリップフロップ4とであらた
な位相の1/3分周動作を開始する。この動作の波形を示
したのが第3図である(位相差300゜)。
第2図,第3図を用いて説明する。D−フリップフロッ
プ1とD−フリップフロップ2で入力クロック信号を1/
3分周し、D−フリップフロップ3とD−フリップフロ
ップ4でもう一方の1/3分周出力を得るのは従来例と同
じである。第2図はD−フリップフロップ2のQ出力信
号(CLK1)とD−フリップフロップ4のQ出力信号(CL
K2)の位相差が60゜の場合の波形図である。D−フリッ
プフロップのクロック入力端子10に入力クロック信号の
アクティブエッジが印加されて、Q出力が変化するまで
の遅延時間を、従来例と同じくΔTとする。第2図の場
合、時刻t4から時刻t5までの期間、D−フリップフロッ
プ2のQ出力とD−フリップフロップ4のQ出力のハイ
期間が重なるので、実際には、D−フリップフロップ4
のQ出力は時刻t4からΔT時間後の直後にリセットされ
る。そうすると入力クロック信号の次の下がりエッジ到
来により(t6)D−フリップフロップ3のQ出力がロー
からハイに移行し、D−フリップフロップ4とであらた
な位相の1/3分周動作を開始する。この動作の波形を示
したのが第3図である(位相差300゜)。
第3図では、図中のt3からt4(第2図の時刻と無関
係)までの期間、D−フリップフロップ2とD−フリッ
プフロップ4の各Q出力のハイ期間が重なる。すると第
3図の動作波形図で実際にはD−フリップフロップ4は
時刻t3のΔT時間後の直後にリセットされるので、t4に
到来する入力クロック信号の下がりエッジでD−フリッ
プフロップ3のQ出力はローからハイに移行することに
なり、さらに新たな位相の1/3分周動作を開始するよう
になる。この最終の位相関係が、従来例の波形図である
第5図に示したものと同じになり、互いに180゜の位相
差となる。
係)までの期間、D−フリップフロップ2とD−フリッ
プフロップ4の各Q出力のハイ期間が重なる。すると第
3図の動作波形図で実際にはD−フリップフロップ4は
時刻t3のΔT時間後の直後にリセットされるので、t4に
到来する入力クロック信号の下がりエッジでD−フリッ
プフロップ3のQ出力はローからハイに移行することに
なり、さらに新たな位相の1/3分周動作を開始するよう
になる。この最終の位相関係が、従来例の波形図である
第5図に示したものと同じになり、互いに180゜の位相
差となる。
ここで第2図の位相関係から第3図の位相関係へ移行
する時のD−フリップフロップの遅延時間ΔTとクロッ
ク周期1/fの限界は であり、従来例の動作マージンの2倍であるが、第3図
の位相関係から180゜位相差の位相関係へ移行する時の
動作マージンは、従来例の動作マージンと同じく である。
する時のD−フリップフロップの遅延時間ΔTとクロッ
ク周期1/fの限界は であり、従来例の動作マージンの2倍であるが、第3図
の位相関係から180゜位相差の位相関係へ移行する時の
動作マージンは、従来例の動作マージンと同じく である。
しかし、従来例では上記動作マージンは、動作中常に
成立していなければならず、このマージンがとれないよ
うな入力クロック信号に対しては、使用できない。一方
本発明の実施例では、動作開始の初期段階で、とり得る
位相関係が1/3の確率で3種類あるうちの1種類(180゜
差)におい込むための動作に、従来例と同じだけの動作
マージンを必要とするが、位相関係がおい込まれた後
は、動作マージンとしては、D−フリップフロップその
もののマージンのみとなり で従来例の2倍となる。またこの位相おい込みの初期段
階は、入力クロック信号自身も、波形そのものが立ち上
がった直後であるので本来の周波数にまだ達しておら
ず、上記おい込みは、入力クロック信号が定常状態に安
定するまでに完了してしまう。したがって本発明の実施
例により、従来例での限界入力クロック信号の周波数f
maxが、2倍になる。
成立していなければならず、このマージンがとれないよ
うな入力クロック信号に対しては、使用できない。一方
本発明の実施例では、動作開始の初期段階で、とり得る
位相関係が1/3の確率で3種類あるうちの1種類(180゜
差)におい込むための動作に、従来例と同じだけの動作
マージンを必要とするが、位相関係がおい込まれた後
は、動作マージンとしては、D−フリップフロップその
もののマージンのみとなり で従来例の2倍となる。またこの位相おい込みの初期段
階は、入力クロック信号自身も、波形そのものが立ち上
がった直後であるので本来の周波数にまだ達しておら
ず、上記おい込みは、入力クロック信号が定常状態に安
定するまでに完了してしまう。したがって本発明の実施
例により、従来例での限界入力クロック信号の周波数f
maxが、2倍になる。
発明の効果 本発明の実施例によれば、入力クロック信号の1/3分
周180゜位相差出力クロック信号を得るのに、使用入力
クロック信号の限界周波数が2倍になり、集積化する場
合、デバイスの動作マージンに余裕を与え、安定な動作
を保証するとともに、結果的に消費電力,チップサイズ
等に大なる効果を呈する。
周180゜位相差出力クロック信号を得るのに、使用入力
クロック信号の限界周波数が2倍になり、集積化する場
合、デバイスの動作マージンに余裕を与え、安定な動作
を保証するとともに、結果的に消費電力,チップサイズ
等に大なる効果を呈する。
尚、入力クロック信号の1/3分周出力180゜位相差信号
というのは、入力クロック信号を(n+1/2)の分周比
で分周する場合(たとえばPLL中の分周器など)に必要
であり、分周比中の0.5(クロック周期の半分)に相当
するものを、1/3分周出力180゜位相差信号(クロック信
号)を切り換えることで得ているので、重要な役割をも
っている。
というのは、入力クロック信号を(n+1/2)の分周比
で分周する場合(たとえばPLL中の分周器など)に必要
であり、分周比中の0.5(クロック周期の半分)に相当
するものを、1/3分周出力180゜位相差信号(クロック信
号)を切り換えることで得ているので、重要な役割をも
っている。
第1図は本発明の実施例を示す2相クロックの位相補正
回路図、第2図と第3図は第1図の回路動作を説明する
ための波形図、第4図は従来例の回路構成図、第5図は
従来例の各部動作波形図である。 1〜4……D−フリップフロップ(F.F.)、5……イン
バータ、10……クロック信号入力端子、20,30……クロ
ック信号出力端子。
回路図、第2図と第3図は第1図の回路動作を説明する
ための波形図、第4図は従来例の回路構成図、第5図は
従来例の各部動作波形図である。 1〜4……D−フリップフロップ(F.F.)、5……イン
バータ、10……クロック信号入力端子、20,30……クロ
ック信号出力端子。
Claims (1)
- 【請求項1】反転ゲートと第1から第4のフリップフロ
ップを備え、前記第1と第2のフリップフロップのクロ
ック入力端子は、前記反転ゲートを介して入力クロック
信号印加端子に、前記第3と第4のフリップフロップの
クロック入力端子は、直接前記入力クロック信号印加端
子にそれぞれ接続され、前記第2と第4のフリップフロ
ップの入力端子は、各々第1と第3のフリップフロップ
の非反転出力端子に接続され、第1のフリップフロップ
の入力端子には、第2のフリップフロップの反転出力信
号と第1のフリップフロップの反転出力信号の論理積出
力が印加され、第3のフリップフロップの入力端子に
は、第4のフリップフロップの反転出力信号と第3のフ
リップフロップの反転出力信号の論理積出力が印加さ
れ、リセット入力端子をもつ第4のフリップフロップの
リセット入力端子には、第2のフリップフロップと第4
のフリップフロップの各々非反転出力信号の論理積出力
が印加され、第2,第4のフリップフロップの非反転出力
端子は各々1/3分周出力クロック信号出力端子に接続さ
れ、互いに180゜位相差の1/3分周出力クロック信号を得
ることを特徴とする2相クロックの位相補正装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1334422A JP2553722B2 (ja) | 1989-12-21 | 1989-12-21 | 2相クロックの位相補正装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1334422A JP2553722B2 (ja) | 1989-12-21 | 1989-12-21 | 2相クロックの位相補正装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH03192815A JPH03192815A (ja) | 1991-08-22 |
JP2553722B2 true JP2553722B2 (ja) | 1996-11-13 |
Family
ID=18277199
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1334422A Expired - Fee Related JP2553722B2 (ja) | 1989-12-21 | 1989-12-21 | 2相クロックの位相補正装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2553722B2 (ja) |
-
1989
- 1989-12-21 JP JP1334422A patent/JP2553722B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH03192815A (ja) | 1991-08-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6389095B1 (en) | Divide-by-three circuit | |
JPS63301624A (ja) | パルス列分周回路 | |
US6049236A (en) | Divide-by-one or divide-by-two qualified clock driver with glitch-free transitions between operating frequencies | |
JPS62245814A (ja) | パルス回路 | |
US6329861B1 (en) | Clock generator circuit | |
JP2553722B2 (ja) | 2相クロックの位相補正装置 | |
US5524037A (en) | Circuit configuration for generating even-numbered duty factors | |
JP2543108B2 (ja) | 同期パルス発生装置 | |
JPS6339209A (ja) | 同期回路 | |
JPH03163908A (ja) | クロツク信号遅延回路 | |
JP2754005B2 (ja) | 多相パルス発生回路 | |
JPS62227220A (ja) | 分周回路 | |
JPH0731628Y2 (ja) | パルス発生回路 | |
JPH0548432A (ja) | 1/3分周回路 | |
JPS6010453B2 (ja) | デイジタル分周回路 | |
JPH01268309A (ja) | 二相クロツクジエネレータ | |
JPS62260418A (ja) | フリツプフロツプ回路 | |
JPH01166633A (ja) | ビット位相同期回路 | |
JP2606550B2 (ja) | 位相比較回路 | |
JPH11150458A (ja) | 半導体装置 | |
JPH0523632U (ja) | 3分の1分周回路 | |
JP2994882B2 (ja) | 分周回路 | |
JPS60227521A (ja) | 2/3分周回路 | |
JPH04159691A (ja) | 同期式半導体記憶装置 | |
JPS61230427A (ja) | 2/(2n+1)分周回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |