JPS60227521A - 2/3分周回路 - Google Patents
2/3分周回路Info
- Publication number
- JPS60227521A JPS60227521A JP8430984A JP8430984A JPS60227521A JP S60227521 A JPS60227521 A JP S60227521A JP 8430984 A JP8430984 A JP 8430984A JP 8430984 A JP8430984 A JP 8430984A JP S60227521 A JPS60227521 A JP S60227521A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- pulse
- shift register
- output
- frequency dividing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Processing Of Color Television Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は分周回路、更に詳しくはち分周回路に関する。
従来例の構成とその問題点
従来人力パルスの周波数をちの周波数に分周する回路と
して、全デジタル式で簡単なものがなかった0 発明の目的 本発明は、全デジタル式の簡単な一分周回路を提供する
事を目的とする。
して、全デジタル式で簡単なものがなかった0 発明の目的 本発明は、全デジタル式の簡単な一分周回路を提供する
事を目的とする。
発明の構成
本発明は、デユーティが略々1:1の入力パルスを、周
波数かるでデユーティが1:2のパルスに分周するる分
周回路と、この4分周回路の出力を前記入力パルスの正
、負いずれかのリーディングエツジで前記入力パルスの
1クロック分だけシフトさせる第1のシフトレジスタと
、この第1のシフトレジスタの出力を前記第1のシフト
レジスタとは逆極性のリーディングエツジで前記入力パ
ルスの1クロック分だけシフトさせる第2のシフトレジ
スタと、この第2のシフトレジスタの出力と前記4分周
回路の出力との論理積を得る回路とを備えた全ディジタ
ル式の一分周回路である。。
波数かるでデユーティが1:2のパルスに分周するる分
周回路と、この4分周回路の出力を前記入力パルスの正
、負いずれかのリーディングエツジで前記入力パルスの
1クロック分だけシフトさせる第1のシフトレジスタと
、この第1のシフトレジスタの出力を前記第1のシフト
レジスタとは逆極性のリーディングエツジで前記入力パ
ルスの1クロック分だけシフトさせる第2のシフトレジ
スタと、この第2のシフトレジスタの出力と前記4分周
回路の出力との論理積を得る回路とを備えた全ディジタ
ル式の一分周回路である。。
実施例の説明
以下、図面により本発明の詳細な説明する。
第1図は本発明の第1の実施例を示す図であって、第2
図に示す波形図と共に動作を説明する。
図に示す波形図と共に動作を説明する。
第1図において、1は入力端子であって、第2図aに示
すようなデユーティが略々1:1のパルスが加えられる
。2は一般の1分周回路であって、加えられたパルスの
周波数を堀に分周して、第2図すに示すような高レベル
期間と低レベル期間の比が2=1のパルスが出力される
。そしてこのパルスは第1のシフトレジスタ3のデータ
D端子に加えられ、クロックGK端子に加えられている
入力パルスaの正のリーディングエツジでトリガされて
、出力端子Qに、第2図Cに示すような信号波形が得ら
れる。この信号波形は、第2のシフトレジスタ4のデー
タ端子りに加えられ、クロックCK端子に加えられてい
る入力パルスaの負のリーディングエツジでトリガされ
て、出力端子Qに、第2図dに示すような信号波形が得
られる。そして1/30周回路2の出力(第2図b)と
第2のシフトレジスタ4の出力(第2図d)とが、AN
D回路5で、論理積がとられて、その出力端子6に第2
図eに示すような出力パルスが得られる。この出力パル
スは、入力端子1に加えられた入力パルスの3周期(例
えば第2図t2〜t8の期間)の期間に、2周期のパル
スが存在し、第1図に示した回路は一分周回路を構成し
ている事となる。
すようなデユーティが略々1:1のパルスが加えられる
。2は一般の1分周回路であって、加えられたパルスの
周波数を堀に分周して、第2図すに示すような高レベル
期間と低レベル期間の比が2=1のパルスが出力される
。そしてこのパルスは第1のシフトレジスタ3のデータ
D端子に加えられ、クロックGK端子に加えられている
入力パルスaの正のリーディングエツジでトリガされて
、出力端子Qに、第2図Cに示すような信号波形が得ら
れる。この信号波形は、第2のシフトレジスタ4のデー
タ端子りに加えられ、クロックCK端子に加えられてい
る入力パルスaの負のリーディングエツジでトリガされ
て、出力端子Qに、第2図dに示すような信号波形が得
られる。そして1/30周回路2の出力(第2図b)と
第2のシフトレジスタ4の出力(第2図d)とが、AN
D回路5で、論理積がとられて、その出力端子6に第2
図eに示すような出力パルスが得られる。この出力パル
スは、入力端子1に加えられた入力パルスの3周期(例
えば第2図t2〜t8の期間)の期間に、2周期のパル
スが存在し、第1図に示した回路は一分周回路を構成し
ている事となる。
第3図は、本発明の第2の実施例を示す図であって、第
1図との差は、4分周回路の出力波形のデユーティ比(
高レベル期間と低レベル期間との比)が1=2になって
いる点にある。第4図の波形図を用いて動作を説明する
。入力端子1に加えられた第4図aに示す入力パルスは
、ζ分周回路7で分周され第4図すに示すようなパルス
波形が得られる。このパルス波形は、第1図に示した第
1の実施例と同様に、第1.第2のシフトレジメタ8,
9で波形が入力パルス(第4図aの波形)の正及び負の
リーディングエツジをクロックとして遅延され、第4図
dに示すパルスが第2のシフトレジスタ9出力として得
られる。このシフトレジスタ9の出力パルス(第4図d
)と4分周回路の出力パルス(第4図b)とはOR回路
1oで論理和かとられて、出力端子6に第4図eに示す
ような入力パルスの周波数をちに分周した出力パルスが
得られる。つまり、出力端子6に得られる出力パルスは
、入力端子1に加えられた入力パルスの3周期(例えば
、第4図t12〜t18の期間)の期間に、2周期分の
パルスが存在し、第3図に示した回路も4分周回路を構
成している。
1図との差は、4分周回路の出力波形のデユーティ比(
高レベル期間と低レベル期間との比)が1=2になって
いる点にある。第4図の波形図を用いて動作を説明する
。入力端子1に加えられた第4図aに示す入力パルスは
、ζ分周回路7で分周され第4図すに示すようなパルス
波形が得られる。このパルス波形は、第1図に示した第
1の実施例と同様に、第1.第2のシフトレジメタ8,
9で波形が入力パルス(第4図aの波形)の正及び負の
リーディングエツジをクロックとして遅延され、第4図
dに示すパルスが第2のシフトレジスタ9出力として得
られる。このシフトレジスタ9の出力パルス(第4図d
)と4分周回路の出力パルス(第4図b)とはOR回路
1oで論理和かとられて、出力端子6に第4図eに示す
ような入力パルスの周波数をちに分周した出力パルスが
得られる。つまり、出力端子6に得られる出力パルスは
、入力端子1に加えられた入力パルスの3周期(例えば
、第4図t12〜t18の期間)の期間に、2周期分の
パルスが存在し、第3図に示した回路も4分周回路を構
成している。
なお、以上の実施例に示した一分周回路は一般的な一分
周回路であって、多くのディジタル回路に関する文献に
記載されているのでその構成・説明等は省略する。
周回路であって、多くのディジタル回路に関する文献に
記載されているのでその構成・説明等は省略する。
第5図は本発明の他の実施例を示す図であって、第1.
3図に示した実施例との差は、第1,3図の第1のシフ
トレジスタ3または8を、−分周回路を構成するフリッ
プフロップと兼用して、構成を簡単にしたものである。
3図に示した実施例との差は、第1,3図の第1のシフ
トレジスタ3または8を、−分周回路を構成するフリッ
プフロップと兼用して、構成を簡単にしたものである。
入力端子1に加えられた第6図aに示す入力パルスは、
クロックの正のリーディングエツジで動作する第1.第
2のフリップフロップ11.12とNAND回路13で
構成された一分周回路(なおこの14分周回路は衆知の
回路であるので詳しい動作説明は略する。)でるの周波
数に分周されて、第1のフリップフロップ11、及び第
2のフリップフロップ12の出力端子Qには、それぞれ
第6図す、Cに示すようなパルスが得られる。そして、
第2のフリップフロップ12の出力波形(第6図C)は
、入力パルス(第6図a)の負のリーディングエツジを
クロックとする第2のシフトレジスタ14でパルス遅延
されて、第6図eに示すパルスが第2のシフトレジスタ
14の出力端子に得られる。そして、第1のフリップフ
ロップ11の出力パルス(第6図b)と、第2のシフト
レジスタ14の出力パルス(第6図e)は、AND回路
16で論理積がとられ、その出力端子6には第6図に示
すように、入力パルスの周波数が%に分周された出力パ
ルスが得られ、第5図に示す簡単な回路でち分周回路を
構成する事ができる。
クロックの正のリーディングエツジで動作する第1.第
2のフリップフロップ11.12とNAND回路13で
構成された一分周回路(なおこの14分周回路は衆知の
回路であるので詳しい動作説明は略する。)でるの周波
数に分周されて、第1のフリップフロップ11、及び第
2のフリップフロップ12の出力端子Qには、それぞれ
第6図す、Cに示すようなパルスが得られる。そして、
第2のフリップフロップ12の出力波形(第6図C)は
、入力パルス(第6図a)の負のリーディングエツジを
クロックとする第2のシフトレジスタ14でパルス遅延
されて、第6図eに示すパルスが第2のシフトレジスタ
14の出力端子に得られる。そして、第1のフリップフ
ロップ11の出力パルス(第6図b)と、第2のシフト
レジスタ14の出力パルス(第6図e)は、AND回路
16で論理積がとられ、その出力端子6には第6図に示
すように、入力パルスの周波数が%に分周された出力パ
ルスが得られ、第5図に示す簡単な回路でち分周回路を
構成する事ができる。
発明の効果
以上のように、本発明によれば非常に簡単な回路構成で
全デジタル回路の名分周回路を得る事ができ、その利用
効果は大きい。
全デジタル回路の名分周回路を得る事ができ、その利用
効果は大きい。
第1図は本発明の第1の実施例を示す回路図、第2図は
その動作説明の為の波形図、第3図は本発明の第2の実
施例を示す回路図、第4図はその動作説明の為の波形図
、第6図は本発明の第3の実施例を示す回路図、第6図
はその動作説明の為の波形図である。 1・・・・・入力端1子、2,7・・・・・4分周回路
、3゜8・・・・・第1のシフトレジスタ、4,9.1
4・・・・・・第2のシフトレジスタ、5,16・・・
・・・AND回路、6.9・・・・・・出力端子、10
・・・・・・OR回路、11・・・・・・第1のフリッ
プフロップ、12・・・・・第2のフリップフロップ。 第1図 ? 第2図 第3図 第4図 第5図 第6図
その動作説明の為の波形図、第3図は本発明の第2の実
施例を示す回路図、第4図はその動作説明の為の波形図
、第6図は本発明の第3の実施例を示す回路図、第6図
はその動作説明の為の波形図である。 1・・・・・入力端1子、2,7・・・・・4分周回路
、3゜8・・・・・第1のシフトレジスタ、4,9.1
4・・・・・・第2のシフトレジスタ、5,16・・・
・・・AND回路、6.9・・・・・・出力端子、10
・・・・・・OR回路、11・・・・・・第1のフリッ
プフロップ、12・・・・・第2のフリップフロップ。 第1図 ? 第2図 第3図 第4図 第5図 第6図
Claims (1)
- 【特許請求の範囲】 0)デユーティが略々1:1の入力パルスを、周波数が
省で高レベル期間と低レベル期間との比が2=1もしく
は1:2のパルスに分周する一分周回路と、この4分周
回路の出力を前記入力パルスの正、負いずれかのリーデ
ィングエツジで前記入力パルスの1クロック分だけシフ
トさせる第1のシフトレジスタとこの第1のシフトレジ
スタの出力を前記第1のシフトレジスタとは逆極性のリ
ーディングエツジで前記入力パルスの1クロック分だけ
シフトさせる第2のシフトレジスタと、この第2のシフ
トレジスタの出力と前記−分周回路の出力との論理積も
しくは論理和を得る回路とを備えたち分周回路。 @)第1のシフトレジスタが、−分周回路を構成するシ
フトレジスタを兼ねている事を特徴とする特許請求の範
囲第1項記載の名分周回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8430984A JPS60227521A (ja) | 1984-04-25 | 1984-04-25 | 2/3分周回路 |
KR1019850002715A KR900006266B1 (ko) | 1984-04-25 | 1985-04-23 | 펄스회로 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8430984A JPS60227521A (ja) | 1984-04-25 | 1984-04-25 | 2/3分周回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60227521A true JPS60227521A (ja) | 1985-11-12 |
Family
ID=13826891
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8430984A Pending JPS60227521A (ja) | 1984-04-25 | 1984-04-25 | 2/3分周回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60227521A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62227220A (ja) * | 1986-03-29 | 1987-10-06 | Toshiba Corp | 分周回路 |
JPS6388919A (ja) * | 1986-10-02 | 1988-04-20 | Fujitsu Ltd | 奇数分周回路 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5726930A (en) * | 1980-07-25 | 1982-02-13 | Fujitsu Ltd | Odd-number frequency division circuit |
-
1984
- 1984-04-25 JP JP8430984A patent/JPS60227521A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5726930A (en) * | 1980-07-25 | 1982-02-13 | Fujitsu Ltd | Odd-number frequency division circuit |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62227220A (ja) * | 1986-03-29 | 1987-10-06 | Toshiba Corp | 分周回路 |
JPS6388919A (ja) * | 1986-10-02 | 1988-04-20 | Fujitsu Ltd | 奇数分周回路 |
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