JPS62136850A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPS62136850A JPS62136850A JP27814285A JP27814285A JPS62136850A JP S62136850 A JPS62136850 A JP S62136850A JP 27814285 A JP27814285 A JP 27814285A JP 27814285 A JP27814285 A JP 27814285A JP S62136850 A JPS62136850 A JP S62136850A
- Authority
- JP
- Japan
- Prior art keywords
- element isolation
- layer
- conductivity type
- type
- isolation region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置及びその製造方法に関し、特にバイ
ポーラ半導体装置の素子分離技術の改良に係る。
ポーラ半導体装置の素子分離技術の改良に係る。
バイポーラ型半導体装置のＰＮ接合による素子分離技術
には、基板側とエピタキシャル層表面側からの両方向拡
散により素子分離領域を形成する技術が知られており、
この技術では第５図に示すような構造が得られる。第５
図において、例えばｐ型シリコン基板１とｎ型エピタキ
シャル層４との境界部にはｎ４型埋込み領域２及びｐ型
埋込み素子分離領域３がそれぞれ選択的に形成され、エ
ピタキシャル層４表面側からはｐ型素子分離領域５が前
記埋込み素子分離領域３と一体となるように形成されて
いる。
には、基板側とエピタキシャル層表面側からの両方向拡
散により素子分離領域を形成する技術が知られており、
この技術では第５図に示すような構造が得られる。第５
図において、例えばｐ型シリコン基板１とｎ型エピタキ
シャル層４との境界部にはｎ４型埋込み領域２及びｐ型
埋込み素子分離領域３がそれぞれ選択的に形成され、エ
ピタキシャル層４表面側からはｐ型素子分離領域５が前
記埋込み素子分離領域３と一体となるように形成されて
いる。
この技術を用いれば、素子分離領域を形成するための拡
散時間が短くてすみ、しかも素子分離領域の横方向への
広がりを抑制できるという長所があるため、広く採用さ
れている。
散時間が短くてすみ、しかも素子分離領域の横方向への
広がりを抑制できるという長所があるため、広く採用さ
れている。
上）ホした従来の素子分離技術を用いた場合の問題点を
第６図（ａ）〜（Ｃ）に示す製造方法を参照しながら詳
細に説明する。
第６図（ａ）〜（Ｃ）に示す製造方法を参照しながら詳
細に説明する。
まず、ｐ型シリコン基板１表面にｎ４型埋込み層２及び
ｐ型埋込み素子分離領域３をそれぞれ選択的に形成する
。前記ｎ′″型埋型埋層２は、寄生トランジスタの影響
を小さくし、コレクタシリーズ抵抗を低減する目的で形
成される。なお、特に高出力トランジスタや高速動作を
要求されるトランジスタでは、コレクタシリーズ抵抗を
低くするために、ｎ１型埋込み層２の不純物としてはシ
リコンとの固溶濃度が高いＡｓが用いられる（第６図（
ａ）図示）。
ｐ型埋込み素子分離領域３をそれぞれ選択的に形成する
。前記ｎ′″型埋型埋層２は、寄生トランジスタの影響
を小さくし、コレクタシリーズ抵抗を低減する目的で形
成される。なお、特に高出力トランジスタや高速動作を
要求されるトランジスタでは、コレクタシリーズ抵抗を
低くするために、ｎ１型埋込み層２の不純物としてはシ
リコンとの固溶濃度が高いＡｓが用いられる（第６図（
ａ）図示）。
次に、基板１表面にｎ型エピタキシャル層４を形成する
と、ｎ＋型埋込み層２及びｐ型埋込み素子分離領域３か
らそれぞれこれらの領域が形成されていない基板１の領
域へ不純物の飛散（オートドーピング）が生じる。この
オートドーピングが生じた領域がｐ型となるか、ｎ型と
なるかは、ｎ中型埋込み領域２とｐ型埋込み素子分離領
域３との面積の比率等によって決まるが、第８図（ａ）
に示すパターンレイアウトのように通常ｐ型埋込み素子
分離領域３の面積が広いので、オートドーピング層１１
はｐ型となる。例えば、比抵抗６〜９Ω・傭のｐ型シリ
コン基板１にＡＳ１１度１０１ツ〜１０２１／ＣＲ３の
ｎ＋型埋込み層２と８１度１０１ｓ〜１０！！／ｃＩＡ
３のｐ型埋込み素子分離領域３とを形成し、厚さ１０〜
１４＊、層抵抗３〜４Ω・αのｎ型エピタキシャル層４
を形成した場合、基板１及びｐ型埋込み素子分離領域３
上にｐ型のオートドーピング層１１が形成される（同図
（ｂ）図示。図中の矢印はオートドーピングの様子を示
す）。
と、ｎ＋型埋込み層２及びｐ型埋込み素子分離領域３か
らそれぞれこれらの領域が形成されていない基板１の領
域へ不純物の飛散（オートドーピング）が生じる。この
オートドーピングが生じた領域がｐ型となるか、ｎ型と
なるかは、ｎ中型埋込み領域２とｐ型埋込み素子分離領
域３との面積の比率等によって決まるが、第８図（ａ）
に示すパターンレイアウトのように通常ｐ型埋込み素子
分離領域３の面積が広いので、オートドーピング層１１
はｐ型となる。例えば、比抵抗６〜９Ω・傭のｐ型シリ
コン基板１にＡＳ１１度１０１ツ〜１０２１／ＣＲ３の
ｎ＋型埋込み層２と８１度１０１ｓ〜１０！！／ｃＩＡ
３のｐ型埋込み素子分離領域３とを形成し、厚さ１０〜
１４＊、層抵抗３〜４Ω・αのｎ型エピタキシャル層４
を形成した場合、基板１及びｐ型埋込み素子分離領域３
上にｐ型のオートドーピング層１１が形成される（同図
（ｂ）図示。図中の矢印はオートドーピングの様子を示
す）。
次いで、エピタキシャル素子４表面側からボロンを拡散
することにより、ｐ型素子分離領域５及びベース領域あ
るいは抵抗として用いられるｐ型拡散層１２を形成する
。これにより、前記ｐ型埋込み素子分離領域３とｐ型素
子分離領１１５とが一体化した素子力Ｉｌｌ領域が形成
される。この際、ｐ型オートドーピング層１１の不純物
も上方へ拡散する。上記のような条件ではオートドーピ
ング層１１のエピタキシャル層４側へのせり上がりは３
〜４ｐｎとなる。なお、図示しないが、オートドーピン
グ層１１は当然基板１側へも拡がっている（同図（Ｃ）
図示）。
することにより、ｐ型素子分離領域５及びベース領域あ
るいは抵抗として用いられるｐ型拡散層１２を形成する
。これにより、前記ｐ型埋込み素子分離領域３とｐ型素
子分離領１１５とが一体化した素子力Ｉｌｌ領域が形成
される。この際、ｐ型オートドーピング層１１の不純物
も上方へ拡散する。上記のような条件ではオートドーピ
ング層１１のエピタキシャル層４側へのせり上がりは３
〜４ｐｎとなる。なお、図示しないが、オートドーピン
グ層１１は当然基板１側へも拡がっている（同図（Ｃ）
図示）。
ところで、ρ型拡散１１１２とｐ型素子分離領域５間の
耐圧はこれらの領域の横方向への広がりとマスク合わせ
余裕とを考慮して両者の間を所定路離隔てることにより
設計され、ｐ型拡散層１２と基板１間の縦方向の耐圧も
エピタキシャル１１４の厚さと不純物濃度により設計さ
れている。例えば、要求される耐圧が高い場合、上述し
たように厚さが１０〜１４．と厚く、不純物濃度の低い
エピタキシャル層４を形成する。ところが、上述したよ
うにオードドーピング層１１のエピタキシャル層４個へ
のせり上がりが３〜４ＩＩ！ｔにもなると、ｐ型拡散層
１２とオートドーピング層１層との距離が非常に短くな
り、所定の耐圧が得られなくなる。
耐圧はこれらの領域の横方向への広がりとマスク合わせ
余裕とを考慮して両者の間を所定路離隔てることにより
設計され、ｐ型拡散層１２と基板１間の縦方向の耐圧も
エピタキシャル１１４の厚さと不純物濃度により設計さ
れている。例えば、要求される耐圧が高い場合、上述し
たように厚さが１０〜１４．と厚く、不純物濃度の低い
エピタキシャル層４を形成する。ところが、上述したよ
うにオードドーピング層１１のエピタキシャル層４個へ
のせり上がりが３〜４ＩＩ！ｔにもなると、ｐ型拡散層
１２とオートドーピング層１層との距離が非常に短くな
り、所定の耐圧が得られなくなる。
例えば、前記のような仕様で形成されたエピタキシャル
層内に形成されたｎｐｎバイポーラトランジスタと、ｐ
型埋込み素子分離領域を形成しない以外は同一の仕様で
形成されたものとを比較すると、ｖ ａｇｏ耐圧特性は
前者が後者よりも約２０〜４０Ｖ低、下する場合がある
。
層内に形成されたｎｐｎバイポーラトランジスタと、ｐ
型埋込み素子分離領域を形成しない以外は同一の仕様で
形成されたものとを比較すると、ｖ ａｇｏ耐圧特性は
前者が後者よりも約２０〜４０Ｖ低、下する場合がある
。
このような問題を解消するために例えば第７図に示すよ
うに、ｐ型埋込み素子弁［領域３′を小さな領域に分割
してその全面積を小ざくしてボロンのオートドーピング
量を少なくすることが考えられる。しかし、このような
構造にすると、微細パターン形成技術が必要となるうえ
、素子分離領域の抵抗値が増加して動作時に電位勾配が
生じる等の欠点がある。
うに、ｐ型埋込み素子弁［領域３′を小さな領域に分割
してその全面積を小ざくしてボロンのオートドーピング
量を少なくすることが考えられる。しかし、このような
構造にすると、微細パターン形成技術が必要となるうえ
、素子分離領域の抵抗値が増加して動作時に電位勾配が
生じる等の欠点がある。
本発明は上記問題点を解消するためになされたものであ
り、オートドーピング層のせり上がりに起因する耐圧低
下を防止し得る半導体装置及びその製造方法を提供しよ
うとするものである。
り、オートドーピング層のせり上がりに起因する耐圧低
下を防止し得る半導体装置及びその製造方法を提供しよ
うとするものである。
本願第１の発明の半導体装置は、第１導電型の半導体基
板側及び第２導電型のエピタキシャル層の表面側からの
不純物拡散により形成される第１導電型の素子分離領域
内に第２導電型の不純物領域を形成したことを特徴とす
るものである。
板側及び第２導電型のエピタキシャル層の表面側からの
不純物拡散により形成される第１導電型の素子分離領域
内に第２導電型の不純物領域を形成したことを特徴とす
るものである。
また、本願第２の発明の半導体装置の製造方法は、第１
導電型の半導体基板の主面の一部に選択的に第２導電型
の不純物を導入し、複数の第２導電型の埋込み層を形成
する工程と、複数の第２導電型の埋込み層のうち一部と
重なる領域に選択的に第２導電型の不純物よりも拡散係
数の大きい第１導電型の不純物を導入し、第２導電型の
埋込み層よりも表面の不純物濃度が低い第１導電型の埋
込み素子分離領域を形成する工程と、基板上に第２導電
型のエピタキシャル層を形成する工程と、前記第１導電
型の埋込み素子分離領域及び第１導電型の埋込み素子分
離領域上のエピタキシャル層表面側から第１導電型の不
純物を拡散させて素子分離領域を形成する工程とを具備
し、本願第１の発明の半導体装置を製造するものである
。
導電型の半導体基板の主面の一部に選択的に第２導電型
の不純物を導入し、複数の第２導電型の埋込み層を形成
する工程と、複数の第２導電型の埋込み層のうち一部と
重なる領域に選択的に第２導電型の不純物よりも拡散係
数の大きい第１導電型の不純物を導入し、第２導電型の
埋込み層よりも表面の不純物濃度が低い第１導電型の埋
込み素子分離領域を形成する工程と、基板上に第２導電
型のエピタキシャル層を形成する工程と、前記第１導電
型の埋込み素子分離領域及び第１導電型の埋込み素子分
離領域上のエピタキシャル層表面側から第１導電型の不
純物を拡散させて素子分離領域を形成する工程とを具備
し、本願第１の発明の半導体装置を製造するものである
。
このような本願発明によれば、寄生素子の影響を少なく
し、シリーズ抵抗を低減するために設けられる第２導電
型の埋込み層の他に、素子分離領域予定部にも第２導電
型の埋込み層が形成されているので、第２導電型の埋込
み層と第１導電型の埋込み素子分離領域との面積の比率
を調整してエピタキシャル成長時にオートドーピングさ
れる第１及び第２導電型の不純物の量ができるだけ同一
量となるように設定することができる。したがつて、オ
ートドーピング層のエピタキシャル層側へのせり上がり
を極力小さくすることができ、耐圧の低下を防止するこ
とができる。また、第１導電型の不純物は第２導電型の
不純物よりも拡散係数の大きいものを用いているので、
素子分離領域では第１導電型の埋込み素子分離領域が第
２導電型の埋込み層を完全に包囲するように形成され、
しかも素子分離領域の抵抗は充分低くなり、動作時に電
位勾配が生じることがない。
し、シリーズ抵抗を低減するために設けられる第２導電
型の埋込み層の他に、素子分離領域予定部にも第２導電
型の埋込み層が形成されているので、第２導電型の埋込
み層と第１導電型の埋込み素子分離領域との面積の比率
を調整してエピタキシャル成長時にオートドーピングさ
れる第１及び第２導電型の不純物の量ができるだけ同一
量となるように設定することができる。したがつて、オ
ートドーピング層のエピタキシャル層側へのせり上がり
を極力小さくすることができ、耐圧の低下を防止するこ
とができる。また、第１導電型の不純物は第２導電型の
不純物よりも拡散係数の大きいものを用いているので、
素子分離領域では第１導電型の埋込み素子分離領域が第
２導電型の埋込み層を完全に包囲するように形成され、
しかも素子分離領域の抵抗は充分低くなり、動作時に電
位勾配が生じることがない。
以下、本発明の実施例を第１図（ａ）〜（ｄ）を参照し
て説明する。
て説明する。
まず、層抵抗６〜９Ω・ｃｍのｐ型シリコン基板２１表
面の一部に選択的にヒ素を拡散して表面濃度１０２０〜
１０２１／ｃＩＲ３、拡散深さ３〜４譚のｎ＋型型埋界
層２２．２３を形成する。前記ｎ＋型型埋界層２２は寄
生トランジスタの影響を小さくし、かつトランジスタの
コレクタシリーズ抵抗を低減するために形成される。ま
た、ｎ＋型型埋界層２３は後に形成されるｐ型埋込み素
子分離領域からオートドープされるｐ型不純物の濃度を
補償するために形成される （第１図（ａ）図示）。
面の一部に選択的にヒ素を拡散して表面濃度１０２０〜
１０２１／ｃＩＲ３、拡散深さ３〜４譚のｎ＋型型埋界
層２２．２３を形成する。前記ｎ＋型型埋界層２２は寄
生トランジスタの影響を小さくし、かつトランジスタの
コレクタシリーズ抵抗を低減するために形成される。ま
た、ｎ＋型型埋界層２３は後に形成されるｐ型埋込み素
子分離領域からオートドープされるｐ型不純物の濃度を
補償するために形成される （第１図（ａ）図示）。
次に、前記ｎ＋型型埋界層２３と重なるように、ＢＳＧ
＜ボロンシリケートガラス）膜を拡散源とするか又は
ボロンをイオン注入した後、アニールすることにより表
面のボロン濃度が１０１８〜１０１９／α３、拡散深さ
２〜３−のｐ型埋込み素子分離領域２４を形成する（同
図（ｂ）図示）。
＜ボロンシリケートガラス）膜を拡散源とするか又は
ボロンをイオン注入した後、アニールすることにより表
面のボロン濃度が１０１８〜１０１９／α３、拡散深さ
２〜３−のｐ型埋込み素子分離領域２４を形成する（同
図（ｂ）図示）。
なお、この段階でのパターンレイアウトは第８図（ｂ）
に示すようなものである。
に示すようなものである。
次いで、基板２１上に比抵抗３〜４Ω・α（不純物濃度
１．２５〜１．５ Ｘ １０” ／ｃｔｔｒ３）のｎ型
エピタキシャル層２５を形成する。この際、基板２１と
エピタキシャル層２５との境界部にオートドーピング層
２６が形成される （同図（Ｃ）図示）。
１．２５〜１．５ Ｘ １０” ／ｃｔｔｒ３）のｎ型
エピタキシャル層２５を形成する。この際、基板２１と
エピタキシャル層２５との境界部にオートドーピング層
２６が形成される （同図（Ｃ）図示）。
次いで、ｐ型埋込み素子分離領域２４上方のエピタキシ
ャル層２５表面側からボロンを拡散させてｐ型素子分離
領域２７を形成するとともに、ｐ型埋込み素子分離領域
２４からボロンを拡散させることにより両者を一体化し
た素子分離領域を形成する。この工程を経た後、ボロン
とヒ素との拡散係数の違いによりｎ＋型埋込み層２３は
ｐ型埋込み素子分離領域２４に完全に囲まれた状態とな
っている（同図（ｄ）図示）。
ャル層２５表面側からボロンを拡散させてｐ型素子分離
領域２７を形成するとともに、ｐ型埋込み素子分離領域
２４からボロンを拡散させることにより両者を一体化し
た素子分離領域を形成する。この工程を経た後、ボロン
とヒ素との拡散係数の違いによりｎ＋型埋込み層２３は
ｐ型埋込み素子分離領域２４に完全に囲まれた状態とな
っている（同図（ｄ）図示）。
第１図（ｂ）のｌｌ−ｌ−線、同図（ｄ）の■−■−線
及びＩＶ−ＩＶ＝線に沿う不純物の濃度プロファイルを
第２図〜第４図に示す。なお、第２図〜第４図中実線は
上素の濃度プロファイル、破線はボロンの濃度プロファ
イルをそれぞれ示す。
及びＩＶ−ＩＶ＝線に沿う不純物の濃度プロファイルを
第２図〜第４図に示す。なお、第２図〜第４図中実線は
上素の濃度プロファイル、破線はボロンの濃度プロファ
イルをそれぞれ示す。
第２図に示すように、エピタキシャル層形成前に、ｎ＋
型埋込み層２３のヒ素濃度はｐ型埋込み素子分離技術２
４のボロン濃度よりも十分高く設定されている。そして
、エピタキシャルＳ！を形成し、更に素子分離領域を形
成した後は、第３図に示すように、ボロン及びヒ素が基
板２１側及びエピタキシャル層２５側へ十分拡散する。
型埋込み層２３のヒ素濃度はｐ型埋込み素子分離技術２
４のボロン濃度よりも十分高く設定されている。そして
、エピタキシャルＳ！を形成し、更に素子分離領域を形
成した後は、第３図に示すように、ボロン及びヒ素が基
板２１側及びエピタキシャル層２５側へ十分拡散する。
この際、ボロンの拡散係数はヒ素の拡散係数よりも１桁
高いため、エピタキシャル層側へ充分拡散され、素子分
離領域の抵抗を低減することができる。このため、動作
時に素子分離領域における電位勾配を小さくすることが
できる。一方、第４図に示すように、オートドーピング
層２６の領域では、ｐ型埋込み素子分離領域２３の面積
が従来と同一であり、ボロンのオートドーピング量は従
来と同一であると考えられるのに対し、ヒ素のオートド
ーピング層は従来のｎ＋埋込み層２２に加えてｎ＋埋込
み！２３の面積が増加したため、従来（第４図中一点鎖
線で表示）よりも大幅に増加する。このため、オートド
ーピング層２６のせり上がりは従来の３〜４ａｍよりも
小さく、２−以下となる。
高いため、エピタキシャル層側へ充分拡散され、素子分
離領域の抵抗を低減することができる。このため、動作
時に素子分離領域における電位勾配を小さくすることが
できる。一方、第４図に示すように、オートドーピング
層２６の領域では、ｐ型埋込み素子分離領域２３の面積
が従来と同一であり、ボロンのオートドーピング量は従
来と同一であると考えられるのに対し、ヒ素のオートド
ーピング層は従来のｎ＋埋込み層２２に加えてｎ＋埋込
み！２３の面積が増加したため、従来（第４図中一点鎖
線で表示）よりも大幅に増加する。このため、オートド
ーピング層２６のせり上がりは従来の３〜４ａｍよりも
小さく、２−以下となる。
したがって、エピタキシャル１２５にベース領域等の拡
散層を形成しても高い耐圧を維持することができる。
散層を形成しても高い耐圧を維持することができる。
実際に、上記実施例で作製されたウェハと、従来の技術
を用いて作製されたウェハに、それぞれ高耐圧（耐圧４
０Ｖ以上）、高出力（１００ｍＡ以上の電流を流せる）
のトランジスタを含むバイポーラＩＣを作りこんで、基
板−ベース領域間の耐圧を測定した。その結果、従来技
術を用いた場合には、第９図（ａ）に示すように、耐圧
が低く、動作規格（４０Ｖ）を満たさない製品が生じた
のに対し、上記実施例のウェハを用いた場合には、耐圧
が高く、動作規格を充分に超えている。
を用いて作製されたウェハに、それぞれ高耐圧（耐圧４
０Ｖ以上）、高出力（１００ｍＡ以上の電流を流せる）
のトランジスタを含むバイポーラＩＣを作りこんで、基
板−ベース領域間の耐圧を測定した。その結果、従来技
術を用いた場合には、第９図（ａ）に示すように、耐圧
が低く、動作規格（４０Ｖ）を満たさない製品が生じた
のに対し、上記実施例のウェハを用いた場合には、耐圧
が高く、動作規格を充分に超えている。
なお、以上の説明ではｎ型シリコン基板上にｎ型エピタ
キシャル層を形成した場合について述べたが、本発明は
ｎ型シリコン基板上にｎ型エピタキシャル層を形成する
場合にも適用できることは勿論である。
キシャル層を形成した場合について述べたが、本発明は
ｎ型シリコン基板上にｎ型エピタキシャル層を形成する
場合にも適用できることは勿論である。
以上詳述した如く本発明の半導体装置及びその製造方法
によれば、素子分離領域の抵抗増大を招くことなく、オ
ートドーピング層のエピタキシャル層側へのせり上がり
を防止することができ、耐圧を大幅に向上できる等顕著
な効果を奏するものである。
によれば、素子分離領域の抵抗増大を招くことなく、オ
ートドーピング層のエピタキシャル層側へのせり上がり
を防止することができ、耐圧を大幅に向上できる等顕著
な効果を奏するものである。
Ｍ１図（ａ）〜（１）は本発明の実施例における素子分
離方法を示す断面図、第２図は第１図（ｂ）のｎ−ｍ−
線に沿う不純物の濃度プロファイルを示す図、第３図は
第１図（ｄ）のｍ−ｍ＝線に沿う不純物の濃度、プロフ
ァイルを示す図、第４図は第１図（ｄ）のＴＶ −ＩＶ
′線に沿う不純物の濃度プロファイルを示す図、第５
図は両方向分離技術を用いて作製されたウェハの断面図
、第６図（ａ）〜（Ｃ）は従来の素子分離方法を示す断
面図、第７図は従来の他の素子分離技術を用いて作製さ
れたウェハの断面図、第８図（ａ）は従来のｎ＋型埋込
み層及び素子分離領域のパターンレイアウト図、第８図
（ｂ）は本発明の実施例におけるｎ＋型埋込み層及び素
子分離領域のパターンレイアウト図、第９図（ａ）は従
来の素子分離技術を用いて製造されたバイポーラ１−ラ
ンジスタの基板−ベース耐圧の特性図、第９図（ｂ）は
本発明の実施例における素子分離技術を用いて製造され
たバイポーラトランジスタの基板−ベース耐圧の特性図
である。 ２１・・・ｐ型シリコン基板、２２．２３・・・ｎ“型
埋込み層、２４・・・ｐ型埋込み素子分離領域、２５・
・・ｎ型エピタキシャル層、２６・・・オートドーピン
グ層、２７・・・ｐ型素子分離領域。 出願人代理人 弁理士 鈴江武彦 第１図 第２図 第３図 第４図 第５図 ぐ Ｎｖ−ｙ＋ （’ＩＪ ｍ＋−１
１Ｎ υ （ａ） （ｂ） 第８図 （ａ） 薯４反−べ′−スＩＶ片丘（Ｖ） （ｂ） 第９図
離方法を示す断面図、第２図は第１図（ｂ）のｎ−ｍ−
線に沿う不純物の濃度プロファイルを示す図、第３図は
第１図（ｄ）のｍ−ｍ＝線に沿う不純物の濃度、プロフ
ァイルを示す図、第４図は第１図（ｄ）のＴＶ −ＩＶ
′線に沿う不純物の濃度プロファイルを示す図、第５
図は両方向分離技術を用いて作製されたウェハの断面図
、第６図（ａ）〜（Ｃ）は従来の素子分離方法を示す断
面図、第７図は従来の他の素子分離技術を用いて作製さ
れたウェハの断面図、第８図（ａ）は従来のｎ＋型埋込
み層及び素子分離領域のパターンレイアウト図、第８図
（ｂ）は本発明の実施例におけるｎ＋型埋込み層及び素
子分離領域のパターンレイアウト図、第９図（ａ）は従
来の素子分離技術を用いて製造されたバイポーラ１−ラ
ンジスタの基板−ベース耐圧の特性図、第９図（ｂ）は
本発明の実施例における素子分離技術を用いて製造され
たバイポーラトランジスタの基板−ベース耐圧の特性図
である。 ２１・・・ｐ型シリコン基板、２２．２３・・・ｎ“型
埋込み層、２４・・・ｐ型埋込み素子分離領域、２５・
・・ｎ型エピタキシャル層、２６・・・オートドーピン
グ層、２７・・・ｐ型素子分離領域。 出願人代理人 弁理士 鈴江武彦 第１図 第２図 第３図 第４図 第５図 ぐ Ｎｖ−ｙ＋ （’ＩＪ ｍ＋−１
１Ｎ υ （ａ） （ｂ） 第８図 （ａ） 薯４反−べ′−スＩＶ片丘（Ｖ） （ｂ） 第９図
Claims (3)
- （１）第１導電型の半導体基板と、該基板上に形成され
た第２導電型のエピタキシャル層と、前記基板とエピタ
キシャル層との境界部に形成された第２導電型の埋込み
層とを有し、基板側及びエピタキシャル層表面側からの
不純物拡散により第１導電型の素子分離領域が形成され
た半導体装置において、前記第１導電型の素子分離領域
内に第２導電型の不純物領域を形成したことを特徴とす
る半導体装置。 - （２）第１導電型の半導体基板の主面の一部に選択的に
第２導電型の不純物を導入し、複数の第２導電型の埋込
み層を形成する工程と、複数の第２導電型の埋込み層の
うち一部と重なる領域に選択的に第２導電型の不純物よ
りも拡散係数の大きい第１導電型の不純物を導入し、第
２導電型の埋込み層よりも表面の不純物濃度が低い第１
導電型の埋込み素子分離領域を形成する工程と、基板上
に第２導電型のエピタキシャル層を形成する工程と、前
記第１導電型の埋込み素子分離領域及び第１導電型の埋
込み素子分離領域上のエピタキシャル層表面側から第１
導電型の不純物を拡散させて素子分離領域を形成する工
程とを具備したことを特徴とする半導体装置の製造方法
。 - （３）第２導電型の埋込層に導入される不純物がＡｓ、
第１導電型の埋込み素子分離領域に導入される不純物が
Ｂであることを特徴とする特許請求の範囲第２項記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27814285A JPS62136850A (ja) | 1985-12-11 | 1985-12-11 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27814285A JPS62136850A (ja) | 1985-12-11 | 1985-12-11 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62136850A true JPS62136850A (ja) | 1987-06-19 |
Family
ID=17593169
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27814285A Pending JPS62136850A (ja) | 1985-12-11 | 1985-12-11 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62136850A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03159151A (ja) * | 1989-11-16 | 1991-07-09 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| JPH04322447A (ja) * | 1991-04-23 | 1992-11-12 | Nec Corp | 半導体装置の製造方法 |
| WO2010143288A1 (ja) * | 2009-06-11 | 2010-12-16 | トヨタ自動車株式会社 | 半導体装置 |
-
1985
- 1985-12-11 JP JP27814285A patent/JPS62136850A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03159151A (ja) * | 1989-11-16 | 1991-07-09 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| JPH04322447A (ja) * | 1991-04-23 | 1992-11-12 | Nec Corp | 半導体装置の製造方法 |
| WO2010143288A1 (ja) * | 2009-06-11 | 2010-12-16 | トヨタ自動車株式会社 | 半導体装置 |
| US8362519B2 (en) | 2009-06-11 | 2013-01-29 | Toyota Jidosha Kabushiki Kaisha | Semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4826780A (en) | Method of making bipolar transistors | |
| US6365447B1 (en) | High-voltage complementary bipolar and BiCMOS technology using double expitaxial growth | |
| JPS6392058A (ja) | モノリシック高電圧半導体デバイスの製造方法 | |
| US4505766A (en) | Method of fabricating a semiconductor device utilizing simultaneous outdiffusion and epitaxial deposition | |
| US8115273B2 (en) | Deep trench isolation structures in integrated semiconductor devices | |
| KR100779005B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| KR100392699B1 (ko) | 반도체장치및그의제조방법 | |
| JPH025564A (ja) | マルチコレクタ縦型ｐｎｐトランジスタ | |
| US5567978A (en) | High voltage, junction isolation semiconductor device having dual conductivity tape buried regions and its process of manufacture | |
| JP2001135719A (ja) | 半導体装置の素子分離構造 | |
| JPS62136850A (ja) | 半導体装置及びその製造方法 | |
| US5624854A (en) | Method of formation of bipolar transistor having reduced parasitic capacitance | |
| KR930009029B1 (ko) | 반도체 장치 및 그 제조방법 | |
| JPS59124153A (ja) | 半導体集積回路装置 | |
| US6812541B2 (en) | Integrated circuit with a reduced risk of punch-through between buried layers, and fabrication process | |
| JP4681090B2 (ja) | 半導体装置の製造方法 | |
| JP2656125B2 (ja) | 半導体集積回路の製造方法 | |
| JPS58212159A (ja) | 半導体集積回路装置の製造方法 | |
| JPH0387059A (ja) | 半導体集積回路及びその製造方法 | |
| KR0175378B1 (ko) | 횡형 바이폴라 트랜지스터 및 그 제조방법 | |
| KR940010913B1 (ko) | 고내압 바이폴라 트랜지스터 및 그 제조방법 | |
| JPH05206153A (ja) | 半導体集積回路装置 | |
| JPH03222453A (ja) | 半導体集積回路装置 | |
| JPS63136645A (ja) | 半導体装置 | |
| JPS62136851A (ja) | 半導体装置 |