KR100779005B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

종래의 반도체 장치에서는, 분리 영역을 구성하는 P형의 매립 확산층의 가로 방향 확산 폭이 넓어지는 등에 의해, 원하는 내압 특성을 얻기 어렵다고 하는 문제가 있었다. 본 발명의 반도체 장치에서는, P형의 단결정 실리콘 기판(6) 상에 2층의 에피택셜층(7, 8)이 형성되고, 에피택셜층(8)은 에피택셜층(7)보다도 고불순물 농도이다. 에피택셜층(7, 8)은, 분리 영역(3, 4, 5)에 의해 복수의 소자 형성 영역에 구분되고, 소자 형성 영역 중 하나에는, NPN 트랜지스터(1)가 형성되어 있다. 그리고, NPN 트랜지스터(1)의 베이스 영역으로서 이용되는 P형의 확산층(12)과 P형의 분리 영역(3) 사이에는 N형의 확산층(14)이 형성되어 있다. 이 구조에 의해, 베이스 영역―분리 영역간이 쇼트되기 어려워져, NPN 트랜지스터(1)의 내압 특성을 향상시킬 수 있다.
P형의 매립 확산층, P형의 단결정 실리콘 기판, N형의 에피택셜층

Description

반도체 장치 및 그 제조 방법 {SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
도 1은 본 발명의 실시 형태에서의 반도체 장치를 설명하는 단면도.
도 2는 본 발명의 실시 형태에서의 반도체 장치의 내압 특성을 설명하는 도면.
도 3은 본 발명의 실시 형태에서의 반도체 장치의 제조 방법을 설명하는 단면도.
도 4는 본 발명의 실시 형태에서의 반도체 장치의 제조 방법을 설명하는 단면도.
도 5는 본 발명의 실시 형태에서의 반도체 장치의 제조 방법을 설명하는 단면도.
도 6은 본 발명의 실시 형태에서의 반도체 장치의 제조 방법을 설명하는 단면도.
도 7은 본 발명의 실시 형태에서의 반도체 장치의 제조 방법을 설명하는 단면도.
도 8은 본 발명의 실시 형태에서의 반도체 장치의 제조 방법을 설명하는 단면도.
도 9는 종래의 실시 형태에서의 반도체 장치를 설명하는 단면도.
<도면의 주요부분에 대한 부호의 설명>
1 : NPN 랜지스터
2 : P채널형 MOS 트랜지스터
3 : 분리 영역
4 : 분리 영역
5 : 분리 영역
6 : P형의 단결정 실리콘 기판
7 : N형의 에피택셜층
8 : N형의 에피택셜층
12 : P형의 확산층
14 : N형의 확산층
27 : N형의 확산층
[특허 문헌 1] 일본 특개평9-283646호 공보(제3∼4, 6페이지, 도 1, 도 5∼도 7)
본 발명은, 내압 특성을 유지하면서, 디바이스 사이즈를 축소하는 반도체 장 치 및 그 제조 방법에 관한 것이다．
종래의 반도체 장치의 일 실시예로서, 하기의 NPN 트랜지스터(61)의 구조가 알려져 있다. 도 9에 도시한 바와 같이, P형의 반도체 기판(62) 상에는, N형의 에피택셜층(63)이 형성되어 있다. 에피택셜층(63)에는, 기판(62) 표면으로부터 상하방향(깊이 방향)으로 확산되는 P형의 매립 확산층(64, 65)과 에피택셜층(63) 표면으로부터 확산되는 P형의 확산층(66, 67)이 형성되어 있다. 그리고, 에피택셜층(63)은, P형의 매립 확산층(64, 65)과 P형의 확산층(66, 67)이 연결되어 이루어지는 분리 영역(68, 69)에 의해, 복수의 소자 형성 영역으로 구분되어 있다. 소자 형성 영역 중 하나에는, 예를 들면, NPN 트랜지스터(61)가 형성되어 있다. NPN 트랜지스터(61)는, 주로, 콜렉터 영역으로서 이용되는 N형의 매립 확산층(70) 및 N형의 확산층(71), 베이스 영역으로서 이용되는 P형의 확산층(72) 및 에미터 영역으로서 이용되는 N형의 확산층(73)으로 형성되어 있다(예를 들면, 특허 문헌 1 참조).
전술한 바와 같이, 종래의 반도체 장치에서는, 반도체 기판(62) 상에 에피택셜층(63)이 형성되어 있다. 분리 영역(68, 69)에 의해 구획된 에피택셜층(63)에는 NPN 트랜지스터(61)가 형성되어 있다. 그리고, 에피택셜층(63)은 N형의 저불순물 농도 영역이다. 이 구조에 의해, P형의 매립 확산층(64)이나 P형의 확산층(72)의 형성 영역이 어긋남으로써, 양 확산층(64, 72) 사이의 이격 거리 L2가 짧아져, 공핍층이 넓어지는 영역이 좁아진다. 그리고, NPN 트랜지스터(61)에서는, 베이스 영역―분리 영역간이 쇼트되기 쉬워져, 원하는 내압 특성을 얻기 어렵다고 하는 문제 가 있다. 또한, 이격 거리 L2의 변동에 의해, NPN 트랜지스터(61)의 내압 특성이 안정되지 않다고 하는 문제가 있다.
또한, 종래의 반도체 장치에서는, 에피택셜층(63)의 막 두께는, NPN 트랜지스터(61) 등의 내압이 고려되어 결정된다. 예를 들면, 파워용의 반도체 소자와 제어용의 반도체 소자가, 동일한 반도체 기판(62)에 모노리식으로 형성되는 경우에는, 파워용 반도체 소자의 내압 특성에 따라서, 에피택셜층(63)의 막 두께가 결정된다. 그리고, 분리 영역(68, 69)을 구성하는 P형의 매립 확산층(64, 65)은, 기판(62) 표면으로부터 에피택셜층(63)에 기어 올라가 있다. 한편, 분리 영역(68, 69)을 구성하는 P형의 확산층(66, 67)은, 에피택셜층(63) 표면으로부터 기어 내리가 있다. 이 구조에 의해, P형의 매립 확산층(64, 65)은, 그 기어오름 폭에 따라서, 그 가로 방향 확산 폭 W4, W5도 넓어지게 된다. 그리고, NPN 트랜지스터(61)의 원하는 내압을 실현하기 위해서는, P형의 확산층(72)과 분리 영역(68)의 P형의 매립 확산층(64)의 이격 거리 L2가 일정한 폭 이상인 것이 필요해진다. 그 때문에, P형의 매립 확산층(64, 65)의 가로 방향 확산 폭 W4, W5가 넓어짐으로써, NPN 트랜지스터(61)의 디바이스 사이즈를 축소하기 어렵다고 하는 문제가 있다.
전술한 각 사정을 감안해서 이루어진 것으로, 본 발명의 반도체 장치에서는, 일 도전형의 반도체 기판과, 상기 반도체 기판 상에 형성된 역도전형의 제1 에피택셜층과, 상기 제1 에피택셜층 상에 형성된 역도전형의 제2 에피택셜층과, 상기 제1 및 제2 에피택셜층을 복수의 소자 형성 영역으로 구분하는 일 도전형의 분리 영역 과, 상기 반도체 기판과 상기 제1 에피택셜층에 걸쳐 형성된 역도전형의 매립 확산층과, 상기 제2 에피택셜층에 형성되며, 콜렉터 영역으로서 이용되는 역도전형의 제1 확산층과, 상기 제2 에피택셜층에 형성되며, 베이스 영역으로서 이용되는 일 도전형의 제1 확산층과, 상기 일 도전형의 제1 확산층에 형성되며, 에미터 영역으로서 이용되는 역도전형의 제2 확산층을 갖고, 상기 제2 에피택셜층에는, 상기 분리 영역과 상기 일 도전형의 제1 확산층 사이에 역도전형의 제3 확산층이 형성되고, 상기 제2 에피택셜층은, 상기 제1 에피택셜층보다도 불순물 농도가 고농도인 것을 특징으로 하는 한다. 따라서, 본 발명에서는, 제2 에피택셜층의 불순물 농도를 높게 하여, 베이스 영역―분리 영역간이 쇼트되기 어렵게 함으로써, 내압 특성을 향상시킬 수 있다.
또한, 본 발명의 반도체 장치에서는, 상기 일 도전형의 제1 확산층은, 상기 역도전형의 제1 확산층과, 상기 역도전형의 제3 확산층에 의해 둘러싸여 있는 것을 특징으로 한다. 따라서, 본 발명에서는, 역도전형의 확산층이, 일 도전형의 베이스 영역의 주위를 둘러싸고 있다. 이 구조에 의해, 베이스 영역―분리 영역 간이 쇼트되기 어렵게 함으로써, 내압 특성을 향상시킬 수 있다.
또한, 본 발명의 반도체 장치에서는, 상기 분리 영역을 구성하고, 상기 제1 에피택셜층 표면으로부터 형성되어, 상기 반도체 기판과 연결되는 일 도전형의 매립 확산층과, 상기 분리 영역을 구성하고, 상기 제2 에피택셜층 표면으로부터 형성되어, 상기 일 도전형의 매립 확산층과 연결되는 일 도전형의 제2 확산층을 갖는 것을 특징으로 한다. 따라서, 본 발명에서는, 분리 영역을 구성하는 일 도전형의 매립 확산층의 가로 방향 확산이 억제되어, 디바이스 사이즈를 축소할 수 있다．
또한, 본 발명의 반도체 장치의 제조 방법에서는, 일 도전형의 반도체 기판을 준비하고, 상기 반도체 기판에 역전도형의 제1 매립 확산층 및 역도전형의 제2 매립 확산층을 형성한 후, 상기 반도체 기판 상에 역도전형의 제1 에피택셜층을 형성하는 공정과, 상기 제1 에피택셜층의 원하는 영역에 일 도전형의 불순물을 이온 주입한 후, 상기 제1 에피택셜층 상에 역도전형의 제2 에피택셜층을 형성하고, 상기 제1 및 제2 에피택셜층에 걸쳐 일 도전형의 매립 확산층을 형성하는 공정과, 상기 제2 에피택셜층에 콜렉터 영역으로서 이용되는 역도전형의 제1 확산층을 형성하는 공정과, 상기 제2 에피택셜층에 베이스 영역으로서 이용되는 일 도전형의 제1 확산층을 형성하는 공정과, 상기 일 도전형의 제1 확산층에 에미터 영역으로서 이용되는 역도전형의 제2 확산층을 형성하는 공정과, 상기 제2 에피택셜층에 상기 일 도전형의 매립 확산층과 연결되는 일 도전형의 제2 확산층을 형성하는 공정과, 상기 제2 에피택셜층에 상기 일 도전형의 제1 확산층과 상기 일 도전형의 제2 확산층 사이에 배치되는 역도전형의 제3 확산층과, 백게이트 영역으로서 이용되는 역도전형의 제4 확산층을 동일한 이온 주입 공정에서 형성하는 공정과, 상기 역도전형의 제4 확산층에 소스 영역으로서 이용되는 일 도전형의 제3 확산층 및 드레인 영역으로서 이용되는 일 도전형의 제4 확산층을 형성하는 공정을 갖는 것을 특징으로 한다. 따라서, 본 발명에서는, 내압 특성을 향상시키는 역도전형의 제3 확산층과 백게이트 영역으로서 이용하는 역도전형의 제4 확산층을 동일 공정에서 형성한다. 이 제조 방법으로부터, 마스크 매수를 저감할 수 있어, 제조 코스트를 억제할 수 있다.
또한, 본 발명의 반도체 장치의 제조 방법에서는, 상기 제2 에피택셜층의 불순물 농도가, 상기 제1 에피택셜층의 불순물 농도보다도 고농도로 되도록, 상기 제2 에피택셜층을 형성하는 것을 특징으로 한다. 따라서, 본 발명에서는, 제2 에피택셜층의 불순물 농도를 높게 하여, 베이스 영역―분리 영역간이 쇼트되기 어렵게 함으로써, 내압 특성을 향상시킬 수 있다.
또한, 본 발명의 반도체 장치의 제조 방법에서는, 상기 제2 에피택셜층을 형성한 후, 상기 일 도전형의 매립 확산층을 확산하기 위한 열 확산 공정을 행하지 않고, 상기 일 도전형의 제2 확산층을 형성하기 위한 이온 주입 공정을 행하는 것을 특징으로 한다. 따라서, 본 발명에서는, 일 도전형의 매립 확산층 전용의 열 확산 공정을 생략할 수 있도록, 제1 에피택셜층의 막 두께를 조정함으로써, 일 도전형의 매립 확산층의 가로 방향 확산 폭을 억제할 수 있다.
또한, 본 발명의 반도체 장치의 제조 방법에서는, 상기 제2 에피택셜층에 LOCOS 산화막을 형성한 후, 상기 LOCOS 산화막 상으로부터 상기 일 도전형의 제2 확산층을 형성하는 일 도전형의 불순물을 이온 주입하는 것을 특징으로 한다. 따라서, 본 발명에서는, 일 도전형의 제2 확산층의 형성 영역에서의 결정 결함을 저감할 수 있다．
<실시예>
이하에, 본 발명의 일 실시 형태인 반도체 장치에 대해서, 도 1∼도 2를 참조하여 상세히 설명한다. 도 1은, 본 실시 형태의 반도체 장치를 설명하기 위한 단면도이다. 도 2는, 본 실시 형태인 반도체 장치의 내압 특성을 설명하기 위한 도면이다.
도 1에 도시한 바와 같이, 분리 영역(3, 4, 5)에 의해 구획된 하나의 소자 형성 영역에는 NPN 트랜지스터(1)가 형성되고, 다른 소자 형성 영역에는 P채널형 M0S(Metal 0xide Semiconductor) 트랜지스터(2)가 형성되어 있다. 또한, 도시하고 있지 않지만, 그 밖의 소자 형성 영역에는 N채널형 MOS 트랜지스터, PNP 트랜지스터 등이 형성되어 있다.
도시한 바와 같이, NPN 트랜지스터(1)는, 주로, P형의 단결정 실리콘 기판(6)과, N형의 에피택셜층(7, 8)과, 콜렉터 영역으로서 이용되는 N형의 매립 확산층(9, l0)과, 콜렉터 영역으로서 이용되는 N형의 확산층(11)과, 베이스 영역으로서 이용되는 P형의 확산층(12)과, 에미터 영역으로서 이용되는 N형의 확산층(13)과, N형의 확산층(14)으로 구성되어 있다.
N형의 에피택셜층(7, 8)은, P형의 단결정 실리콘 기판(6) 상에 형성되어 있다. 즉, 기판(6) 상에는, 2층의 에피택셜층(7, 8)이 적층되어 있다. 1층째의 에피택셜층(7)은, 예를 들면, 그 막 두께가 0.6∼1.0(㎛) 정도로 되고, 비저항값이 1.25(Ω·㎝) 정도로 되도록 형성되어 있다. 한편, 2층째의 에피택셜층(8)은, 예를 들면, 그 막 두께가 1.0∼1.5(㎛) 정도로 되고, 비저항값이 0.50(Ω·㎝) 정도로 되도록 형성되어 있다.
N형의 매립 확산층(9)은, 기판(6)과 1층째의 에피택셜층(7)에 걸쳐 형성되어 있다. 또한, N형의 매립 확산층(10)은, 1층째의 에피택셜층(7)과 2층째의 에피택 셜층(8)에 걸쳐 형성되어 있다. 그리고, N형의 매립 확산층(10)은, N형의 매립 확산층(9)과 연결되어 있다.
N형의 확산층(11)은, 2층째의 에피택셜층(8)에 형성되어 있다. N형의 확산층(11)은, N형의 매립 확산층(10)과 연결되어 있다. 그리고, N형의 매립 확산층(9, 10) 및 N형의 확산층(11)은, NPN 트랜지스터(1)의 콜렉터 영역으로서 이용되고 있다.
P형의 확산층(12)은, 2층째의 에피택셜층(8)에 형성되고, 베이스 영역으로서 이용되고 있다.
N형의 확산층(13)은, P형의 확산층(12)에 형성되고, 에미터 영역으로서 이용되고 있다.
N형의 확산층(14)은, 2층째의 에피택셜층(8)에 형성되어 있다. N형의 확산층(14)은, P형의 확산층(12)과 분리 영역(3) 사이이고, N형의 확산층(11)이 배치되어 있지 않은 영역에 배치되어 있다. 그리고, N형의 확산층(14)은, P형의 확산층(12)의 주위를 둘러싸도록 일환상으로 배치되는 경우라도 된다.
LOCOS 산화막(15, 16, 17)이, 2층째의 에피택셜층(8)에 형성되어 있다. LOCOS 산화막(15, 16, 17)의 평탄부에서는, 그 막 두께가, 예를 들면, 3000∼10000Å정도로 된다. LOCOS 산화막(15, 17)의 하방에는, P형의 분리 영역(3, 4)이 형성되어 있다.
절연층(18)이, 2층째의 에피택셜층(8) 상면에 형성되어 있다. 절연층(18)은, NSG(Nondoped Silicate Glass)막 및 BPSG(Boron Phospho Silicate Glass)막 등 에 의해, 형성되어 있다. 그리고, 공지의 포토리소그래피 기술을 이용하여, 예를 들면, CHF3 또는 CF4계의 가스를 이용한 드라이 에칭에 의해, 절연층(18)에 컨택트 홀(19, 20, 21)이 형성되어 있다.
컨택트 홀(19, 20, 21)에는, 예를 들면, Al-Si막, Al-Si-Cu막, Al-Cu막 등으로 이루어지는 알루미늄 합금막(22)이 선택적으로 형성되고, 에미터 전극(23), 베이스 전극(24) 및 콜렉터 전극(25)이 형성되어 있다.
한편, P채널형 MOS 트랜지스터(2)는, 주로, P형의 단결정 실리콘 기판(6)과, N형의 에피택셜층(7, 8)과, N형의 매립 확산층(26)과, 백게이트 영역으로서 이용되는 N형의 확산층(27, 28)과, 소스 영역으로서 이용되는 P형의 확산층(29, 31)과, 드레인 영역으로서 이용되는 P형의 확산층(30, 32)과, 게이트 전극(33)으로 구성되어 있다.
N형의 에피택셜층(7, 8)은, P형의 단결정 실리콘 기판(6) 상에 형성되어 있다.
N형의 매립 확산층(26)은, 기판(6)과 1층째의 에피택셜층(7)에 걸쳐 형성되어 있다.
N형의 확산층(27)이, 2층째의 에피택셜층(8)에 형성되어 있다. N형의 확산층(27)에는, 그 형성 영역을 중첩시키도록, N형의 확산층(28)이 형성되어 있다. N형의 확산층(28)은, 백게이트 인출 영역으로서 이용되고 있다.
P형의 확산층(29, 30)이, N형의 확산층(27)에 형성되어 있다. P형의 확산 층(29)은, 소스 영역으로서 이용된다. P형의 확산층(30)은, 드레인 영역으로서 이용된다. P형의 확산층(29)에는 P형의 확산층(31)이 형성되고, P형의 확산층(30)에는 P형의 확산층(32)이 형성되어 있다. 이 구조에 의해, 드레인 영역은 DDD(Double Diffused Drain) 구조로 된다. 그리고, P형의 확산층(29, 30) 사이에 위치하는 N형의 확산층(27)은, 채널 영역으로서 이용된다. 채널 영역 상방의 에피택셜층(8) 상면에는 게이트 산화막(34)이 형성되어 있다.
게이트 전극(33)은, 게이트 산화막(34) 상면에 형성되어 있다. 게이트 전극(33)은, 예를 들면, 폴리실리콘막과 텅스텐 실리사이드막에 의해 원하는 막 두께로 되도록 형성되어 있다. 도시하고 있지 않지만, 텅스텐 실리사이드막의 상면에 실리콘 산화막이 형성되어 있다.
LOCOS 산화막(17, 35, 36)이, 2층째의 에피택셜층(8)에 형성되어 있다.
절연층(18)이, 2층째의 에피택셜층(8) 상면에 형성되어 있다. 그리고, 공지의 포토리소그래피 기술을 이용하여, 예를 들면, CHF3 또는 CF4계의 가스를 이용한 드라이 에칭에 의해, 절연층(18)에 컨택트 홀(37, 38, 39)이 형성되어 있다.
컨택트 홀(37, 38, 39)에는, 예를 들면, Al-Si막, Al-Si-Cu막, Al-Cu막 등으로 이루어지는 알루미늄 합금막(40)이 선택적으로 형성되고, 드레인 전극(41), 소스 전극(42) 및 백게이트 전극(43)이 형성되어 있다.
본 실시 형태에서는, 전술한 바와 같이, 2층째의 에피택셜층(8)은, 1층째의 에피택셜층(7)보다도 불순물 농도가 높아지도록 형성된다. 이 구조에 의해, P형의 확산층(12)과 N형의 에피택셜층(8)의 PN 접합 영역으로부터 넓어지는 공핍층에 관하여, N형의 에피택셜층(7, 8)측으로 넓어지는 공핍층이, N형의 에피택셜층(8)에 의해 넓어지기 어려워진다. 마찬가지로, P형의 분리 영역(3)과 N형의 에피택셜층(7, 8)의 PN 접합 영역으로부터 넓어지는 공핍층도, N형의 에피택셜층(8)에 의해 넓어지기 어려워진다. 그리고, 상기 공핍층의 넓이를 N형의 에피택셜층(8)의 불순물 농도에 의해 조정함으로써, 베이스 영역―분리 영역간이 쇼트되기 어려워져, NPN 트랜지스터(1)의 내압 특성을 향상시킬 수 있다.
또한, 본 실시 형태에서는, LOCOS 산화막(15) 하방의 에피택셜층(8)에 N형의 확산층(14)을 형성하고 있다. N형의 확산층(14)은, 베이스 영역으로서 이용되는 P형의 확산층(12)과 P형의 분리 영역(3) 사이에 배치되어 있다. N형의 확산층(14)이 배치됨으로써, P형의 확산층(12)과 P형의 분리 영역(3) 사이의 에피택셜층(8)의 불순물 농도가, 또한, 높아진다. 이 구조에 의해, P형의 확산층(12)과 N형의 에피택셜층(8)의 PN 접합 영역으로부터 넓어지는 공핍층에 관하여, N형의 에피택셜층(7, 8)측으로 넓어지는 공핍층이, N형의 확산층(14) 및 N형의 에피택셜층(8)에 의해 넓어지기 어려워진다. 마찬가지로, P형의 분리 영역(3)과 N형의 에피택셜층(7, 8)의 PN 접합 영역으로부터 넓어지는 공핍층도, N형의 확산층(14) 및 N형의 에피택셜층(8)에 의해 넓어지기 어려워진다. 그리고, 상기 공핍층의 넓이를 N형의 확산층(14) 및 N형의 에피택셜층(8)의 불순물 농도에 의해 조정함으로써, 베이스 영역―분리 영역간이 쇼트되기 어려워져, NPN 트랜지스터(1)의 내압 특성을 향상시킬 수 있다. 또한, N형의 확산층(14)을 형성함으로써, 예를 들면, LOCOS 산화 막(15) 상에 형성된 배선층의 영향에 의해, 에피택셜층(8) 표면이 반전되어, 베이스 영역―분리 영역간이 쇼트되는 것을 방지할 수 있다.
도 2에서는, 횡축은 베이스 영역(P형의 확산층(12))과 분리 영역(3)의 이격 거리 L1을 나타내고, 종축은 NPN 트랜지스터(1)의 내압 특성을 나타내고 있다. 그리고, 실선은, 2층째의 에피택셜층(8)이 고불순물 농도이며, N형의 확산층(14)이 형성되어 있는 구조를 나타내고 있다. 점선은, 2층째의 에피택셜층(8)이 고불순물 농도이고, N형의 확산층(14)이 형성되어 있지 않은 구조를 나타내고 있다. 일점쇄선은, 2층째의 에피택셜층이 저불순물 농도이고, N형의 확산층(14)이 형성되어 있지 않은 구조를 나타내고 있다. 또한, 이격 거리 L1은, NPN 트랜지스터(1)의 내압 특성에 영향을 주는 P형의 확산층(12)과 P형의 분리 영역(3)의 거리로 한다.
실선이 나타내는 바와 같이, 이격 거리 L1이 1.0(㎛) 정도까지는, 이격 거리 L1이 길어질수록, NPN 트랜지스터(1)의 내압 특성은 향상되어 있다. 그리고, 이격 거리 L1이 1.0(㎛) 정도 이후에서는, NPN 트랜지스터(1)의 내압은 15.0(V) 정도로 안정되어 있다. 즉, NPN 트랜지스터(1)에서는, 2층째의 에피택셜층(8)을 고불순물 농도로 하고, N형의 확산층(14)을 형성함으로써, 이격 거리 L1의 영향이 적어, 그 내압 특성을 안정시킬 수 있다.
한편, 점선이 나타내는 바와 같이, 이격 거리 L1이 1.0(㎛) 정도까지는, 이격 거리 L1이 길어질수록, NPN 트랜지스터(1)의 내압 특성은 향상되어 있다. 그리고, 이격 거리 L1이 1.0(㎛) 정도 이후에서는, NPN 트랜지스터(1)의 내압은 18.0(V) 정도로 안정되어 있다. 즉, NPN 트랜지스터(1)에서는, 2층째의 에피택셜 층(8)을 고불순물 농도로 함으로써, 그 내압 특성을 안정시킬 수 있다. 그러나, 실선의 구조와 비교하면, 이격 거리 L1이 1.0(㎛) 정도까지는, 이격 거리 L1의 영향을 받기 쉽다. 그 때문에, 이격 거리 L1이 1.0(㎛) 정도까지는, N형의 확산층(14)을 배치함으로써, NPN 트랜지스터(1)의 내압 특성이 안정되는 것을 알 수 있다.
또한, 일점쇄선이 나타내는 바와 같이, 2층째의 에피택셜층(8)이 저불순물 농도로 형성되고, N형의 확산층(14)이 형성되지 않은 경우에는, 이격 거리 L1이 길어질수록, NPN 트랜지스터(1)의 내압 특성은 향상된다. 그러나, 실선이나 점선의 경우와 비교하면, NPN 트랜지스터(1)의 내압 특성은 안정되지 않은 것을 알 수 있다.
또한, 본 실시 형태에서는, 분리 영역(3, 4, 5)은, 1층째의 에피택셜층(7) 표면으로부터 확산되는 P형의 매립 확산층(44, 45, 46)과, 2층째의 에피택셜층(8) 표면으로부터 확산되는 P형의 확산층(47, 48, 49)이 연결되어, 형성되어 있다. 그리고, P형의 매립 확산층(44, 45, 46)은, 기판(6)과 연결되어 있다.
여기서, NPN 트랜지스터(1)의 내압 특성에 따라 상이하지만, 예를 들면, 에피택셜층(7, 8)의 막 두께가, 합계로 2.1(㎛) 정도로 되는 경우에 대해 설명한다. 1층째의 에피택셜층(7)의 막 두께를 0.6(㎛) 정도로 하고, 2층째의 에피택셜층(8)의 막 두께를 1.5(㎛) 정도로 한다. 이 경우에는, P형의 매립 확산층(44, 45, 46)은, 에피택셜층(7)측으로 0.6(㎛) 정도 기어오른다. 그리고, P형의 매립 확산층(44, 45, 46)의 가로 방향 확산 폭 W1, W2, W3은, 0.48(㎛) 정도로 된다. 이것 은, 에피택셜층의 결정 상태 등에 따라서도 상이하지만, 확산층의 가로 방향 확산 폭은, 확산층의 기어오름 폭(혹은, 기어내림 폭)에 대하여 약 0.8배 정도로 되기 때문이다.
한편, 도 9를 이용하여 설명한 바와 같이, 종래의 구조에서, 기판(62) 상에 그 막 두께가 2.1(㎛)로 되는 1층의 에피택셜층(63)이 퇴적되어 있는 경우를 생각한다. 이 경우에는, 기판(62) 표면으로부터 P형의 매립 확산층(64, 65)을 확산시키기 위해, P형의 매립 확산층(64, 65)은, 에피택셜층(63)측으로 1.2(㎛) 정도 기어오른다. 그리고, P형의 매립 확산층(64, 65)의 가로 방향 확산 폭 W4, W5는, 상기의 경우와 마찬가지로, 0.96(㎛) 정도로 된다.
즉, 도 1에 도시하는 P형의 매립 확산층(44, 45, 46)이, 1층째의 에피택셜층(7) 표면으로부터 상하 방향(깊이 방향)으로 확산됨으로써, 그 확산 폭을 억제하여, 가로 방향 확산 폭 W1, W2, W3을 좁게 할 수 있다. 그리고, 종래의 구조와 마찬가지로, P형의 확산층(12)과 P형의 분리 영역(3)의 이격 거리 L1에서는, NPN 트랜지스터(1)의 내압 특성에 따라서, 일정 폭이 필요하다. 그러나, P형의 매립 확산층(44, 45, 46)의 가로 방향 확산 폭 W1, W2, W3을 좁힘으로써, NPN 트랜지스터(1)의 디바이스 사이즈를 축소할 수 있다．
또한, 도 2를 이용하여 전술한 바와 같이, N형의 확산층(14)을 형성하고, N형의 에피택셜층(8)을 고불순물 농도로 함으로써, 내압 특성을 유지하면서 이격 거리 L1을 짧게 할 수도 있어, NPN 트랜지스터(1)의 디바이스 사이즈를 축소할 수도 있다.
또한, 본 실시 형태에서는, N형의 확산층(14)의 배치 영역은, NPN 트랜지스터(1)의 내압 특성에 따라서 다양한 설계 변경이 가능하다. 예를 들면, P형의 확산층(12)과 P형의 분리 영역(3) 사이에 N형의 확산층(11)이 배치되어 있는 영역에는, N형의 확산층(14)은 반드시 배치될 필요는 없다. 또한, P형의 확산층(12)과 P형의 분리 영역(3, 4)의 이격 거리 L1에 의해, 원하는 내압 특성이 확보되는 영역에도, N형의 확산층(14)은 반드시 배치될 필요는 없다. 즉, P형의 확산층(12)과 P형의 분리 영역(3, 4) 사이에 N형의 확산층(11)이 형성되어 있지 않은 영역이고, P형의 확산층(12)과 P형의 분리 영역(3, 4)의 이격 거리 L1이 짧은 영역에는, 적어도 N형의 확산층(14)이 배치되면 된다.
또한, 본 실시 형태에서는, 기판(6) 상에 2층의 에피택셜층(7, 8)이 형성되어 있는 경우에 대해 설명했지만, 이 경우에 한정되는 것은 아니다. 예를 들면, 기판 상에 3층 이상의 복수의 에피택셜층이 적층되어 있는 경우에도, 베이스 영역과 분리 영역 사이에 N형의 확산층을 형성함으로써, 마찬가지의 효과를 얻을 수 있다. 또한, 베이스 영역이 형성되는 N형의 에피택셜층을 고불순물 농도로 함으로써, 마찬가지의 효과를 얻을 수 있다.
또한, 도 1에 도시한 바와 같이, 점선은 기판(6)과 1층째의 에피택셜층(7)의 경계 영역을 나타내고 있다. 전술한 바와 같이, 기판(6)은 P형 불순물을 함유하고 있고, 에피택셜층(7)에는 기판(6)으로부터 기어오른 P형의 확산 영역이 형성되어 있다. 이 구조에 의해, P형의 매립 확산층(44, 45, 46)은 상기 P형의 확산 영역과 연결됨으로써, P형의 매립 확산층(44, 45, 46)의 가로 방향 확산 폭 W1, W2, W3은, 또한, 억제된다. 그리고, NPN 트랜지스터(1)의 디바이스 사이즈도, 더욱, 축소된다.
또한, 본 실시 형태에서는, 상기 1층째의 에피택셜층(7) 표면으로부터 P형의 매립 확산층(44, 45, 46)을 확산시키고, 상기 2층째의 에피택셜층(8) 표면으로부터 P형의 확산층(47, 48, 49)을 확산시켜서 분리 영역(3, 4, 5)을 형성하는 경우에 대해서 설명하였지만, 이 경우에 한정되는 것은 아니다. 예를 들면, 또한, 기판(6) 표면으로부터 P형의 매립 확산층을 형성하고, P형의 매립 확산층(44, 45, 46)과 P형의 확산층(47, 48, 49)에 의해 분리 영역(3, 4, 5)을 형성하는 경우라도 된다. 이 경우에는, P형의 매립 확산층(44, 45, 46)의 가로 방향 확산 폭 W1, W2, W3을, 더욱, 좁힐 수 있다.
다음으로, 본 발명의 일 실시 형태인 반도체 장치의 제조 방법에 대해서, 도 3∼도 8을 참조하여, 상세히 설명한다. 도 3∼도 8은, 본 실시 형태에서의 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
우선, 도 3에 도시한 바와 같이, P형의 단결정 실리콘 기판(6)을 준비한다. 기판(6) 상에 실리콘 산화막(50)을 형성하고, N형의 매립 확산층(9, 26)의 형성 영역 상에 개구부가 형성되도록, 실리콘 산화막(50)을 선택적으로 제거한다. 그리고, 실리콘 산화막(50)을 마스크로서 이용하여, 기판(6)의 표면에 N형 불순물, 예를 들면, 안티몬(Sb)을 포함하는 액체 소스(51)를 회전 도포법에 의해 도포한다. 그 후, 안티몬(Sb)을 열 확산하여, N형의 매립 확산층(9, 26)을 형성한 후, 실리콘 산화막(50) 및 액체 소스(51)를 제거한다.
다음으로, 도 4에 도시한 바와 같이, 기판(6)을 기상 에피택셜 성장 장치의 서셉터 상에 배치하고, 기판(6) 상에 N형의 에피택셜층(7)을 형성한다. 이 때, 예를 들면, 그 막 두께가 0.6∼1.0(㎛) 정도로 되고, 비저항값이 1.25(Ω·㎝) 정도로 되도록, 에피택셜층(7)을 형성한다. 이 에피택셜층(7)의 형성 공정에서의 열처리에 의해, 상기 N형의 매립 확산층(9, 26)이 열 확산된다. 그리고, 에피택셜층(7) 상에 실리콘 산화막(52)을 형성하고, 후술하는 N형의 매립 확산층(10)의 형성 영역 상에 개구부를 갖는 포토레지스트(도시 생략)를 마스크로 하여, 예를 들면, 이온 주입법에 의해, N형의 매립 확산층(10)을 형성한다. 또한, 이 N형의 매립 확산층(10)의 형성 공정은 생략되는 것이어도 된다.
여기서, 기상 에피택셜 성장 장치는, 주로, 가스 공급계, 반응로, 배기계, 제어계로 구성되어 있다. 본 실시 형태에서는, 매엽형의 반응로를 이용함으로써, 생산성, 에피택셜층의 막 두께 균일성을 향상시킬 수 있다.
다음으로, 실리콘 산화막(52) 상에 포토레지스트(53)를 형성한다. 그리고, 공지의 포토리소그래피 기술을 이용하여, P형의 매립 확산층(44, 45, 46)이 형성되는 영역 상의 포토레지스트(53)에 개구부를 형성한다. 그 후, 에피택셜층(7)의 표면으로부터, P형 불순물, 예를 들면, 붕소(B)를 가속 전압 180∼200(keV), 도입량 1.0×1012∼1.0×1014(/㎠)로 이온 주입한다. 또한, 본 실시 형태에서는, 이온 주입된 P형의 매립 확산층(44, 45, 46)의 불순물 농도 피크는, 상기 에피택셜층(7)의 표면으로부터 대략 0.2∼0.3(㎛)의 깊이 위치이다. 더 말하면, 이 이온 주입에 의 한 불순물 농도 피크 위치를 이온 주입의 가속 전압을 임의로 변경함으로써 임의로 조정할 수 있어, 그 피크 위치에 의해 P형의 매립 확산층(44, 45, 46)의 형성 위치를 조정할 수 있다. 그리고, P형의 매립 확산층(44, 45, 46)을 열 확산하지 않고, 실리콘 산화막(52) 및 포토 레지스트(53)를 제거한다.
다음으로, 도 5에 도시한 바와 같이, 기판(6)을 기상 에피택셜 성장 장치의 서셉터 상에 배치하고, 에피택셜층(7) 상에 N형의 에피택셜층(8)을 형성한다. 이 때, 예를 들면, 그 막 두께가 1.0∼1.5(㎛) 정도로 되고, 비저항값이 0.50(Ω·㎝) 정도로 되도록, 에피택셜층(8)을 형성하고, 에피택셜층(7, 8)의 합계의 막 두께가, 예를 들면, 2.0∼2.1(㎛) 정도로 되도록 한다. 이 에피택셜층(8)의 형성 공정에서의 열처리에 의해, 상기 P형의 매립 확산층(44, 45, 46)이 열 확산된다.
그 후, 에피택셜층(8) 상에 실리콘 산화막(54)을 형성하고, 실리콘 산화막(54) 상에 포토레지스트(55)를 형성한다. 공지의 포토리소그래피 기술을 이용하여, N형의 확산층(14, 27)이 형성되는 영역 상의 포토레지스트(55)에 개구부를 형성한다. 그리고, 에피택셜층(8)의 표면으로부터, N형 불순물, 예를 들면, 인(P)을 가속 전압 70∼90(keV), 도입량 1.0×1011∼1.0×1013(/㎠)으로 이온 주입한다. 그 후, 포토레지스트(55)를 제거하고, 열 확산하여, N형의 확산층(14, 27)을 형성한 후 실리콘 산화막(54)을 제거한다(도 6 참조).
여기서, 본 실시 형태에서는, NPN 트랜지스터(1)의 N형의 확산층(14)과 P채널형 MOS 트랜지스터(2)의 N형의 확산층(27)은, 동일 마스크, 동일 이온 주입 공정 에서 형성된다. 이렇게 함으로써, 마스크 매수를 늘리지 않고, NPN 트랜지스터(1)의 내압 특성을 향상시킬 수 있다.
도 6에 도시한 바와 같이, 에피택셜층(8)의 원하는 영역에 LOCOS 산화막(15, 16, 17, 35, 36)을 형성한다. 에피택셜층(8) 상면에 게이트 산화막(34)으로서 이용하는 실리콘 산화막을 형성한다. 그리고, 실리콘 산화막 상에 포토레지스트(56)를 형성한다. 그리고, 공지의 포토리소그래피 기술을 이용하여, P형의 확산층(47, 48, 49)이 형성되는 영역 상의 포토레지스트(56)에 개구부를 형성한다. 그 후, 에피택셜층(8)의 표면으로부터, P형 불순물, 예를 들면, 붕소(B)를 가속 전압 150∼170(keV), 도입량 1.0×1012∼1.0×1014(/㎠)로 이온 주입한다. 그리고, 포토레지스트(56)를 제거하고, 열 확산하여, P형의 확산층(47, 48, 49)을 형성한다(도 7 참조).
이 때, 에피택셜층(8)을 형성한 후에, P형의 매립 확산층(44, 45, 46)을 확산시키기 위한 열 확산 공정을 행하지 않고, P형의 확산층(47, 48, 49)을 형성한다. 이 제조 방법은, 에피택셜층(7)의 막 두께를 조정함으로써, 종래의 제조 방법에서는 필요했던 P형의 매립 확산층(44, 45, 46)을 확산시키기 위한 열 확산 공정을 생략할 수 있다. 이 제조 방법에 의해, 종래의 제조 방법과 비교하여, P형의 매립 확산층(44, 45, 46)에 대해서, 상기 1회의 열 확산 공정을 생략할 수 있다. 그리고, P형의 매립 확산층(44, 45, 46)의 가로 방향 확산 폭 W1, W2, W3(도 1 참조)을 좁힐 수 있어, NPN 트랜지스터(1)의 디바이스 사이즈를 축소할 수 있다．
또한, LOCOS 산화막(15, 17, 36)을 형성한 후에, LOCOS 산화막(15, 17, 36) 상으로부터 붕소(B)를 이온 주입한다. 이 제조 방법에 의해, 비교적 분자 레벨이 큰 붕소(B)를 이온 주입함으로써 데미지를 받은 에피택셜층(8) 표면으로부터, LOCOS 산화막(15, 17, 36) 형성 시의 열에 의해 결정 결함이 발생하는 것을 방지할 수 있다.
다음으로, 도 7에 도시한 바와 같이, N형의 확산층(11)의 형성 영역 상에 개구부를 갖는 포토레지스트(도시 생략)를 마스크로 하여, 예를 들면, 이온 주입법에 의해, N형의 확산층(11)을 형성한다. 또한, 해당 N형의 확산층(11)의 형성 깊이에 따라서, 이온 주입한 후에, 확산 공정을 갖는 것이라도 상관없다. 또한, P형의 확산층(12)의 형성 영역 상에 개구부를 갖는 포토레지스트(도시 생략)를 마스크로 하여, 예를 들면, 이온 주입법에 의해, P형의 확산층(12)을 형성한다. 그리고, 게이트 산화막(34) 상에, 예를 들면, 폴리실리콘막, 텅스텐 실리사이드막을 순차적으로 형성하고, 공지의 포토리소그래피 기술을 이용하여, 게이트 전극(33)을 형성한다. 그 후, 게이트 산화막(34)으로서 이용하는 실리콘 산화막 상에 포토레지스트(57)를 형성한다. 그리고, 공지의 포토리소그래피 기술을 이용하여, P형의 확산층(29, 30)이 형성되는 영역 상의 포토레지스트(57)에 개구부를 형성한다. 그리고, 에피택셜층(8) 표면으로부터, P형 불순물, 예를 들면, 붕소(B)를 이온 주입하여, P형의 확산층(29, 30)을 형성한다. 이 때, LOCOS 산화막(17, 35) 및 게이트 전극(33)을 마스크로서 이용함으로써, 위치 정밀도 좋게 P형의 확산층(29, 30)을 형성할 수 있다. 그 후, 포토레지스트(57)를 제거한다.
다음으로, 도 8에 도시한 바와 같이, 공지의 포토리소그래피 기술을 이용하여, P형의 확산층(31, 32)을 형성한 후, N형의 확산층(13, 28)을 형성한다.
그 후, 에피택셜층(8) 상에 절연층(18)으로서, 예를 들면, NSG막 및 BPSG막 등을 퇴적한다. 그리고, 공지의 포토리소그래피 기술을 이용하여, 예를 들면, CHF3 또는 CF4계의 가스를 이용한 드라이 에칭으로, 절연층(18)에 컨택트 홀(19, 20, 21, 37, 38, 39)을 형성한다. 컨택트 홀(19, 20, 21, 37, 38, 39)에는, 예를 들면, Al-Si막, Al-Si-Cu막, Al-Cu막 등으로 이루어지는 알루미늄 합금막을 선택적으로 형성하여, 에미터 전극(23), 베이스 전극(24), 콜렉터 전극(25), 드레인 전극(41), 소스 전극(42) 및 백게이트 전극(43)을 형성한다.
또한, 본 실시 형태에서는, 1층째의 에피택셜층(7) 표면으로부터 P형의 매립 확산층(44, 45, 46)을 확산시키고, 2층째의 에피택셜층(8) 표면으로부터 P형의 확산층(47, 48, 49)을 확산시켜서 분리 영역(3, 4, 5)을 형성하는 경우에 대해서 설명했지만, 이 경우에 한정되는 것은 아니다. 예를 들면, 또한, 기판(6) 표면으로부터 P형의 매립 확산층을 형성하고, P형의 매립 확산층(44, 45, 46)과 P형의 확산층(47, 48, 49)에 의해 분리 영역(3, 4, 5)을 형성하는 경우라도 된다. 이 경우에는, P형의 매립 확산층(44, 45, 46)의 가로 방향 확산 폭 W1, W2, W3을, 더욱, 좁힐 수 있다.
또한, 본 실시 형태에서는, 기판(6)과 1층째의 에피택셜층(7)에 걸쳐 N형의 매립 확산층(9, 26)을 형성하는 경우에 대해서 설명했지만 이 경우에 한정되는 것 은 아니다. 예를 들면, NPN 트랜지스터(1)의 형성 영역에서, 1층째의 에피택셜층(7)과 2층째의 에피택셜층(8)에 걸쳐, N형의 매립 확산층(10)보다도 넓은 N형의 매립 확산층을 형성하여, N형의 매립 확산층(9)과 연결시키는 경우라도 된다. 이 경우에는, NPN 트랜지스터(1)의 콜렉터 저항을 저감할 수 있다. 그 밖에, 본 발명의 요지를 일탈하지 않는 범위에서, 다양한 변경이 가능하다.
본 발명에서는, 베이스 영역이 형성되어 있는 에피택셜층의 불순물 농도는, 하층의 에피택셜층의 불순물 농도보다도 고농도이다. 이 구조에 의해, 베이스 영역―분리 영역간이 쇼트되기 어려운 구조로 되어, NPN 트랜지스터의 내압 특성을 향상시킬 수 있다.
또한, 본 발명에서는, NPN 트랜지스터 베이스 영역과 분리 영역 사이에 N형의 확산층이 형성되어 있다. 이 구조에 의해, 베이스 영역―분리 영역 간이 쇼트 하기 어려운 구조로 되어, NPN 트랜지스터의 내압 특성을 향상시킬 수 있다.
또한, 본 발명에서는, 기판 상에 2층의 에피택셜층이 형성되어 있다. 분리 영역을 구성하는 매립 확산층은 1층째의 에피택셜층 표면으로부터 확산되고 있다. 이 구조에 의해, 매립 확산층의 가로 방향 확산 폭을 좁힐 수 있어, 디바이스 사이즈를 축소할 수 있다.
또한, 본 발명에서는, NPN 트랜지스터의 내압 특성을 향상시키는 N형의 확산층과 P채널형 MOS 트랜지스터의 백게이트 영역인 N형의 확산층을 동일 공정에서 형성한다. 이 제조 방법에 의해, 마스크 매수를 삭감할 수 있어, 제조 코스트를 저 감할 수 있다.
또한, 본 발명에서는, 1층째의 에피택셜층 표면으로부터 분리 영역을 구성하는 매립 확산층을 형성하여, 해당 매립 확산층을 확산시키는 전용의 확산 공정을 갖고 있지 않다. 이 제조 방법에 의해, 매립 확산층의 가로 방향 확산 폭을 좁힐 수 있어, 디바이스 사이즈를 축소할 수 있다．
또한, 본 발명에서는, LOCOS 산화막을 형성한 후, 분리 영역을 구성하는 확산층을 형성한다. 이 제조 방법에 의해, 확산층의 형성 영역 표면 및 그 근방 영역에 발생하는 결정 결함을 저감할 수 있다.

Claims (7)

  1. 일 도전형의 반도체 기판과,
    상기 반도체 기판 상에 형성된 역도전형의 제1 에피택셜층과,
    상기 제1 에피택셜층 상에 형성된 역도전형의 제2 에피택셜층과,
    상기 제1 및 제2 에피택셜층을 복수의 소자 형성 영역으로 구분하는 일 도전형의 분리 영역과,
    상기 반도체 기판과 상기 제1 에피택셜층에 걸쳐 형성된 역도전형의 매립 확산층과,
    상기 제2 에피택셜층에 형성되며, 콜렉터 영역으로서 이용되는 역도전형의 제1 확산층과,
    상기 제2 에피택셜층에 형성되며, 베이스 영역으로서 이용되는 일 도전형의 제1 확산층과,
    상기 일 도전형의 제1 확산층에 형성되며, 에미터 영역으로서 이용되는 역도전형의 제2 확산층을 갖고,
    상기 제2 에피택셜층에는, 상기 분리 영역과 상기 일 도전형의 제1 확산층 사이에 역도전형의 제3 확산층이 형성되고,
    상기 제2 에피택셜층은, 상기 제1 에피택셜층보다도 불순물 농도가 고농도인 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 일 도전형의 제1 확산층은, 상기 역도전형의 제1 확산층과, 상기 역도전형의 제3 확산층에 의해 둘러싸여 있는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 분리 영역을 구성하고, 상기 제1 에피택셜층 표면으로부터 형성되어, 상기 반도체 기판과 연결되는 일 도전형의 매립 확산층과,
    상기 분리 영역을 구성하고, 상기 제2 에피택셜층 표면으로부터 형성되어, 상기 일 도전형의 매립 확산층과 연결되는 일 도전형의 제2 확산층을 갖는 것을 특징으로 하는 반도체 장치.
  4. 일 도전형의 반도체 기판을 준비하고, 상기 반도체 기판에 역전도형의 제1 매립 확산층 및 역도전형의 제2 매립 확산층을 형성한 후, 상기 반도체 기판 상에 역도전형의 제1 에피택셜층을 형성하는 공정과,
    상기 제1 에피택셜층의 원하는 영역에 일 도전형의 불순물을 이온 주입한 후, 상기 제1 에피택셜층 상에 역도전형의 제2 에피택셜층을 형성하고, 상기 제1 및 제2 에피택셜층에 걸쳐 일 도전형의 매립 확산층을 형성하는 공정과,
    상기 제2 에피택셜층에 콜렉터 영역으로서 이용되는 역도전형의 제1 확산층을 형성하는 공정과,
    상기 제2 에피택셜층에 베이스 영역으로서 이용되는 일 도전형의 제1 확산층 을 형성하는 공정과,
    상기 일 도전형의 제1 확산층에 에미터 영역으로서 이용되는 역도전형의 제2 확산층을 형성하는 공정과,
    상기 제2 에피택셜층에 상기 일 도전형의 매립 확산층과 연결하는 일 도전형의 제2 확산층을 형성하는 공정과,
    상기 제2 에피택셜층에 상기 일 도전형의 제1 확산층과 상기 일 도전형의 제2 확산층 사이에 배치되는 역도전형의 제3 확산층과, 백게이트 영역으로서 이용되는 역도전형의 제4 확산층을 동일한 이온 주입 공정에서 형성하는 공정과,
    상기 역도전형의 제4 확산층에 소스 영역으로서 이용되는 일 도전형의 제3 확산층 및 드레인 영역으로서 이용되는 일 도전형의 제4 확산층을 형성하는 공정
    을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서,
    상기 제2 에피택셜층의 불순물 농도가, 상기 제1 에피택셜층의 불순물 농도보다도 고농도로 되도록, 상기 제2 에피택셜층을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제4항 또는 제5항에 있어서,
    상기 제2 에피택셜층을 형성한 후, 상기 일 도전형의 매립 확산층을 확산 하기 위한 열 확산 공정을 행하지 않고, 상기 일 도전형의 제2 확산층을 형성하기 위 한 이온 주입 공정을 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제4항 또는 제5항에 있어서,
    상기 제2 에피택셜층에 LOCOS 산화막을 형성한 후, 상기 LOCOS 산화막 상으로부터 상기 일 도전형의 제2 확산층을 형성하는 일 도전형의 불순물을 이온 주입하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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