JPH025564A - マルチコレクタ縦型ｐｎｐトランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 夜五分及 本発明は、半導体装置に関するものであり、更に詳細に
は、マルチコレクタ縦型ＰＮＰトランジスタ及び最小量
の物質及び拡散ステップを使用して縦型半導体装置を製
造する方法に関するものである。

従】ｑ虹」 アナログ適用における高周波数及び中間電圧での縦型Ｎ
ＰＮトランジスタの性能と同様の電気的性能を持った縦
型ＰＮＰトランジスタに対する必要性は、数年の開回路
設計者等に公知であった。

然し乍ら、縦型ＰＮＰトランジスタを製造する為の試み
は全く満足のいくものが得られていない。

例えば、ラテラル即ち横型のＰＮＰ　トランジスタは、
電流能力が低く、高周波数で応答性が劣っており、且つ
寸法が大きい等の問題があることが知られている。

第１Ａ図に示した如く、基板ＰＮＰ　トランジスタを製
造することが可能であることが判明した。

このトランジスタは良好な電流及び周波数特性を有する
ものであるが、基板は実際にはＰＮＰコレクタを接地さ
せる。その結果、基板ＰＮＰ　トランジスタはその適用
が制限されている。更に、基板型ＰＮＰトランジスタは
、基板−コレクタ用に低濃度物質を使用し、その結果そ
の装置の利得は低くなっている。

以前に製造された縦型コレクタＰＮＰ　ｌ−ランジスタ
も幾つかの欠点を有している。縦型コレクタＰＮＰトラ
ンジスタの１例を第１Ｂ図に示しである。その例に示し
た如く、垂直（縦型）コレクタＰＮＰトランジスタは９
寸法が大きいことによって特徴付けられており、その結
果シリコンの使用が不十分となっている。その結果、こ
の装置の高周波数応答特性は、所望のものよりも低いも
のであった。更に、Ｐコレクタ下側のウェルの深い拡散
は、ＰコレクタをＰ基板から分前させることを必要とす
る。更に、垂直コレクタＰＮＰ　トランジスタの製造は
、少なくとも３つの拡散ステップを必要とし、それはコ
ストがかかり且つ時間のかかるプロセスである。

１９７２年１２月４−６日のワシントンＤ、Ｃ。

のＩｎｔ、　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ　Ｍｔ
ｇ、におけるベル研究所のＤａｖｉｓ及びＭｏｙｅｅｒ
による文献は、２つのエピタキシャル層を使用して縦型
コレクタＰＮＰトランジスタを製造するプロセスを開示
している。

第１Ｃ図はこの装置を示している。２つのエビタキシャ
ル層内に単一の垂直コレクタを形成し且つ拡散埋込領域
によってＰ基板から分離されている。

然し乍ら、Ｄａｖｉｓ及びＭａｙｅｒによって開示され
る技術は、１個のコレクタ装置を形成する為に最小で４
つの拡散ステップを必要とし且つ複数個の垂直導電性領
域を持ったマルチコレクタ装置又は縦型装置の為に適合
されていなかった。更に、該装置は高濃度Ｐ＋コレクタ
内に形成した高度にドープしたＮ子ベースを使用するの
で、該トランジスタは低いコレクタ対ベースブレークダ
ウン電圧を持っている。

本願発明者が知得しているトランジスタ装置に関連する
複数個のエピタキシャル層のその他の使用は、マルチデ
バイスシステム用の分備領域を形成することに制限され
ていた。

従って、従来技術における必要性をこれまで満足するこ
とのなかった点を満足させる縦型ＰＮＰ構成体及び縦型
ＰＮＰ構成体の製造方法を提供することが必要とされて
いる。特に、必要とされていることは、高電流レベルで
良好な利得を示し、良好な高周波数応答を持っており且
つ従来技術装にと比較して小さな寸法のマルチコレクタ
縦型ＰＮＰトランジスタを製造する方法である。高ブレ
ークダウン電圧も望ましい目的である。この様な装置の
製造ステップは、無駄な物質を減少させ且つ最小数の拡
散ステップを必要とするに過ぎないものとすべきである
。

且−孜 本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、複数個の垂直導電性
領域を持った縦型半導体装置及び最小数の拡散ステップ
を使用してこの様な縦型半導体装置を製造する方法を提
供することを目的とする。

構成 好適実施形態においては、縦型マルチコレクタＰＮＰ　
トランジスタは、底部Ｐ型基板上に複数個のＮ型エピタ
キシャル層を配設させることによって形成される。各エ
ピタキシャル層は、その中に、単一の拡散ステップを使
用してマルチプルの垂直コレクタを形成するべく接続さ
れている複数個のコレクタ領域を形成している。該エピ
タキシャル層は、該装置のベースを形成する為に使用さ
れ、且つ第２拡散ステツプを使用してエミッタを形成す
る。無駄なシリコンが少なく、ブレークダウン電圧が比
較的高く、且つ寸法が小さく且つより精密である縦型半
導体装置が形成される。

夾先史 マルチコレクタ縦型ＰＮＰトランジスタを製造する方法
を説明するが、更に一般的には、マルチプル即ち複数個
の垂直導電性領域を持った縦型半導体装置を製造する方
法について説明する。本発明は、最初に、縦型ＰＮＰ　
トランジスタを製造する従来技術を参照することにより
説明する。その後に１本発明装置を製造する方法及び引
き続く製造ステップ期間中の本発明装置の様相について
説明する。本発明の従来技術と比較した利点及び有益な
点は当業者等に明確なものとなる。

最初に第１Ａ図を参照すると、それは基板コレクタＰＮ
Ｐ　）−ランジスタを示している。このトランジスタは
ベースとしてエピタキシャル層を使用し且つ前述した如
くその他の所望の特性を有しているが、コレクタは接地
されており且つ従って該装置はその適用が制限されてお
り且つ利得が低い。

再度第１Ｂ図を参照すると、それは従来技術に従って製
造された相補型ＮＰＮトランジスタを具備する縦型ＰＮ
Ｐトランジスタの概略断面を示している。相補型トラン
ジスタ対（第１Ｂ図に図示）用の製造プロセスは以下の
如くである。Ｐ基板１０内に第１Ｎ理込層２８を形成す
る。Ｎ埋込層２８は後に形成されるべきＰＮＰトランジ
スタのベース領域下側に位置され、且つ約１５ミクロン
の深さへの燐イオン注入によって形成される。次いで、
第２Ｎ埋込層２１を、８ミクロンの深さへアンチモンを
拡散させることにより後に形成されるべきＮＰＮトラン
ジスタ下側に形成する。次いで、ボロン拡散により、第
１Ｎ埋込層内にＰ埋込ｆｆ２７を形成する。付加的なＰ
埋込層２３，２５．２６もＰ基板１０内に形成して、Ｐ
ＮＰ及びＮＰＮ装置を互いに分離させる。

第１Ｂ図に示した装置を製造する為のプロセスを参照す
ると、Ｎ型エピタキシャル層２０を基板表面１０上に成
長させる。シランエピタキシャル成長を使用して、該成
長の期間中のボロンの外拡散を無視させる。次いで、ボ
ロンイオンを該エピタキシャル層内に注入して、ＰＮＰ
コレクタ３６を形成し且つ付加的な分離領域３１，３５
．３９を形成する。ＰＮＰベース３７は、加速エネルギ
５０ｋｅＶで燐イオンを注入させることによって形成す
る。次いで、ＮＰＮトランジスタのベース３２をボロン
拡散によって形成する。次いで、ＰＮＰトランジスタの
エミッタ３８をボロン拡散によって形成する。最後に、
ＮＰＮ　トランジスタのエミッタ３３を燐拡散によって
形成する。従って。

第１Ｂ図に示した如く相補的ＮＰＮ及びＰＮＰ　トラン
ジスタ対が形成される。前述した説明は、Ｔａｋａｍａ
ｒｏ　Ｋｉｋｋａ等著「アナログ集積回路用の新しい相
補的トランジスタ構造（Ａ　Ｎｅｗ　Ｃｏｍｐｌｅｍｅ
ｎｔａｒｙ　Ｔｒａｎｓｉｓｔｏｒ　５ｔｒｕｃｔｕｒ
ｅ　ｆｏｒ　Ａｎａｌｏｇ　Ｉｎｔｅｇｒａｔｅｄ　Ｃ
１ｒｃｕｉｔｓ）ノ、１９８０年、ＩＥＥＥ、６５頁、
の文献の要約であり、またＤｅｎｎｉｓ　Ｍｏｎｔｉｃ
ｅｌｌｉ等著ｒ　２００　Ｍ　Ｉ−Ｉ　ｚ　トランジス
タ製高速アナログチップ（２００−Ｍｔｌｚ　Ｔｒａｎ
ｓｉｓｔｏｒｓ　Ｓｐａｗｎ　Ｆａｓｔ　Ａｎａｌｏｇ
　Ｃｈｉｐｓ）Ｊ　、エレクトニックデザイン、１９８
６年８月２１日の文献も参照すると良いし、またＰａｕ
ｌ　Ｃ。

Ｄａｖｉｓ等著「低パワーラインリピータ（Ｌｏｗ　Ｐ
ｏｗｅｒＬｉｎｅ　Ｒｅｐｅａｔｅｒ）　Ｊ　、Ｉ　Ｅ
　Ｅ　Ｅジャーナルアンドソリッドステートサーキッツ
、１９７９年２月、１０９頁以下の文献も参照すると良
い。

上述した製造方法に従って相補的ＮＰＮ−ＰＮＰトラン
ジスタ対を製造する幾つかの利点に付いて説明する。最
初に、縦型（垂直）ＰＮＰコレクタは、それが垂直に拡
散する場合に、横方向外側に拡散せねばならず、不所望
の世のエピタキシャル物質及びシリコンを使用すること
を必要とする。

更に、４つの拡散ステップを使用し、それらはコスト高
であり且つ時間がかかる。更に、領域２７゜８０．３６
．８１で示したＰＮＰコレクタの高度の外拡散は、ＰＮ
Ｐベース用のベース幅を精密に決定することを困難とし
、高周波数での性能を劣化させることとなる。更に、Ｐ
ＮＰコレクタ領域２７及び８１をＰ基板から分離させる
為に、従来技術は、Ｐコレクタ下側にＮウェル２８の深
い拡散を必要とする。

再度第１Ｃ図を参照すると、それは上記Ｄａｖｉｓ及び
Ｍａｙｅｒの文献に開示されている如く、２つのエピタ
キシャル層を使用して形成した単一の縦型コレクタＰＮ
Ｐ　トランジスタを示している。この技術は、マルチコ
レクタ縦型ＰＮＰ　トランジスタを形成する為に適用さ
れた場合、以下の如き欠点を蒙る。第１に、第１Ｃ図に
示した装置のベース及びコレクタの両方を高濃度領域で
あり、それらは低コレクタ対ベースブレークダウン電圧
（ＢＶｃｂｏ）となるものと考えられる。Ｄａｖｉｓ及
びＭｏｙｅｒは、コレクタ対ベースブレークダウン電圧
が１２乃至５６ｖであることを示している。この範囲内
のＢＶｃｂＯは、殆どのアナログ適用場面においては許
容することが出来ないものであり、その場合にＢＶｃｂ
。

ｉｌ　１５−２５　Ｖの所要のコレクタ対エミッタブレ
ークダウン電圧（ＢＶｃｅｏ）を与える為には４５Ｖを
超えるものであることを必要とする。ＢＶｃｂｏは、［
ＩＶｃｅｏの約３倍であるので、中間電圧適用例用に必
要なりＶｃｅｏを与える為には４５ＶのＢＶｃｂｏが必
要とされる。

Ｐ＋コレクタ及びＮ十分前領域の間に低ブレークダウン
電圧の同様の問題が発生する・。何故ならば、これらの
区域は隣接する高濃度領域だからである。

更に、単に単一のコレクタをスプリット即ち分割してマ
ルチプルコレクタ装置を形成することは実際的ではない
。該開示された技術を使用してマルチコレクタ装置を製
造することは、複数個の単一コレクタの製造を必要とし
且つシリコンの使用が対応して増加する。

該単一垂直コレクタ製造方法の別の欠点は１分離領域は
第１エピタキシャル層から基板迄ずっと拡散せぬばなら
ないことである。このことは、分離領域の不所望なラテ
ラル拡散及びシリコンの対応する増大を発生する。

更に、このプロセスは、該トランジスタのコレフタ、ベ
ース、及びエミッタ領域の各々を形成する為に別々の拡
散ステップを必要とする。

本発明は、従来装置に関する上述した如き問題を解消し
ている。第２図乃至第９Ｃ図は、製造の種々の段階にお
ける本発明の実施例を示している。

第１０図は、本発明に従って縦型マルチコレクタ装置を
製造する為のステップの流れ図を示している。最初にこ
の製造ステップに付いて説明して、本発明によって与え
られる特定の利点を理解することとする。

第１０図を参照する。本発明装置を製造する第１のステ
ップはＰ型基板を形成することである。

第２ステツプは、該基板内に導電性領域を形成すること
を特徴とする特に、分離領域及び埋込層領域を該基板内
に形成することが可能である。これらの領域は、イオン
注入又は拡散によって形成することが可能である。該分
離領域及び埋込層領域は、特定の設計条件に適合する空
間的位置に形成する。

第１０図を参照すると、第３ステツプは、該領域を該基
板内に形成した後に、該基板上にエピタキシャル層を形
成することを必要とする。該エピタキシャル層は、典型
的には、該基板と反対の導電型であり、従って本発明の
この特定の実施例においてはＮ型である。

次のステップである第４ステツプにおいては、該新たに
形成された第１エピタキシャル層内の選択的空間位置に
導電性領域を形成することを必要とする。該導電性領域
は、好適実施例においてはマルチプルコレクタ領域であ
り、且つマルチプル装置を形成する場合には分離領域で
ある。該コレクタ領域及び該分離領域の両方共該基板と
同一の導電型である。該分離領域は、該Ｐ基板内に形成
した該分離領域上に形成する。典型的に、該コレクタ領
域は、２つの分離領域の境界内に形成され且つ最終的な
ＰＮＰコレクタコンタクトが該装置の表面上に位置され
る個所の下側に位置すべく注入される。該コレクタ領域
は、所望の電流取扱能力を与える為に必要な横力行寸法
で構成されるべきである。該分離領域及び該コレクタ領
域は、イオン注入により又は所望によっては拡散により
いずれかによって形成することが可能である。該エピタ
キシャル層の厚さ及びコレクタの導電型は、電圧及び電
流取扱条件を満足すべく選択されるべきである。

第５ステツプは、該第１エピタキシャル層の上側に第２
エピタキシャル層を形成することを必要とする。該第２
エピタキシャル層は、該第１エピタキシャル層と同様に
Ｎ型層であり、且つこの層内に、上部コレクタ及び分離
領域が形成される。

該装置のベースは、別の拡散ステップを必要とすること
なしに、該第１及び第２エピタキシャル層から完全に形
成される。

第１０図を参照すると、次の第６ステツプにおいて、該
第１層内の対応する領域上の第２エピタキシャル層内に
上部分離及びコレクタ領域を形成する。該上部コレクタ
領域は、対応する埋込コレクタ領域の横方向寸法よりも
一層幅狭である横方向寸法も有することが可能である。

第７ステツプは、コレクタ及び分離領域を共に拡散する
ことを包含する。拡散を使用して該領域をマルチプル垂
直分離及びコレクタ領域に相互接続させる。コレクタ及
び分離領域の両方に対して高濃度領域を使用することに
よって、単一拡散ステップを使用して整合した領域を接
続させることが可能である。拡散期間中、第１エピタキ
シャル層内に埋め込んだコレクタ領域は、上方へ拡散し
て該コレクタ領域と相互接続し上部エピタキシャル層か
ら下方へ拡散してマルチプルの垂直コレクタを形成する
。また、該基板、第１Ｍ、第２Ｍ内の該分離領域は、上
方及び下方へ拡散して垂直分離領域を形成する。この様
に、所望の垂直導電性領域を持った半導体装置を製造す
ることが可能であり、最小数の拡散ステップ及び最小の
不所望の横方向拡散を必要とするに過ぎない。該拡散ス
テップを完了した後、該コレクタが完全に形成される。

　第８ステツプは、イオン注入により又は拡散により、
上部エピタキシャル層内にエミッタ領域を形成すること
を必要とする。従来の酸化物カバー、コンタクト用開口
、及びメタリゼーションステップを行うことによって本
製造プロセスは完了する。

第２図乃至第９Ｃ図を参照すると、それは本発明の幾つ
かの実施例に対しての種々の製造ステップにおける基板
及びエピタキシャル層及び種々の領域の様相を図示して
いる。

第２図を参照すると、それは単一のＰ型基板１０を示し
ている。第３図を参照すると、それは内部に複数個の領
域１１，１２，１３，７０．８０が配設されているＰ型
基板１０を示している。第３図には３つの分離領域１１
，１２，１３及び２つの埋込層領域７０．８０が示され
ている。該分離領域は、典型的には、従来の高濃度Ｐ型
物質であり、該埋込層領域はＮ型物質とすることが可能
である。

第４図を参照す−ると、それは内部に複数個の領域を配
設させ且つ該基板の上に第１エピタキシャル層２０が存
在する基板１０を示している。該第１エピタキシャル層
２０は好適実施例においてはＮ型物質である。

第５図を参照すると、それは第１エピタキシャル層２０
、基板１０、及び該第１エピタキシヤル磨２０内に配設
した複数個の導電性領域を示している。該領域は、分離
領域２１，２２．２３及び複数個のコレクタ領域２７及
び２８を包含する。

これらの領域は、好適実施例においてはＰ型物質である
。更に、これらの領域は、基板内に設けた対応する領域
及び後に形成する上側に存在する層内への拡散を容易化
させる為に、特定の空間的位置に配設されている。例え
ば、分に領域は、好適実施例においては、互いに直接的
に垂直方向に位置させることが可能である。同様に、コ
レクタ領域は、互いに直接的に垂直方向（「整合Ｊ）に
位置される。更に、該導電性領域の寸法及び形状は、設
計条件、例えば半導体装置の利得が与えられた電流で製
造される等に従って選択することが可能である。

第６図を参照すると、第１エピタキシャル層２０の上側
に存在する第２エピタキシャル層３ｏが示されている。

この第２エピタキシャル層３０はＮ型物質であり且つ第
１エピタキシャル層２０の上に直接的に配置されている
。該第２エピタキシャル層は、通常、第１エピタキシャ
ル層と同一の物質である。

第６図を参照すると、第２エピタキシャル層３０はその
内部に複数個の導電性領域を配設しており、それらは分
離領域３１，３２．３３及びコレクタ領域３７．３８を
包含する。該分離領域及びコレクタ領域はＰ型物質であ
る。

第７図を参照すると、それは拡散ステップを経過した後
の前述した装置を示している。第８図には、完全に拡散
させた垂直分離領域５１，５２゜５２．６２，５３．６
３が示されている。該分離領域は、ＮＰＮトランジスタ
１００とＰＮＰトランジスタ２００とを分離させる。

更に、ＰＮＰトランジスタ２００内に垂直コレクタ領域
６７及び６８が示されている。トランジスタ２００のベ
ース５５が第２エピタキシャル層３０から形成される。

ＮＰＮトランジスタ１００用のコレクタ６５は、２つの
エピタキシャル層２０及び３０から形成される。埋込層
領域７９及び８９は、拡散埋込Ｎ型領域から形成される
。

第８図を参照すると、それは、Ｐ型ＰＮＰエミッタ３５
及び３６及びＮＰＮベース３４を形成した後のトランジ
スタを示している。これらの領域は、単一のイオン注入
又は拡散ステップの期間中に形成される。

第９Ａ図を参照すると、それは、ＮＰＮベース３４内に
Ｎ型ＮＰＮエミッタ３９を形成した後の装置を示してい
る。第９図から理解される如く、該対のＮＰＮ及びＰＮ
Ｐ　トランジスタは、同一の基板１０を使用し、同一の
エピタキシャル層を使用し、且つ分離領域５２及び６２
によて導電的に分離されている。

マルチコレクタＰＮＰトランジスタを製造する場合に使
用される物質に関して説明すると、第８図及び第９図に
示した基板は従来のＰ型基板である。該Ｐ型基板は、典
型的に、２−２０Ω・ｃｍの範囲の固有抵抗及び２００
−４００ミクロンの範囲の厚さを持ったＰ生物質である
。

該基板内に埋め込んだＰ分離領域は、典型的に、好適実
施例においてイオン注入によって形成される従来の高濃
度Ｐ＋物質である。

Ｐ基板内のＮ埋込領域は、従来のＮ型物質であり且つイ
オン注入によって形成される。

これら埋込領域の上側には第１エピタキシャル層があり
、それはブレークダウン電圧条件によって主に決定され
る厚さを持ったＮ型物質を有している。中間電圧トラン
ジスタ用の典型的な値は、４−６ミクロンの厚さであり
且つ１−２Ω・ｃｍの固有抵抗である。最初のエピタキ
シャル層は、第８図及び第９図に示した実施例の場合、
全エピタキシャル厚さの約５０％に選択される。

第１エピタキシャル層内に形成されるＰ分離領域は５典
型的に、Ｐ十領域であり、イオン注入によって形成され
、且つＰ基板内に形成した分離領域に類似している。

該第１エピタキシャル層内に形成した活性乃至は能動コ
レクタ領域は、典型的に、Ｐ十領域であり、且つイオン
注入によって形成される。該分離領域は、典型的に、該
Ｐ基板内に形成した分離領域の直接的に上方（整合して
）に配置される。

該コレクタ領域は、２つの分離領域の中に配置された高
濃度領域である。該コレクタ領域は該分離領域と同じに
形成されるので、それらは非常に低い固有抵抗を持つべ
きである。約２乃至１０Ωの典型的なＶ／Ｉ比は、ＰＮ
Ｐトランジスタに対して所望の低飽和抵抗を与える。

該第１エピタキシャル層上に配置させた第２エピタキシ
ャル層は、典型的に、典型的な中間電圧トランジスタ用
の４−６ミクロン厚さのＮ型物質である。

該上部分離領域は、以前の分離領域と同一のＰ＋物質で
あり、イオン注入によって形成することが可能であり、
且っＰ基板内及び第１エピタキシャル層内に形成した分
離領域の直上に位置される。

該上部コレクタ領域は、該第１エピタキシャル層内のコ
レクタ領域の直上に配設され且つ典型的にイオン注入に
よって形成されるＰ＋物質とすることが可能である。該
上部コレクタ領域用の特性は、スタンダードな分離拡散
領域用のものと同一であり、即ち非常に高い濃度である
。

該縦型ＰＮＰ）−ランジスタのエミッタ領域は、該ＮＰ
Ｎトランジスタのベースと同じに拡散／注入され、且つ
従来のＰ層特性を持っている。該ＰＮＰエミッタの形成
に何等エキストラなステップは必要とされない。前述し
た如く、該ＰＮＰ　）、ランジスタのベースは該エピタ
キシャル層によって形成され且つ該コレクタと該エミッ
タとの間の区域である。該ＮＰＮトランジスタ用のコレ
クタコンタクト抵抗を減少させる為に使用される同一の
Ｎ＋トド−ングステップを該ＰＮＰベースコンタクト用
に使用することが可能である。

第９Ａ図を参照すると、それはＰＮＰ−ＮＰＮトランジ
スタ対を示しており、該ＰＮＰトランジスタはマルチコ
レクタ、マルチエミッタ形態を持っている。第９Ａｌｌ
には、分離領域と、ＮＰＮトランジスタと、垂直マルチ
コレクタＰＮＰトランジスタとが示されている。該ＮＰ
Ｎトランジスタは、Ｎ型エミッタ３９と、Ｐ型ベース３
４と、エピタキシャル層３０及び２ｏによって形成され
るＮ型コレクタ領域５９とを持っている。Ｎ型コレクタ
５９の下側に存在して、該トランジスタの飽和抵抗を減
少させる為に高度にドープしたＮ型埋込領域７９が設け
られている。

第９Ａ図には、更に相補的ＰＮＰトランジスタも示され
ている。該ＰＮＰトランジスタは、２つの垂直コレクタ
６７．６８．２つのエミッタ３５゜３６、及びベース５
５を持っている。基板１ｏ内には、寄生電流がエミッタ
３５及び３６がら基板１０へ流れることを阻止する為の
ブロッキング領域８９が設けられている。

第９Ｂ図及び第９Ｃ図を参照すると、それは本発明の他
の実施例に基づく垂直コレクタＰＮＰ　トランジスタを
示している。第９Ａ図における実施例は、コモンエミッ
タのマルチコレクタ縦型ＰＮＰトランジスタである。第
９ｃ図における実施例は、マルチプル即ち複数個のコレ
クタコンタクトを有するコモンエミッタ、コモンコレク
タの縦型ＰＮＰトランジスタである。

第１１図を参照して説明する。第１１図は、第９Ａ図に
示した如きＮＰＮ−ＰＮＰ　トランジスタ対の平面図で
ある。第１１図は、分離領域１１０によって分廻されて
いるＮＰＮトランジスタ１００及びＰＮＰトランジスタ
２００を示している。

ＮＰＮトランジスタ１００内の区域１０５は、酸化物層
で被覆されており、該酸化物層からＮＰＮベース１２５
用のメタルコンタクト１２０．ＮＰＮエミッタ１３５用
のメタルコンタクト１３０、及びＮＰＮコレクタ用のメ
タルコンタクト１４０が露出されている。更に、酸化物
領域２０５を持ったＰＮＰトランジスタ２００も示され
ている。

第１１図に示した如く、ＰＮＰトランジスタ２００はメ
タルコンタクト２１５及び２２５を有するコレクタ領域
２１０及び２２０を持っている。更に、メタルコンタク
ト２３５及び２４５を持ったエミッタ２３０及び２４０
も示されている。ＰＮＰベースコンタクト２６０も示さ
れている。

前述した説明及び第１０図から理解される如く、好適実
施例は２つのエピタキシャル層及び２つの拡散ステップ
を必要とする。然し乍ら、本発明を使用することからの
利点は、これらの付加的な条件を打ち消すような程のも
のである。何故ならば、例えば、従来技術の縦型ＰＮＰ
トランジスタは。

４つの拡散ステップを必要とし単に１つのコレクタとな
るからである。更に研究の結果、分離及びコレクタ領域
の横方向拡散は低いので、２つのエピタキシャル層を使
用する場合約３３％のシリコンの節約となることが判明
した。従って、隣接するトランジスタ間の距離は、例え
ば、トランジスタが対で製造する場合、に減少させるこ
とが可能である。必要な領域寸法及び精密な領域形状へ
のマスキングを調節することによって、従来技術と比較
して、該垂直且つ水平方向においてより精密な拡散を実
施することが可能である。このシリコン使用及び拡散に
おける節約は、より小さな寸法とすることを許容し且つ
より高い利得を許容する一方より高い周波数で本発明の
周波数応答を向上させることを可能とする。第９Ａ図に
示した実施例において、該ベース幅は標準的な装置用の
標準的なベース幅の約１／３である。

また、該コレクタ及びエミッタ領域は、より高い利得能
力を与える為により高いＰ濃度とすることが可能である
ことを理解することが可能である。

ベース領域は低濃度エピタキシャル層から形成されるの
で、Ｄａｖｉｓ及びＭｏｙｅｒが開示する従来技術の垂
直コレクタトランジスタの場合よりも、より高いブレー
クダウン電圧が得られる。

本発明と異なったその他の実施例、変形例及び修正例を
本発明の技術的範囲を逸脱すること無しに得ることが可
能であることは明らかである。例えば、領域の数及びエ
ピタキシャル層の数は、半導体装置用の設計条件に従っ
て選択することが可能である。該領域の形状及び該エピ
タキシャル層の特性は、半導体装置の性能を更に向上さ
せる為に選択することも可能である。本発明は縦型コレ
クタＰＮＰトランジスタの構造、又はマルチコレクタＰ
ＮＰトランジスタ、又はトランジスタ対に制限されるべ
きものではないことも理解することが可能である。本発
明は、一般的に、縦型半導体装置への適用及びカスタム
化抵抗への適用を有している。

以上、本発明の具体的実施の態様に付いて詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
では無く、本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。

尚、本発明は、その実施上、以下の植成の１つ又はそれ
以上を取り得るものである。

（１）　　複数個の縦型領域を持った半導体装置を製造
する方法において、底部基板を形成し、前記基板上に第
１エピタキシャル層を形成し、前記第１エピタキシャル
層内に第１導電性領域を形成し、前記第１エピタキシャ
ル層上に第２エピタキシャル層を形成し、前記第２エピ
タキシャル層内に第２導電性領域を形成し、前記導電性
領域を選択的に相互接続させて複数個の縦型導電性領域
を持った半導体装置を形成する、上記各ステップを有す
ることを特徴とする方法。

（２）　　上記第（１）項において、前記装置は複数個
の垂直コレクタを持ったＰＮＰ　トランジスタであるこ
とを特徴とする方法。

（３）上記第（１）項において、前記領域を相互接続す
るステップが単一拡散ステップを有することを特徴とす
る方法。

（４）上記第（１）項において、更に、前記基板内に導
電性領域を形成するステップを有しており、前記垂直導
電性領域が前記基板導電性領域内へ拡散させた分離領域
を包含することを特徴とする方法。

（５）　　マルチコレクタ縦型ＰＮＰ　トランジスタの
製造方法において、Ｐ型基板を形成し、前記基板上に第
１Ｎ型エピタキシャル層を形成し、所定の空間位置で前
記第１エピタキシャル層内に第１複数個のＰ壁領域を形
成し、前記第１エピタキシャル層上に第２エピタキシャ
ル層を形成し、選択的空間位置において前記第２エピタ
キシャル層内に第２複数個のＰ壁領域を形成し、前記Ｐ
領域を拡散して前記ＰＮＰトランジスタ用の複数個の縦
型コレクタ領域を形成する、上記各ステップを有するこ
とを特徴とする方法。

（６）上記第（５）項において、更に、前記Ｐ基板内に
Ｎ型領域を形成するステップを有しており、前記エピタ
キシャル層は前記ＰＮＰ　トランジスタ用のベースを形
成し前記Ｎ型領域は前記ベース領域から前記基板への寄
生電流を阻止することを特徴とする方法。

（７）上記第（５）項において、更に、前記トランジス
タ用の少なくとも１個のエミッタを形成する為に前記第
２エピタキシャル層内に少なくとも１個のＰ壁領域を形
成するステップを有することを特徴とする方法。

（８）縦型トランジスタにおいて、複数個の導電性領域
を配設させた底部基板、前記基板の上に引き続き配設さ
せた複数個のエピタキシャル層、を有しており、前記各
層は選択的空間位置において内部に配設した少なくとも
１個の導電性領域を持っており、前記少なくとも１個の
導電性領域が拡散されて前記トランジスタ用の少なくと
も１個の垂直領域を形成しており、前記エピタキシャル
層が前記トランジスタ用の別の導電性領域を形成してい
ることを特徴とする縦型トランジスタ。

（９）　　マルチプル縦型半導体装置のシステムにおい
て、底部基板、前記基板内に選択的空間位置に配設され
た第１複数個の導電性領域、前記基板の上に配設された
複数個のエピタキシャル層、を有しており、前記各層は
選択的空間位置において内部に配設されている複数個の
導電性領域を持っており、前記導電性領域は相互接続さ
れて各々が少なくとも１個の垂直導電性領域を持った複
数個の半導体装置を形成することを特徴とするシステム
。

（１０）上記第（９）項において、複数個の前記垂直領
域は１導電型を持っており且つ空間的に位置されて導電
的に前記装置を分離させることを特徴とするシステム。

（１１）上記第（９）項において、前記縦型半導体装置
は少なくとも１対の縦型コレクタＮＰＮ−ＰＮＰトラン
ジスタを有することを特徴とするシステム。

（１２）縦型半導体装置において、内部に配設された少
なくとも１個の導電性領域を持った底部基板、前記凸版
の上に配設されており且つ選択的空間位置において内部
に配設され複数個の導電性領域を持った少なくとも１個
の中間エピタキシャル層、前記中間層の上に配設されて
おり且つ選択的空間位置において複数個の導電性領域内
部に配設した上部エピタキシャル層、を有しており、前
記領域が選択的に相互接続されて縦型半導体装置を形成
していることを特徴とする縦型半導体装置。

（１３）　　マルチプル垂直コレクタを持ったＰＮＰト
ランジスタにおいて、垂直軸周りに前記基板内に配設し
たＮ型ブロッキング領域を持った底部Ｐ型基板、前記基
板上に配設されており内部に前記垂直軸から反対方向へ
等しい距離離隔して２つのＰ壁埋込コレクタ領域を形成
した第１Ｎ型エピタキシャル層、前記第１Ｎ型エピタキ
シャル層の上に配設されており且つその内部に各々が前
記埋込コレクタ領域の１つの上方に形成されており２つ
の垂直コレクタを形成すべく接続されている２つの対応
するコレクタ領域が形成されている第２Ｎ型エピタキシ
ャル層、前記第２エピタキシャル層内に形成されており
各々が前記コレクタの１つと前記軸との間に配設されて
いる２個のエミッタ領域、前記エミッタの底部とコレク
タとの間の前記エピタキシャル層の領域から形成されて
いるベース領域、を有することを特徴とするＰＮＰトラ
ンジスタ。

（１４）上記第（１３）項において、前記コレクタ領域
は単一拡散ステップによって接続されることを特徴とす
るトランジスタ。

【図面の簡単な説明】

第１Ａ図乃至第１Ｃ図は従来技術に基づ＜ＰＮＰトラン
ジスタの各概略断面図、第２図は底部基板の概略断面図
、第３図は内部に配設した複数個の導電性領域を持った
底部基板の概略断面図、第４図は該基板の上部上に配設
した第１エピタキシャル層を示した概略断面図、第５図
は該エピタキシャル層内に配設した複数個のＰ型頭域を
具備するエピタキシャル層及び基板の概略断面図、第６
図は該第１エピタキシャル層の上に存在する第２エピタ
キシャル層を示した概略断面図、第７図は該第２エピタ
キシャル層内に配設した複数個の導電性領域を示した概
略断面図、第８図は該領域をマルチコレクタ縦型ＰＮＰ
トランジスタを形成する為に選択的に相互接続させた後
の本発明装置を示した概略断面図、第９Ａ図乃至第９Ｃ
図はマルチコレクタ縦型ＰＮＰトランジスタ及び対構成
としたＮＰＮ　トランジスタの種々の形態を示した本発
明の別の実施例を示した概略図、第１０図は本発明に従
ってマルチプル垂直コレクタを持ったＰＮＰ）−ランジ
スタを製造する為のプロセスにおける種々の段階を示し
たブロック流れ図、第１１図は第９Ａ図に図示したＮＰ
Ｎ−ＰＮＰ　トランジスタの対を示した概略図、である
。 （符合の説明） １０：基板 １１．１２，１３：分離領域 ２０：第１エピタキシャル層 ２１．２２，２３：分離領域 ２７．２８：コレクタ領域 ３ｏ：第２エピタキシ、ヤル層 ７０．８０：埋込層 １００：ＮＰＮトランジスタ ２００：ＰＮＰトランジスタ ＦＩＧ、ＪＡ。

Claims (1)

1. 【特許請求の範囲】 １、複数個の縦型領域を持った半導体装置を製造する方
   法において、底部基板を形成し、前記基板上に第１エピ
   タキシャル層を形成し、前記第１エピタキシャル層内に
   第１導電性領域を形成し、前記第１エピタキシャル層上
   に第２エピタキシャル層を形成し、前記第２エピタキシ
   ャル層内に第２導電性領域を形成し、前記導電性領域を
   選択的に相互接続させて複数個の縦型導電性領域を持っ
   た半導体装置を形成する、上記各ステップを有すること
   を特徴とする方法。 ２、マルチコレクタ縦型ＰＮＰトランジスタの製造方法
   において、Ｐ型基板を形成し、前記基板上に第１Ｎ型エ
   ピタキシャル層を形成し、所定の空間位置で前記第１エ
   ピタキシャル層内に第１複数個のＰ型領域を形成し、前
   記第１エピタキシャル層上に第２エピタキシャル層を形
   成し、選択的空間位置において前記第２エピタキシャル
   層内に第２複数個のＰ型領域を形成し、前記Ｐ領域を拡
   散して前記ＰＮＰトランジスタ用の複数個の縦型コレク
   タ領域を形成する、上記各ステップを有することを特徴
   とする方法。 ３、縦型トランジスタにおいて、複数個の導電性領域を
   配設させた底部基板、前記基板の上に引き続き配設させ
   た複数個のエピタキシャル層、を有しており、前記各層
   は選択的空間位置において内部に配設した少なくとも１
   個の導電性領域を持っており、前記少なくとも１個の導
   電性領域が拡散されて前記トランジスタ用の少なくとも
   １個の垂直領域を形成しており、前記エピタキシャル層
   が前記トランジスタ用の別の導電性領域を形成している
   ことを特徴とする縦型トランジスタ。 ４、マルチプル縦型半導体装置のシステムにおいて、底
   部基板、前記基板内に選択的空間位置に配設された第１
   複数個の導電性領域、前記基板の上に配設された複数個
   のエピタキシャル層、を有しており、前記各層は選択的
   空間位置において内部に配設されている複数個の導電性
   領域を持っており、前記導電性領域は相互接続されて各
   々が少なくとも１個の垂直導電性領域を持った複数個の
   半導体装置を形成することを特徴とするシステム。 ５、縦型半導体装置において、内部に配設された少なく
   とも１個の導電性領域を持った底部基板、前記基板の上
   に配設されており且つ選択的空間位置において内部に配
   設され複数個の導電性領域を持った少なくとも１個の中
   間エピタキシャル層、前記中間層の上に配設されており
   且つ選択的空間位置において複数個の導電性領域内部に
   配設した上部エピタキシャル層、を有しており、前記領
   域が選択的に相互接続されて縦型半導体装置を形成して
   いることを特徴とする縦型半導体装置。 ６、マルチプル垂直コレクタを持ったＰＮＰトランジス
   タにおいて、垂直軸周りに前記基板内に配設したＮ型ブ
   ロッキング領域を持った底部Ｐ型基板、前記基板上に配
   設されており内部に前記垂直軸から反対方向へ等しい距
   離離隔して２つのＰ型埋込コレクタ領域を形成した第１
   Ｎ型エピタキシャル層、前記第１Ｎ型エピタキシャル層
   の上に配設されており且つその内部に各々が前記埋込コ
   レクタ領域の１つの上方に形成されており２つの垂直コ
   レクタを形成すべく接続されている２つの対応するコレ
   クタ領域が形成されている第２Ｎ型エピタキシャル層、
   前記第２エピタキシャル層内に形成されており各々が前
   記コレクタの１つと前記軸との間に配設されている２個
   のエミッタ領域、前記エミッタの底部とコレクタとの間
   の前記エピタキシャル層の領域から形成されているベー
   ス領域、を有することを特徴とするＰＮＰトランジスタ
   。