JPS59124153A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS59124153A JPS59124153A JP57233610A JP23361082A JPS59124153A JP S59124153 A JPS59124153 A JP S59124153A JP 57233610 A JP57233610 A JP 57233610A JP 23361082 A JP23361082 A JP 23361082A JP S59124153 A JPS59124153 A JP S59124153A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8222—Bipolar technology
- H01L21/8224—Bipolar technology comprising a combination of vertical and lateral transistors
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Bipolar Integrated Circuits (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は絶縁膜により素子間分離された半導体集積回路
装置に関する。
装置に関する。
従来例の構成とその問題点
従来、バイポーラ集積回路において、接合間の分離はｐ
ｎ接合分離技術が使われていた。一方、いわゆるＬＯＣ
Ｏ３（Ｌｏｃａｌ Ｑｘｉｄａｔｉｏｎ ｏｆＳｉ １
１ｃｏｎ ）と呼ばれる酸化膜分離法もあったが、Ｌ
ＯＣＯＳ法は、バーズビークと呼ばれる烏のくちばし状
の酸化膜が横方向に広がり、このため活性領域の実質的
面積を狭くする欠点があった。そのため最近では、バー
スビークの発生しない絶縁膜分離法が開発されて来てお
り、実質的に分離に要する面積が縮少して来ている。そ
れにより当然活性領域同士が非常に近づく結果とな９、
分離直下の基板表面のｎ型反転により、素子間耐圧劣化
並びにリーク電流の発生等が起こる。
ｎ接合分離技術が使われていた。一方、いわゆるＬＯＣ
Ｏ３（Ｌｏｃａｌ Ｑｘｉｄａｔｉｏｎ ｏｆＳｉ １
１ｃｏｎ ）と呼ばれる酸化膜分離法もあったが、Ｌ
ＯＣＯＳ法は、バーズビークと呼ばれる烏のくちばし状
の酸化膜が横方向に広がり、このため活性領域の実質的
面積を狭くする欠点があった。そのため最近では、バー
スビークの発生しない絶縁膜分離法が開発されて来てお
り、実質的に分離に要する面積が縮少して来ている。そ
れにより当然活性領域同士が非常に近づく結果とな９、
分離直下の基板表面のｎ型反転により、素子間耐圧劣化
並びにリーク電流の発生等が起こる。
このため通常分離酸化膜直下に、高濃度のｐ型不純物を
選択的に拡散させ、ｎ型反転を防止することが普通に行
なわれている。しかしこの高濃度のｐ型拡散層は、ｎ型
の埋込み拡散層と近接しているため、高濃度領域同士の
接触による、制圧劣化が発生する等新たな問題点が発生
し、結果的には活性領域間の距離をある程度はなすこと
が必要となシ、本来の目的の１つである高密度化に不利
益をもたらしている。このことを以下詳細に説明する。
選択的に拡散させ、ｎ型反転を防止することが普通に行
なわれている。しかしこの高濃度のｐ型拡散層は、ｎ型
の埋込み拡散層と近接しているため、高濃度領域同士の
接触による、制圧劣化が発生する等新たな問題点が発生
し、結果的には活性領域間の距離をある程度はなすこと
が必要となシ、本来の目的の１つである高密度化に不利
益をもたらしている。このことを以下詳細に説明する。
第１図は標準的な従来の製造プロセスを示している。
（春 １はｐ型基板であり、〜Ω・眞の比抵抗を持ち厚
さ〜１００μｍである。
さ〜１００μｍである。
（均 ２はｎ型高濃度領域で通常Ａｓ（砒素）を障して
作り、層抵抗として数Ω／口〜数１ｏΩ／口の非常に低
抵抗で、埋込み層としてバクポーラ・トランジスターの
コレクター抵抗の削減のために拡散される。
作り、層抵抗として数Ω／口〜数１ｏΩ／口の非常に低
抵抗で、埋込み層としてバクポーラ・トランジスターの
コレクター抵抗の削減のために拡散される。
（Ｑ ３は高濃度のｐ型層で、先に述べた素子間分離
の際に、ｎ型反転層が生じるのを防ぐチャネル。
の際に、ｎ型反転層が生じるのを防ぐチャネル。
発生防止のために選択的に拡散される。
（Ｉｌｌ ４は基板１の上にｎ型のエピタキシャル成
長層を付着させる。比抵抗は０．３〜２Ω−ｍ程度で膜
厚は１〜３μｍ程度である。
長層を付着させる。比抵抗は０．３〜２Ω−ｍ程度で膜
厚は１〜３μｍ程度である。
（均 ５は絶縁膜でたとえばシリコン酸化膜、多結晶シ
リコンとシリコン酸化膜の組合せ等で出来ており、素子
間分離として生成される。
リコンとシリコン酸化膜の組合せ等で出来ており、素子
間分離として生成される。
（Ｆ）６はコレクターウオール拡散であシ、ｎ型の高濃
度層で、コレクター抵抗を下げるために拡散生成される
。
度層で、コレクター抵抗を下げるために拡散生成される
。
（Ｇ）成長層ルにｐ型ボロンの拡散が行なわれ、ＮＰＮ
トランジスターのベースアを、横型ｐｎｐトランジス
ターのエミッタ、コレクタ８が形成される。この不純物
層の層抵抗は２００〜３００Ω／口である。
トランジスターのベースアを、横型ｐｎｐトランジス
ターのエミッタ、コレクタ８が形成される。この不純物
層の層抵抗は２００〜３００Ω／口である。
（Ｈ）９はｎ型不純物拡散層でりん又は砒素で構成され
ｎｐｎ ）ランシスターのエミッタとなっている。
ｎｐｎ ）ランシスターのエミッタとなっている。
（Ｉ）Ａｌ配線を実施することにょシ、ＮＰＮ及びｐｎ
ｐ トランジスタが完成する。尚、１０ｉＡ７金属膜で
ある。
ｐ トランジスタが完成する。尚、１０ｉＡ７金属膜で
ある。
従来のトランジスタにおいて、先に述べた問題点を詳細
に説明する。
に説明する。
（１）埋込み層となる領域２は絶縁膜５に近接させてい
るが、もし近接していない場合は、ベース７−成長層４
一基板１０組合せによるＰＮＰトランジスターが生じこ
れが寄生ＰＮＰとして働き、ラッチアップ等の問題を生
じる。近接させれば、この寄生ｐｎｐ層のベースが高濃
度のｎ型である領域２により寄生ｐｎｐ トランジスタ
ーのｈＦＥ は極端に小さくなり、ラッチアップ等の心
配は起らないためである。
るが、もし近接していない場合は、ベース７−成長層４
一基板１０組合せによるＰＮＰトランジスターが生じこ
れが寄生ＰＮＰとして働き、ラッチアップ等の問題を生
じる。近接させれば、この寄生ｐｎｐ層のベースが高濃
度のｎ型である領域２により寄生ｐｎｐ トランジスタ
ーのｈＦＥ は極端に小さくなり、ラッチアップ等の心
配は起らないためである。
一方、絶縁膜５の下部に設置したチャネル防止用のｐ型
層３は、絶縁膜５が狭いため、更に狭くせねばならず、
領域２と接触し耐圧劣化を発生さす危険がある。又、絶
縁膜５を広く取れば素子面積が大きくなる。
層３は、絶縁膜５が狭いため、更に狭くせねばならず、
領域２と接触し耐圧劣化を発生さす危険がある。又、絶
縁膜５を広く取れば素子面積が大きくなる。
（呻 領域２とｐ型層３との距離はマスク合わせの精度
を考えれば、通常２μｍ以上はなさねば耐圧的に問題と
なるが、これらの製造プロセスが工程の前半にあるため
、後め温度処理により横方向に広がりやすく、このため
ますます素子面積を広げる結果となり、高密度化が不可
能と々る。
を考えれば、通常２μｍ以上はなさねば耐圧的に問題と
なるが、これらの製造プロセスが工程の前半にあるため
、後め温度処理により横方向に広がりやすく、このため
ますます素子面積を広げる結果となり、高密度化が不可
能と々る。
尚、第１図の例では領域２がベース７より広く取ってい
るので領域２をベース７直下迄縮めることが可能で、上
記問題も若干緩和されるが、絶縁膜５がベース７に接触
している構造すなわちウォールド・ベース構造では、非
常に問題となる。
るので領域２をベース７直下迄縮めることが可能で、上
記問題も若干緩和されるが、絶縁膜５がベース７に接触
している構造すなわちウォールド・ベース構造では、非
常に問題となる。
第２図は、縦型ｐｎｐをｎｐｎと混在した従来例である
。（Ａ）で１１はｐ型基板で比抵抗として数Ω−ｃｙｎ
、であり、１２は高濃度ｎ型の埋込み層、１３はチャネ
ル防止部でｐ型高密度層、１４はｐ型高濃度層で、埋込
み層１２の内側に拡散形成される。（Ｂ） １５はｎ型
エピタキシャル層で比抵抗は０゜５〜２Ω−ｍである。
。（Ａ）で１１はｐ型基板で比抵抗として数Ω−ｃｙｎ
、であり、１２は高濃度ｎ型の埋込み層、１３はチャネ
ル防止部でｐ型高密度層、１４はｐ型高濃度層で、埋込
み層１２の内側に拡散形成される。（Ｂ） １５はｎ型
エピタキシャル層で比抵抗は０゜５〜２Ω−ｍである。
１６はｎｐｎトランジスタのコレクタ電極引出し部のコ
レクタウオール拡散部であり、高濃度のｎ型不純物が拡
散されている。１７は分離部の絶縁膜で素子的に分離し
ている。１８は高濃度ｐ型高濃度層１４に上部からイオ
ン注入法などで拡散し接続した層で層抵抗として、１．
５〜３にΩ／口程度であシ、縦型ｐｎｐのコレクタとな
る層である。１っけ縦型ｐｎｐのベースとなる層で、層
抵抗として数百Ω／口でりんなどをイオン注入で打込み
形成している。２０，２１゜２２はそれぞれｎｐｎのベ
ース、ｐｎｐのエミフタ及びコレクタとなるｐ型拡散層
で層抵抗とじて１５０〜３００Ω／口程度でボロンの拡
散等により形成される。２３．２４はそれぞれｎｐｎト
ランジスタのエミッタとｐｎｐ トランジスタのベース
拡散層でりんあるいは砒素拡散等により形成される。層
抵抗は〜Ω／口で厚さは。、２−０．４μｍ程度である
。２５は電極でＡｌによって形成される。
レクタウオール拡散部であり、高濃度のｎ型不純物が拡
散されている。１７は分離部の絶縁膜で素子的に分離し
ている。１８は高濃度ｐ型高濃度層１４に上部からイオ
ン注入法などで拡散し接続した層で層抵抗として、１．
５〜３にΩ／口程度であシ、縦型ｐｎｐのコレクタとな
る層である。１っけ縦型ｐｎｐのベースとなる層で、層
抵抗として数百Ω／口でりんなどをイオン注入で打込み
形成している。２０，２１゜２２はそれぞれｎｐｎのベ
ース、ｐｎｐのエミフタ及びコレクタとなるｐ型拡散層
で層抵抗とじて１５０〜３００Ω／口程度でボロンの拡
散等により形成される。２３．２４はそれぞれｎｐｎト
ランジスタのエミッタとｐｎｐ トランジスタのベース
拡散層でりんあるいは砒素拡散等により形成される。層
抵抗は〜Ω／口で厚さは。、２−０．４μｍ程度である
。２５は電極でＡｌによって形成される。
この様に、ｎｐｎとｐｎｐが一体形成されているが、こ
こでも、ｎ型埋込層１２とチャネル防止層１３とが接近
することによる問題点は、第１図に示したものと同じで
ある。
こでも、ｎ型埋込層１２とチャネル防止層１３とが接近
することによる問題点は、第１図に示したものと同じで
ある。
さて、ＩＣの製造プロセスが特にその工程のマスク枚数
とマスクの合わせ精度の厳しさがどの程度であるかによ
り工程歩留りが決定されることを考え、第１図に示した
従来例に従って考えて見ると、基本的な工程では、第１
表のようになる。
とマスクの合わせ精度の厳しさがどの程度であるかによ
り工程歩留りが決定されることを考え、第１図に示した
従来例に従って考えて見ると、基本的な工程では、第１
表のようになる。
以下余白
第１表
この様に、従来例ではマスク枚数が８枚必要でかつ、チ
ャネル防止拡散工程並びに、絶縁膜形成工程にマスク合
わせの精度が要求される。
ャネル防止拡散工程並びに、絶縁膜形成工程にマスク合
わせの精度が要求される。
発明の目的
本発明は、高密度、高特性のバイポーラ素子を実現する
上で問題となるチャネル防止拡散部と埋込み層との近接
による耐圧劣化並びにそれを避けることによって生じる
寄生トランジスタの発生を゛防ぎかつ、工程に要するマ
スク枚数の減少と精度の必要なマスク合わせ工程を極小
下げることの出来る半導体集積回路装置を提供せんとす
るものである。
上で問題となるチャネル防止拡散部と埋込み層との近接
による耐圧劣化並びにそれを避けることによって生じる
寄生トランジスタの発生を゛防ぎかつ、工程に要するマ
スク枚数の減少と精度の必要なマスク合わせ工程を極小
下げることの出来る半導体集積回路装置を提供せんとす
るものである。
発明の構成
本発明は、高濃度の一方導電型の第１の層とこの層上に
形成された低濃度の第２の層と、この第２の層上に形成
された高濃度の他方導電型の第３↓ の層と、この第３層上に形成された低濃度の他方導電型
の第４の層と、この第４の層表面から前記第１の層に達
する素子間分離膜とを備え、第１の層がトランジスタ素
子間のチャネル・ストッパーとして働き、前記第３の層
が、コレクター抵抗削減のための埋込み層として働き、
前記第４の層には所定バイポーラ素子が形成されること
を特徴とした半導体集積回路装置である。
形成された低濃度の第２の層と、この第２の層上に形成
された高濃度の他方導電型の第３↓ の層と、この第３層上に形成された低濃度の他方導電型
の第４の層と、この第４の層表面から前記第１の層に達
する素子間分離膜とを備え、第１の層がトランジスタ素
子間のチャネル・ストッパーとして働き、前記第３の層
が、コレクター抵抗削減のための埋込み層として働き、
前記第４の層には所定バイポーラ素子が形成されること
を特徴とした半導体集積回路装置である。
実施例の説明
以下、図に従って本発明の実施例を第３図を用いて説明
する。
する。
（Ａ）３１は高濃度ｐ型基板で０．２Ω−濡以下を使用
した。厚さは３００μｍ前後である。３２は高濃度ｐ型
基板３１上にエピタキシャル成長された低濃度ｐ型層で
１Ω−ｍ前後の比抵抗で膜厚は１μｍ程度である。形成
は低温で形成出来る減圧エピタキシャル法を採用したが
、ＭＢＥ法（分子線エピタキシャル法）を使用すれば、
更に低温でオド・ドープの少ない膜が成長出来る。３３
はｐ型層３２上にイオン注入法などにより全面に形成し
たｎ型拡散層で、０．５μｍ前後の厚さにランプ。
した。厚さは３００μｍ前後である。３２は高濃度ｐ型
基板３１上にエピタキシャル成長された低濃度ｐ型層で
１Ω−ｍ前後の比抵抗で膜厚は１μｍ程度である。形成
は低温で形成出来る減圧エピタキシャル法を採用したが
、ＭＢＥ法（分子線エピタキシャル法）を使用すれば、
更に低温でオド・ドープの少ない膜が成長出来る。３３
はｐ型層３２上にイオン注入法などにより全面に形成し
たｎ型拡散層で、０．５μｍ前後の厚さにランプ。
アニール等の短時間アニールにより、ｐ型層３２を維持
したまま形成される。３４は低濃度ｎ型層で１．、ｏ〜
１．５μｍ程度全面にエピタキシャル成長される。比抵
抗は０．５Ω−漁前後であり、形成法は減圧エピタキシ
ャル法を使っている。この様に形成された基板を使い、
選択的な素子形成を実施する。
したまま形成される。３４は低濃度ｎ型層で１．、ｏ〜
１．５μｍ程度全面にエピタキシャル成長される。比抵
抗は０．５Ω−漁前後であり、形成法は減圧エピタキシ
ャル法を使っている。この様に形成された基板を使い、
選択的な素子形成を実施する。
（Ｂ） ３６は絶縁膜で、これは従来例で述べた方法と
同様に酸化膜の成長あるいは、シリコン開口後の絶縁膜
埋込み法で形成される。又、多結晶シリコンの埋込み等
の方法が、前記シリコン基板の不純物濃度分布を変化さ
せずに行なえる等利点はある。絶縁膜３５の深さは２．
５μｍ前後であり、その先端が高濃度ｐ型基板３１迄達
している。
同様に酸化膜の成長あるいは、シリコン開口後の絶縁膜
埋込み法で形成される。又、多結晶シリコンの埋込み等
の方法が、前記シリコン基板の不純物濃度分布を変化さ
せずに行なえる等利点はある。絶縁膜３５の深さは２．
５μｍ前後であり、その先端が高濃度ｐ型基板３１迄達
している。
（Ｃ） ３ ｅはコレクターウオール拡散で、ｎ型高濃
度不純物形成をイオン注入法を用いて行なう。
度不純物形成をイオン注入法を用いて行なう。
（Ｄ） ３７〜３９はｐ型不純物拡散層で、ボロンのイ
オン注入を用いて形成され、それぞれｎｐｎのベース、
ｐｎｐのエミッタ及びコレクタを形成する。
オン注入を用いて形成され、それぞれｎｐｎのベース、
ｐｎｐのエミッタ及びコレクタを形成する。
（Ｅ） ｎ型不純物のイオン注入で、層抵抗として数Ω
／口を狙って注入することにより、ｎｐｎのエミッタ４
０が形成される。
／口を狙って注入することにより、ｎｐｎのエミッタ４
０が形成される。
（Ｆ）４１は電極でＡ７の蒸着を行ない形成される。
尚４２は酸化膜である。
以上、明らかなように、素子間の分離の際に必要なチャ
ネル防止部は基板３１がその役目を担い、また高濃度の
ｐ型基板３１と高濃度のｎ型拡散層３３とは、低濃度の
ｐ型層３２により縦方向に分離されているため、耐圧劣
化の心配もない。また高濃度の拡散層３３はシリコン基
板全面にイオン注入されているため、ｐ型ベース３７と
拡散層３３゜３４で形成されるｎ型コレクタ部とｐ型層
３２のｐ型部とで形成される寄生ｐｎｐのｈＦＥ は
、寄生ｐｎｐのベース領域すなわち、拡散層３３が高濃
度のため、きわめて小さく０．１以下であり実用上障害
とならない。
ネル防止部は基板３１がその役目を担い、また高濃度の
ｐ型基板３１と高濃度のｎ型拡散層３３とは、低濃度の
ｐ型層３２により縦方向に分離されているため、耐圧劣
化の心配もない。また高濃度の拡散層３３はシリコン基
板全面にイオン注入されているため、ｐ型ベース３７と
拡散層３３゜３４で形成されるｎ型コレクタ部とｐ型層
３２のｐ型部とで形成される寄生ｐｎｐのｈＦＥ は
、寄生ｐｎｐのベース領域すなわち、拡散層３３が高濃
度のため、きわめて小さく０．１以下であり実用上障害
とならない。
以上のように、本実施例によれば従来問題となっていた
高濃度ｐ型領域であるチャネル防止部と高濃度ｎ型領域
である埋込み部との隣接の際の問題点を縦型に分離する
構造により解決し、それにより寄生ｐｎｐ効果の削減と
耐圧劣化を防ぐことが可能となり、高密度化が可能とな
った。また製造に要するマスク枚数及びマスク合わせの
際に問題となる。精度については第２表に示すように、
従来例第１表と比較して、マスク枚数で８枚→６枚マス
ク合わせ工程の厳しいものも３工程→１工程に減少する
ことが可能となった。
高濃度ｐ型領域であるチャネル防止部と高濃度ｎ型領域
である埋込み部との隣接の際の問題点を縦型に分離する
構造により解決し、それにより寄生ｐｎｐ効果の削減と
耐圧劣化を防ぐことが可能となり、高密度化が可能とな
った。また製造に要するマスク枚数及びマスク合わせの
際に問題となる。精度については第２表に示すように、
従来例第１表と比較して、マスク枚数で８枚→６枚マス
ク合わせ工程の厳しいものも３工程→１工程に減少する
ことが可能となった。
以下余白
第２表
第４図に縦型ｐｎｐを一体化した実施例を示す。
（Ａ）５１はｐ型高濃度基板で、６２ばｐ型低濃度エピ
タキシャル層である。５３はｎ型高濃度拡散層で、６４
は拡散層５３上に選択的に形成されたｐ型高濃度拡散層
である。基板５１．エピタキシャル層５２．拡散層５３
はマスク合わせなしで全面に形成される。
タキシャル層である。５３はｎ型高濃度拡散層で、６４
は拡散層５３上に選択的に形成されたｐ型高濃度拡散層
である。基板５１．エピタキシャル層５２．拡散層５３
はマスク合わせなしで全面に形成される。
（Ｂ） ５５はｎ型エピタキシャル層で比抵抗０．５〜
１．５Ω−ｍｉ、で膜厚は１．０〜２．０μｍである。
１．５Ω−ｍｉ、で膜厚は１．０〜２．０μｍである。
５６は絶縁膜であり、多結晶シリコンの埋込み等で形成
される。５７はコレクタウオール部となる、高濃度ｎ型
層で、コレクタ電極の抵抗性を良くするために形成され
る。５８はｐ型層でｐｎｐ ）ランジスタのコレクタと
なり、イオン注入法により形成される。５９はｎ型層で
、ｐ型層５８内に形成され、ｐｎｐのベースとなる。６
０，６１，６２はそれぞれｎｐｎのベース及びｐｎｐの
エミッタ及びコレクタコンタクト部となり、ｐ型ボロン
が注入形成される。６３．６４はそれぞれｎｐｎトラン
ジスタのエミッタ及びｐｎｐトランジスタのベースコン
タクト部となり、砒素等がイオン注入される。６５は電
極としてのＡｌ配線である。第４図の実施例で示したよ
うに、縦型ｐｕｐを一体化形成したものも、第３図で示
した実施例と同様にｐ＋、ｐ、ｈ＋の３層の非選択性を
持たない一様な基板からプロセス工程が始まるのは同様
である。
される。５７はコレクタウオール部となる、高濃度ｎ型
層で、コレクタ電極の抵抗性を良くするために形成され
る。５８はｐ型層でｐｎｐ ）ランジスタのコレクタと
なり、イオン注入法により形成される。５９はｎ型層で
、ｐ型層５８内に形成され、ｐｎｐのベースとなる。６
０，６１，６２はそれぞれｎｐｎのベース及びｐｎｐの
エミッタ及びコレクタコンタクト部となり、ｐ型ボロン
が注入形成される。６３．６４はそれぞれｎｐｎトラン
ジスタのエミッタ及びｐｎｐトランジスタのベースコン
タクト部となり、砒素等がイオン注入される。６５は電
極としてのＡｌ配線である。第４図の実施例で示したよ
うに、縦型ｐｕｐを一体化形成したものも、第３図で示
した実施例と同様にｐ＋、ｐ、ｈ＋の３層の非選択性を
持たない一様な基板からプロセス工程が始まるのは同様
である。
この第４図で示した例においても、第１の実施例と同様
に、マスク合わせ工程は２枚減少することとなり、また
電気特性的効果も、第１の実施例と同様である。
に、マスク合わせ工程は２枚減少することとなり、また
電気特性的効果も、第１の実施例と同様である。
第５図に本発明の第３の実施例を示す。第５図において
、７ｏは、高濃度ｐ型基板でありその上部に低濃度のｎ
型層７１をまたその上部に高濃度のｎ型層７２が、最後
に低濃度のｎ型層７３が積み重ねられており、これらの
層は、シリコンウェハー全域に非選択的に均一に形成さ
れている。この構造は先に述べた第３図（春に相当する
シリコン基板で、第３図の工程（壽以下の工程は第５図
のものにおいても全く同様である。第３図（Ａ）の実施
例との相異は、第５図においては低濃度層７１がｎ型で
あることである。
、７ｏは、高濃度ｐ型基板でありその上部に低濃度のｎ
型層７１をまたその上部に高濃度のｎ型層７２が、最後
に低濃度のｎ型層７３が積み重ねられており、これらの
層は、シリコンウェハー全域に非選択的に均一に形成さ
れている。この構造は先に述べた第３図（春に相当する
シリコン基板で、第３図の工程（壽以下の工程は第５図
のものにおいても全く同様である。第３図（Ａ）の実施
例との相異は、第５図においては低濃度層７１がｎ型で
あることである。
特にこの層７１の役割は、ｐ型の基板７０とｎ型の高濃
度のｎ型層７２とを接触させないことと、ｐｎ接合の空
乏層の広がる領域となり、耐圧を持たせるためであるた
め、ｐ型であってもｎ型であっても本質的に変わらない
。そのためＮ７１をｎ型にするかｐ型にするかは、エピ
タキシャルの容易さ等で判断すればよい。
度のｎ型層７２とを接触させないことと、ｐｎ接合の空
乏層の広がる領域となり、耐圧を持たせるためであるた
め、ｐ型であってもｎ型であっても本質的に変わらない
。そのためＮ７１をｎ型にするかｐ型にするかは、エピ
タキシャルの容易さ等で判断すればよい。
発明の効果
本発明は次の様な特長を持つ。すなわち、（１）従来は
チャネル防止層と埋込み層とが近接しているために発生
した耐圧劣化を縦方向に分離することにより、面積を大
きくすることなく耐圧劣化を防ぎ、またその濃度も従来
より高くすることが可能となり素子特性を向上させた。
チャネル防止層と埋込み層とが近接しているために発生
した耐圧劣化を縦方向に分離することにより、面積を大
きくすることなく耐圧劣化を防ぎ、またその濃度も従来
より高くすることが可能となり素子特性を向上させた。
（２）素子の下部全面に高濃度ｎ型領域が設置されない
ことにより生じる寄生効果たとえば寄生ｐｎｐのｈＦＥ
を著しるしく減少させた。
ことにより生じる寄生効果たとえば寄生ｐｎｐのｈＦＥ
を著しるしく減少させた。
（３） プロセス工程でのマスク枚数を従来に比し２
枚減少させた。
枚減少させた。
（→ プロセス工程でのマスク合わせの精度が厳しい部
分を、著しるしく少なくした。
分を、著しるしく少なくした。
（鴫 高抵抗基板を使用しているため、熱抵抗を下げる
ことが可能となり、熱放散を容易にした。
ことが可能となり、熱放散を容易にした。
以上述べて来た効果により、生産工程の著しるしい改善
が可能となり、工業上大きい利益をもたらした。
が可能となり、工業上大きい利益をもたらした。
第１図（八〜σ）は従来のｎ’ｐｎ）ランジスタと横型
ｐｎｐ）ランジスタを一体化したプロセス工程図、第２
図（Ｐ−） 、 （Ｂ）は従来のｎｐｎ ）ランジスタ
と縦型ｐｎｐ）ランジスタを一体化したプロセス断面図
、第３図へ）〜（１″）は本発明の第１の実施例に係る
横型ｐｎｐとｎｐｎ）ランジスタを一体化したプロセス
工程図、第４図に）、■）は本発明の第２の実施例に係
る縦型ｐｎｐとｎｐｎ）ランジスタを一体化したプロセ
ス断面図、第５図は本発明の第３の実施例に係る基板の
構造断面図である。 ３１．５１．７０・・印・高濃度ｎ型、拡散層、３４゜
５５．７３・・・・・・低濃度ｎ型層、７１・旧・・低
濃度ｎ型層。 代理人の氏名 弁理士 中 尾 敏 男 はが１名第１
図 第１図 第１図 ？ 第２図 第３図 第３図
ｐｎｐ）ランジスタを一体化したプロセス工程図、第２
図（Ｐ−） 、 （Ｂ）は従来のｎｐｎ ）ランジスタ
と縦型ｐｎｐ）ランジスタを一体化したプロセス断面図
、第３図へ）〜（１″）は本発明の第１の実施例に係る
横型ｐｎｐとｎｐｎ）ランジスタを一体化したプロセス
工程図、第４図に）、■）は本発明の第２の実施例に係
る縦型ｐｎｐとｎｐｎ）ランジスタを一体化したプロセ
ス断面図、第５図は本発明の第３の実施例に係る基板の
構造断面図である。 ３１．５１．７０・・印・高濃度ｎ型、拡散層、３４゜
５５．７３・・・・・・低濃度ｎ型層、７１・旧・・低
濃度ｎ型層。 代理人の氏名 弁理士 中 尾 敏 男 はが１名第１
図 第１図 第１図 ？ 第２図 第３図 第３図
Claims (1)
- 【特許請求の範囲】 高濃度の一方導電型の第１の層とこの第１の層上に形成
された低濃度の一方又は他方導電型の第票 ２層と、この第２の層上に形成された高濃度の他方導電
型の第３の層と、この第３の層上に形成された低濃度の
他方導電型の第４の層と、この第４の層表面から前記第
１の層に達する素子間分離酸化膜とを備え、前記素子間
分離膜により分離された前記第４の層に所定バイポーラ
素子が形成されていることを特徴とする半導体集積回路
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57233610A JPS59124153A (ja) | 1982-12-29 | 1982-12-29 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57233610A JPS59124153A (ja) | 1982-12-29 | 1982-12-29 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59124153A true JPS59124153A (ja) | 1984-07-18 |
Family
ID=16957741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57233610A Pending JPS59124153A (ja) | 1982-12-29 | 1982-12-29 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59124153A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61127147A (ja) * | 1984-11-26 | 1986-06-14 | Hitachi Ltd | 半導体装置 |
| JPS61214460A (ja) * | 1985-03-19 | 1986-09-24 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPS6387740A (ja) * | 1986-09-30 | 1988-04-19 | Nec Corp | 半導体装置の製造方法 |
| US5072274A (en) * | 1987-09-14 | 1991-12-10 | Fujitsu Limited | Semiconductor integrated circuit having interconnection with improved design flexibility |
| JP2001135719A (ja) * | 1999-11-01 | 2001-05-18 | Denso Corp | 半導体装置の素子分離構造 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50278A (ja) * | 1973-04-25 | 1975-01-06 | ||
| JPS5037387A (ja) * | 1973-08-06 | 1975-04-08 | ||
| JPS5687360A (en) * | 1979-12-19 | 1981-07-15 | Pioneer Electronic Corp | Transistor device |
-
1982
- 1982-12-29 JP JP57233610A patent/JPS59124153A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50278A (ja) * | 1973-04-25 | 1975-01-06 | ||
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| JPS5687360A (en) * | 1979-12-19 | 1981-07-15 | Pioneer Electronic Corp | Transistor device |
Cited By (5)
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| US5072274A (en) * | 1987-09-14 | 1991-12-10 | Fujitsu Limited | Semiconductor integrated circuit having interconnection with improved design flexibility |
| JP2001135719A (ja) * | 1999-11-01 | 2001-05-18 | Denso Corp | 半導体装置の素子分離構造 |
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