JPH05206153A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH05206153A JPH05206153A JP1132792A JP1132792A JPH05206153A JP H05206153 A JPH05206153 A JP H05206153A JP 1132792 A JP1132792 A JP 1132792A JP 1132792 A JP1132792 A JP 1132792A JP H05206153 A JPH05206153 A JP H05206153A
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Abstract
(57)【要約】
【目的】 半導体集積回路装置のサイズを大きくするこ
となく第２導電型層中の２つの第１導電型拡散領域間の
耐圧特性を向上させる。 【構成】Ｐ型基板１１上にＮ型のエピタキシャル層１２
を設けてなる半導体基板１０のエピタキシャル層１２を
貫通して基板１１面に達するＰ型の分離拡散領域１４に
よって囲まれた所定の素子形成領域Ｒ内に、Ｐ型のベー
ス領域１６およびＮ型のコレクタ拡散領域１８およびエ
ミッタ領域１７層を設ける。ベース領域１６と分離拡散
領域１４の間にてベース領域１６を囲むと共にその一部
がコレクタ拡散領域１８に重なるようにＮ型拡散領域で
あるチャネルストッパ領域１４を設ける。チャネルスト
ッパ領域１５の不純物濃度をエピタキシャル層１２の不
純物濃度より高くかつベース領域１６の不純物濃度より
低くする。
となく第２導電型層中の２つの第１導電型拡散領域間の
耐圧特性を向上させる。 【構成】Ｐ型基板１１上にＮ型のエピタキシャル層１２
を設けてなる半導体基板１０のエピタキシャル層１２を
貫通して基板１１面に達するＰ型の分離拡散領域１４に
よって囲まれた所定の素子形成領域Ｒ内に、Ｐ型のベー
ス領域１６およびＮ型のコレクタ拡散領域１８およびエ
ミッタ領域１７層を設ける。ベース領域１６と分離拡散
領域１４の間にてベース領域１６を囲むと共にその一部
がコレクタ拡散領域１８に重なるようにＮ型拡散領域で
あるチャネルストッパ領域１４を設ける。チャネルスト
ッパ領域１５の不純物濃度をエピタキシャル層１２の不
純物濃度より高くかつベース領域１６の不純物濃度より
低くする。
Description
【０００１】
【産業上の利用分野】本発明は、第１導電型の基板上に
第２導電型のエピタキシャル層を設けてなる半導体基板
の同エピタキシャル層を貫通して前記第１導電型の基板
面に達する第１導電型の分離拡散領域によって囲まれた
所定の素子形成領域内に、少なくとも１つの第１導電型
の拡散領域および第２導電型の拡散領域を備えた半導体
装置を設けて構成される半導体集積回路装置に係り、第
２導電型層中の２つの第１導電型拡散領域間の耐圧特性
の改善に関する。
第２導電型のエピタキシャル層を設けてなる半導体基板
の同エピタキシャル層を貫通して前記第１導電型の基板
面に達する第１導電型の分離拡散領域によって囲まれた
所定の素子形成領域内に、少なくとも１つの第１導電型
の拡散領域および第２導電型の拡散領域を備えた半導体
装置を設けて構成される半導体集積回路装置に係り、第
２導電型層中の２つの第１導電型拡散領域間の耐圧特性
の改善に関する。
【０００２】
【従来の技術】従来、この種の半導体集積回路装置は、
例えば図６に示すように、 Ｎ-エピタキシャル層６にＮ
+コレクタ領域１ を形成するときに同時に分離拡散領域
２とベース領域３間にＮ+拡散領域 を設けてチャネルス
トッパ領域４を形成し、基板表面に設けられたフィール
ド酸化膜５上に配設された電極配線（図示しない）によ
り分離拡散領域２とベース領域３間にチャネルが形成さ
れるいわゆる寄生ＭＯＳ効果を防止している。また、こ
のチャネルストッパ領域４が形成されたことにより、分
離拡散領域２とＮ-エピタキシャル層６ 間に逆バイアス
を加えたときに分離拡散領域２から広がる空乏層Ｋがベ
ース領域３にまで達するパンチスルー現象を防止する効
果も得られる。
例えば図６に示すように、 Ｎ-エピタキシャル層６にＮ
+コレクタ領域１ を形成するときに同時に分離拡散領域
２とベース領域３間にＮ+拡散領域 を設けてチャネルス
トッパ領域４を形成し、基板表面に設けられたフィール
ド酸化膜５上に配設された電極配線（図示しない）によ
り分離拡散領域２とベース領域３間にチャネルが形成さ
れるいわゆる寄生ＭＯＳ効果を防止している。また、こ
のチャネルストッパ領域４が形成されたことにより、分
離拡散領域２とＮ-エピタキシャル層６ 間に逆バイアス
を加えたときに分離拡散領域２から広がる空乏層Ｋがベ
ース領域３にまで達するパンチスルー現象を防止する効
果も得られる。
【０００３】
【発明が解決しようとする課題】ところで、上記したよ
うにＮ+チャネルストッパ領域４ を備えた半導体集積回
路装置においては、分離拡散領域２とＮ-エピタキシャ
ル層６ 間に逆バイアスを加えると、図７に示すよう
に、分離拡散領域２とＮ-エピタキシャル層６ の接合部
分からの空乏層Ｋの広がり（図７（ａ））がチャネルス
トッパ領域４で止められ（図７（ｂ））、さらに逆バイ
アスを加えてもチャネルストッパ領域４に阻止されて空
乏層Ｋは広がらない（図７（ｃ））。従って、分離拡散
領域２と Ｎ-エピタキシャル層６との接合部分に電界集
中が生じ、その結果、電界集中部分のアバランシェ耐圧
ＢＶAVが低下することになる。すなわち、分離拡散領域
２と拡散領域３間の耐圧は、チャネルストッパ領域４の
不純物濃度に対して相反する耐圧特性を示すパンチスル
ー耐圧ＢＶPTとアバランシェ耐圧ＢＶAVの内のより低い
方の値によって定められる。この分離拡散領域２と拡散
領域３間の耐圧を高めるために、分離拡散領域２と第２
導電型の拡散領域３間の距離を長くすればよいが、これ
により半導体装置のサイズが大きくなり、その結果、半
導体集積回路装置の微細化および集積度の向上が妨げら
れる。本発明は、上記した問題点を解決しようとするも
ので、半導体集積回路装置のサイズを大きくすることな
く分離拡散領域２と拡散領域３間の耐圧特性の改良され
た半導体集積回路装置を提供することを目的とする。
うにＮ+チャネルストッパ領域４ を備えた半導体集積回
路装置においては、分離拡散領域２とＮ-エピタキシャ
ル層６ 間に逆バイアスを加えると、図７に示すよう
に、分離拡散領域２とＮ-エピタキシャル層６ の接合部
分からの空乏層Ｋの広がり（図７（ａ））がチャネルス
トッパ領域４で止められ（図７（ｂ））、さらに逆バイ
アスを加えてもチャネルストッパ領域４に阻止されて空
乏層Ｋは広がらない（図７（ｃ））。従って、分離拡散
領域２と Ｎ-エピタキシャル層６との接合部分に電界集
中が生じ、その結果、電界集中部分のアバランシェ耐圧
ＢＶAVが低下することになる。すなわち、分離拡散領域
２と拡散領域３間の耐圧は、チャネルストッパ領域４の
不純物濃度に対して相反する耐圧特性を示すパンチスル
ー耐圧ＢＶPTとアバランシェ耐圧ＢＶAVの内のより低い
方の値によって定められる。この分離拡散領域２と拡散
領域３間の耐圧を高めるために、分離拡散領域２と第２
導電型の拡散領域３間の距離を長くすればよいが、これ
により半導体装置のサイズが大きくなり、その結果、半
導体集積回路装置の微細化および集積度の向上が妨げら
れる。本発明は、上記した問題点を解決しようとするも
ので、半導体集積回路装置のサイズを大きくすることな
く分離拡散領域２と拡散領域３間の耐圧特性の改良され
た半導体集積回路装置を提供することを目的とする。
【０００４】
【課題を解決するための手段】本発明の構成上の特徴
は、第１導電型の基板に第２導電型のエピタキシャル層
を設けてなる半導体基板の同エピタキシャル層を貫通し
て前記第１導電型の基板面に達する第１導電型の分離拡
散領域によって囲まれた所定の素子形成領域内に、少な
くとも１つの第１導電型の拡散領域および第２導電型の
拡散領域を備えた半導体装置を設け、前記第１導電型の
拡散領域と前記分離拡散領域の間にて同第１導電型の拡
散領域を囲むと共にその一部が前記第２導電型の拡散領
域に重なるように設けられた第２導電型のチャネルスト
ッパ領域を備えた半導体集積回路装置において、前記チ
ャネルストッパ領域の不純物濃度を前記エピタキシャル
層の不純物濃度より高くかつ前記第２導電型の拡散領域
の不純物濃度より低くしたことにある。
は、第１導電型の基板に第２導電型のエピタキシャル層
を設けてなる半導体基板の同エピタキシャル層を貫通し
て前記第１導電型の基板面に達する第１導電型の分離拡
散領域によって囲まれた所定の素子形成領域内に、少な
くとも１つの第１導電型の拡散領域および第２導電型の
拡散領域を備えた半導体装置を設け、前記第１導電型の
拡散領域と前記分離拡散領域の間にて同第１導電型の拡
散領域を囲むと共にその一部が前記第２導電型の拡散領
域に重なるように設けられた第２導電型のチャネルスト
ッパ領域を備えた半導体集積回路装置において、前記チ
ャネルストッパ領域の不純物濃度を前記エピタキシャル
層の不純物濃度より高くかつ前記第２導電型の拡散領域
の不純物濃度より低くしたことにある。
【０００５】
【発明の作用・効果】以上のように構成した本発明にお
いて、チャネルストッパ領域の濃度をＮ1 〜Ｎ3（ただ
し、 Ｎ+コレクタ拡散領域濃度＝Ｎ1＞Ｎ2＞Ｎ3＝ Ｎ-
エピタキシャル層濃度）の範囲で変化させ、かつＰ+分
離拡散領域とＰ+ベース拡散領域の間隔Ｌを変化させた
ときのパンチスルー耐圧ＢＶPTとアバランシェ耐圧ＢＶ
AVの関係は図２のグラフに示すようになる。すなわち、
パンチスルー耐圧ＢＶPTはチャネルストッパ領域の濃度
の増加により高くなりまたアバランシェ耐圧ＢＶAVはチ
ャネルストッパ領域の濃度の増加により低くなる。パン
チスルー耐圧ＢＶPTに関しては、分離拡散領域とＮ-エ
ピタキシャル層間 に逆バイアスを加えた場合に、チャ
ネルストッパ領域濃度の増加により分離拡散領域の接合
部分からの空乏層Ｋの広がりがチャネルストッパ領域に
よって抑制されることにより耐圧値が増大する。一方、
アバランシェ耐圧ＢＶAVに関しては、チャネルストッパ
領域の不純物濃度の減少により、図３に示すように、空
乏層Ｋの広がりがチャネルストッパ領域により完全に阻
止されることなくチャネルストッパ領域を越えかつ第１
導電型の拡散領域まで達しない程度に広がるため、Ｎ+
チャネルストッパ領域 を設けた場合に比べて分離拡散
領域に対する電界集中が緩和され、したがって分離拡散
領域におけるアバランシェ耐圧ＢＶAVの値が増大する。
いて、チャネルストッパ領域の濃度をＮ1 〜Ｎ3（ただ
し、 Ｎ+コレクタ拡散領域濃度＝Ｎ1＞Ｎ2＞Ｎ3＝ Ｎ-
エピタキシャル層濃度）の範囲で変化させ、かつＰ+分
離拡散領域とＰ+ベース拡散領域の間隔Ｌを変化させた
ときのパンチスルー耐圧ＢＶPTとアバランシェ耐圧ＢＶ
AVの関係は図２のグラフに示すようになる。すなわち、
パンチスルー耐圧ＢＶPTはチャネルストッパ領域の濃度
の増加により高くなりまたアバランシェ耐圧ＢＶAVはチ
ャネルストッパ領域の濃度の増加により低くなる。パン
チスルー耐圧ＢＶPTに関しては、分離拡散領域とＮ-エ
ピタキシャル層間 に逆バイアスを加えた場合に、チャ
ネルストッパ領域濃度の増加により分離拡散領域の接合
部分からの空乏層Ｋの広がりがチャネルストッパ領域に
よって抑制されることにより耐圧値が増大する。一方、
アバランシェ耐圧ＢＶAVに関しては、チャネルストッパ
領域の不純物濃度の減少により、図３に示すように、空
乏層Ｋの広がりがチャネルストッパ領域により完全に阻
止されることなくチャネルストッパ領域を越えかつ第１
導電型の拡散領域まで達しない程度に広がるため、Ｎ+
チャネルストッパ領域 を設けた場合に比べて分離拡散
領域に対する電界集中が緩和され、したがって分離拡散
領域におけるアバランシェ耐圧ＢＶAVの値が増大する。
【０００６】このように、チャネルストッパ領域の濃度
の増減に対し相反する特性を示すパンチスルー耐圧ＢＶ
PTとアバランシェ耐圧ＢＶAVとの調和を図ることにより
最適の耐圧を得ることが出来る。すなわち、図２に示す
ように、間隔Ｌ＝８μｍにおける耐圧は、濃度Ｎ2＝３
×１０16ｃｍ-3 のとき１００Ｖとなり、従来のチャネ
ルストッパ濃度Ｎ1 における耐圧の値６６Ｖに比べて大
幅に増大している。そして、間隔Ｌ＝８μｍは、従来の
チャネルストッパ濃度Ｎ1 において耐圧１００Ｖを得る
ために必要な間隔Ｌ＝１９μｍに比べて大幅に縮小され
る。
の増減に対し相反する特性を示すパンチスルー耐圧ＢＶ
PTとアバランシェ耐圧ＢＶAVとの調和を図ることにより
最適の耐圧を得ることが出来る。すなわち、図２に示す
ように、間隔Ｌ＝８μｍにおける耐圧は、濃度Ｎ2＝３
×１０16ｃｍ-3 のとき１００Ｖとなり、従来のチャネ
ルストッパ濃度Ｎ1 における耐圧の値６６Ｖに比べて大
幅に増大している。そして、間隔Ｌ＝８μｍは、従来の
チャネルストッパ濃度Ｎ1 において耐圧１００Ｖを得る
ために必要な間隔Ｌ＝１９μｍに比べて大幅に縮小され
る。
【０００７】以上の説明から明らかなように、チャネル
ストッパ領域の濃度をエピタキシャル層の不純物濃度よ
り高くかつ前記第２導電型の拡散領域の不純物濃度より
低い範囲の適正値に定めることにより半導体装置の高耐
圧化と寸法の縮小が実現されるので、高耐圧用集積回路
装置の小型化と高集積度化を可能にする。
ストッパ領域の濃度をエピタキシャル層の不純物濃度よ
り高くかつ前記第２導電型の拡散領域の不純物濃度より
低い範囲の適正値に定めることにより半導体装置の高耐
圧化と寸法の縮小が実現されるので、高耐圧用集積回路
装置の小型化と高集積度化を可能にする。
【０００８】
【実施例】以下、本発明の一実施例を図面により説明す
る。図１は、本発明を適用したバイポーラ形集積回路の
一構成部分をなすＮＰＮ形バイポーラトランジスタの側
面および平面の断面を模式的に示したものである。この
集積回路は、例えば２〜６ΩｃｍのＰ形シリコン半導体
基板１１上に例えば約１２μｍ厚さで１．５×１０15ｃ
ｍ-3の濃度のＮ-型エピタキシャル層１２ を設けたシリ
コン半導体基板（以下、シリコン基板という）１０を用
いて作成され、以下にその製造工程の概略を示す。
る。図１は、本発明を適用したバイポーラ形集積回路の
一構成部分をなすＮＰＮ形バイポーラトランジスタの側
面および平面の断面を模式的に示したものである。この
集積回路は、例えば２〜６ΩｃｍのＰ形シリコン半導体
基板１１上に例えば約１２μｍ厚さで１．５×１０15ｃ
ｍ-3の濃度のＮ-型エピタキシャル層１２ を設けたシリ
コン半導体基板（以下、シリコン基板という）１０を用
いて作成され、以下にその製造工程の概略を示す。
【０００９】まず、熱酸化膜１３をマスクとしてシリコ
ン基板１０の表面から内部にホウ素等の３価の不純物を
導入し、この不純物をエピタキシャル層を貫通してＰ形
シリコン基板に達するように選択的に拡散させて例えば
１〜３×１０19ｃｍ-3の濃度のＰ+分離拡散領域１４ を
形成し、この分離拡散領域１４によってシリコン基板１
０を複数の素子形成領域Ｒに分割する。
ン基板１０の表面から内部にホウ素等の３価の不純物を
導入し、この不純物をエピタキシャル層を貫通してＰ形
シリコン基板に達するように選択的に拡散させて例えば
１〜３×１０19ｃｍ-3の濃度のＰ+分離拡散領域１４ を
形成し、この分離拡散領域１４によってシリコン基板１
０を複数の素子形成領域Ｒに分割する。
【００１０】つぎに、素子形成領域Ｒ内にホウ素等の３
価の不純物を選択的に拡散させて例えば３×１０18ｃｍ
-3の濃度で深さ３μｍのＰ+ベース領域１６ を形成す
る。つぎに、ベース領域１６内にリン等の５価の不純物
を拡散させて例えば１×１０20ｃｍ-3の濃度の Ｎ+拡散
領域であるエミッタ領域１７を形成し、同時に、リン等
の５価の不純物を拡散させて同一の濃度のＮ+拡散領域
であるコレクタ拡散領域１８を形成する。
価の不純物を選択的に拡散させて例えば３×１０18ｃｍ
-3の濃度で深さ３μｍのＰ+ベース領域１６ を形成す
る。つぎに、ベース領域１６内にリン等の５価の不純物
を拡散させて例えば１×１０20ｃｍ-3の濃度の Ｎ+拡散
領域であるエミッタ領域１７を形成し、同時に、リン等
の５価の不純物を拡散させて同一の濃度のＮ+拡散領域
であるコレクタ拡散領域１８を形成する。
【００１１】さらに、素子形成領域Ｒ内にてエピタキシ
ャル層１２内に分離拡散領域１４の囲いに沿って枠状に
リン等の５価の不純物を選択的に拡散させ、コレクタ拡
散領域１８の一部に重ねて幅２μｍのＮ形拡散領域であ
るチャネルストッパ領域１５の囲いを形成する。このチ
ャネルストッパ領域１５の不純物濃度Ｎに関しては後述
する。分離拡散領域１４とベース領域１６の間隔は約８
μｍであり、チャネルストッパ領域１５はベース領域１
６と分離拡散領域１４の中間に位置することになる。以
上のよう形成された半導体基板１０のエミッタ領域１
７，ベース領域１６およびコレクタ拡散領域１８上の酸
化膜を選択的に除去し、アルミニウム等の導体配線１９
を形成して各領域間を電気的に接続することにより、バ
イポーラ型集積回路が形成される。
ャル層１２内に分離拡散領域１４の囲いに沿って枠状に
リン等の５価の不純物を選択的に拡散させ、コレクタ拡
散領域１８の一部に重ねて幅２μｍのＮ形拡散領域であ
るチャネルストッパ領域１５の囲いを形成する。このチ
ャネルストッパ領域１５の不純物濃度Ｎに関しては後述
する。分離拡散領域１４とベース領域１６の間隔は約８
μｍであり、チャネルストッパ領域１５はベース領域１
６と分離拡散領域１４の中間に位置することになる。以
上のよう形成された半導体基板１０のエミッタ領域１
７，ベース領域１６およびコレクタ拡散領域１８上の酸
化膜を選択的に除去し、アルミニウム等の導体配線１９
を形成して各領域間を電気的に接続することにより、バ
イポーラ型集積回路が形成される。
【００１２】ここで、チャネルストッパ領域１５の濃度
Ｎを変化させたときの耐圧値ＢＶCBO の変化を図４に示
す。これによると、チャネルストッパ濃度Ｎが１．０〜
４．５×１０16ｃｍ-3の範囲において最も良好な耐圧が
得られることがわかる。ただし、チャネルストッパ濃度
Ｎが０．７５〜１５×１０16ｃｍ-3範囲において本発明
特有の効果を得ることが出来る。また、図２に示すよう
に、チャネルストッパ濃度Ｎが適正値に定められること
により、分離拡散領域１４とベース領域１６間の距離を
従来の１９μｍに比べ約１／２程度に短縮させることが
出来るので集積回路装置の寸法を大幅に削減することが
できる。なお、チャネルストッパ濃度Ｎが３×１０16ｃ
ｍ-3の際、両者間に形成される寄生ＭＯＳのしきい値電
圧は（１１１）基板において約１００Ｖ，（１００）基
板において約６０Ｖと信頼性上十分な値となっている。
また、ＭＯＳ型トランジスタとバイポーラトランジスタ
を同一基板に形成するＢｉＣＭＯＳ型集積回路におい
て、本発明のチャネルストッパはＰＭＯＳの素子分離領
域に用いるチャネルストッパとその濃度が同程度である
ことから同一工程により形成できる。
Ｎを変化させたときの耐圧値ＢＶCBO の変化を図４に示
す。これによると、チャネルストッパ濃度Ｎが１．０〜
４．５×１０16ｃｍ-3の範囲において最も良好な耐圧が
得られることがわかる。ただし、チャネルストッパ濃度
Ｎが０．７５〜１５×１０16ｃｍ-3範囲において本発明
特有の効果を得ることが出来る。また、図２に示すよう
に、チャネルストッパ濃度Ｎが適正値に定められること
により、分離拡散領域１４とベース領域１６間の距離を
従来の１９μｍに比べ約１／２程度に短縮させることが
出来るので集積回路装置の寸法を大幅に削減することが
できる。なお、チャネルストッパ濃度Ｎが３×１０16ｃ
ｍ-3の際、両者間に形成される寄生ＭＯＳのしきい値電
圧は（１１１）基板において約１００Ｖ，（１００）基
板において約６０Ｖと信頼性上十分な値となっている。
また、ＭＯＳ型トランジスタとバイポーラトランジスタ
を同一基板に形成するＢｉＣＭＯＳ型集積回路におい
て、本発明のチャネルストッパはＰＭＯＳの素子分離領
域に用いるチャネルストッパとその濃度が同程度である
ことから同一工程により形成できる。
【００１３】なお、上記実施例においては、縦型ＮＰＮ
バイポーラトランジスタに対するチャネルストッパ領域
の形成の場合に関して説明しているが、図５（ａ）に示
すように、横型ＰＮＰバイポーラトランジスタに対して
本発明を適用することにより、上記したように、集積回
路の高耐圧化とサイズの縮小および集積度を向上させる
ことが出来る。また、ＰＮ接合ダイオード等に対し本発
明を適用することもできる。さらに、図５（ｂ）に示す
ように、バイポーラ型集積回路において用いられる拡散
抵抗に対しても、トランジスタ等と同様の条件によりチ
ャネルストッパ領域を設けることもできる。また、上記
実施例において、半導体基板及び各拡散領域の導電型を
反転させて実施してもよく、さらに、シリコン基板の代
わりに化合物半導体基板を用いてもよい。
バイポーラトランジスタに対するチャネルストッパ領域
の形成の場合に関して説明しているが、図５（ａ）に示
すように、横型ＰＮＰバイポーラトランジスタに対して
本発明を適用することにより、上記したように、集積回
路の高耐圧化とサイズの縮小および集積度を向上させる
ことが出来る。また、ＰＮ接合ダイオード等に対し本発
明を適用することもできる。さらに、図５（ｂ）に示す
ように、バイポーラ型集積回路において用いられる拡散
抵抗に対しても、トランジスタ等と同様の条件によりチ
ャネルストッパ領域を設けることもできる。また、上記
実施例において、半導体基板及び各拡散領域の導電型を
反転させて実施してもよく、さらに、シリコン基板の代
わりに化合物半導体基板を用いてもよい。
【図１】本発明の一実施例に係るバイポーラ型シリコン
集積回路の断面およびそのＩーＩ線方向の断面を示す模
式図である。
集積回路の断面およびそのＩーＩ線方向の断面を示す模
式図である。
【図２】チャネルストッパ領域の濃度およびＰ+分離拡
散領域とＰ+ベース拡散領域の間隔Ｌを変化させたとき
のパンチスルー耐圧とアバランシェ耐圧との関係を示す
グラフである。
散領域とＰ+ベース拡散領域の間隔Ｌを変化させたとき
のパンチスルー耐圧とアバランシェ耐圧との関係を示す
グラフである。
【図３】同バイポーラ型シリコン集積回路の要部である
チャネルストッパ領域等を示す拡大断面図である。
チャネルストッパ領域等を示す拡大断面図である。
【図４】チャネルストッパ領域の濃度と耐圧ＢＶCBO と
の関係を示すグラフである。
の関係を示すグラフである。
【図５】本発明の変形例である横型バイポーラトランジ
スタおよび拡散抵抗の断面を示す模式図である。
スタおよび拡散抵抗の断面を示す模式図である。
【図６】従来例に係るバイポーラ型シリコン集積回路の
断面を示す模式図である。
断面を示す模式図である。
【図７】従来技術に係るバイポーラ型シリコン集積回路
の要部であるチャネルストッパ領域等を示す拡大断面図
である。
の要部であるチャネルストッパ領域等を示す拡大断面図
である。
１０…半導体基板、１２…エピタキシャル層、１４…分
離拡散領域、１５…チャネルストッパ領域、１６…ベー
ス領域、１７…エミッタ領域、１８…コレクタ拡散領
域。
離拡散領域、１５…チャネルストッパ領域、１６…ベー
ス領域、１７…エミッタ領域、１８…コレクタ拡散領
域。
Claims (1)
- 【請求項１】 第１導電型の基板上に第２導電型のエピ
タキシャル層を設けてなる半導体基板の同エピタキシャ
ル層を貫通して前記第１導電型の基板面に達する第１導
電型の分離拡散領域によって囲まれた所定の素子形成領
域内に、少なくとも１つの第１導電型の拡散領域および
第２導電型の拡散領域を備えた半導体装置を設け、前記
第１導電型の拡散領域と前記分離拡散領域の間にて同第
１導電型の拡散領域を囲むと共にその一部が前記第２導
電型の拡散領域に重なるように第２導電型の不純物を拡
散させて形成されたチャネルストッパ領域を設けた半導
体集積回路装置において、 前記チャネルストッパ領域の不純物濃度を前記エピタキ
シャル層の不純物濃度より高くかつ前記第２導電型の拡
散領域の不純物濃度より低くしたことを特徴とする半導
体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04011327A JP3125401B2 (ja) | 1992-01-24 | 1992-01-24 | 半導体集積回路装置 |
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| JP04011327A JP3125401B2 (ja) | 1992-01-24 | 1992-01-24 | 半導体集積回路装置 |
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1992
- 1992-01-24 JP JP04011327A patent/JP3125401B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6917080B2 (en) * | 2002-03-27 | 2005-07-12 | Rohm Co., Ltd. | Bipolar transistor and semiconductor device using same |
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