KR930009029B1 - 반도체 장치 및 그 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제 1 도는 본 발명에 의한 반도체 장치의 일실시예의 단면도.
제 1b 도는 제 1a 도의 반도체 장치의 불순물 농도분포를 나타낸 도.
제 2a 도는 종래의 반도체 장치의 단면도.
제 2b 도는 종래의 반도체 장치의 불순물 농도 분포를 나타낸 도.
제 3a 도 내지 제 3e 도는 본 발명의 반도체 장치의 제작 프로세스를 설명하는 도.
제 4 도는 본 발명에 의한 반도체 장치의 제 2 의 실시예의 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : P형 실리콘 기판 8 : 게이트 산화막
9 : 게이트전극 11 : 소오스, 드레인
12 : 이미터 13 : 베이스
14 : 콜렉터 16 : 접속구멍
15 : 절연막 20 : P+형 매립층
21 : P형 확산층 30 : N+형 고농도 매립층
31 : n형 확산층 32 : n형 실리콘층
본 발명은 고집적 반도체 장치에 관한 것으로, 특히 고속 바이폴라 트랜지스터와 미세 MOS 트랜지스터를 동일 기판상에 집적화하기에 적합한 반도체 장치에 관한 것이다.
종래, 바이폴라 트랜지스터와 MOS 트랜지스터를 동일 기판상에서 복합시킨 반도체 장치는, 「전기통신학회, 논문지 C.Vol.J70-C, NO-8(1987년 8월)pp. 1115-1123」에서 논해지고 있다. 또 바이폴라 트랜지스터와 MOS 트랜지스터를 동일 기판상에서 복합한 반도체 장치는 1983년 11월 23일에 출원된 미합중국출원 554,794에 개시되어 있다. 제 2a 도에 장치단면도를, 제 2b 도에 제 2a 도중의 A-A'선에 따른 장치 단면의 불순물 농도 분포를 각각 나타낸다. P+매립층(2)과 표면으로부터 확산시켜 형성된 P형 확산층(21)으로 제 1 반도체영역(2, 5)을 형성하고, 그 제 1 반도체영역(2)에는 N형 채널의 MOS 트랜지스터(60)가 형성된다. 제 2 반도체영역(3, 4)은 N+형 고농도 매립층(30)과 N형 확산층(31)으로 구성되어, NPN 바이폴라 트랜지스터(70)와 P형 채널 MOS 트랜지스터(80)가 형성된다. 제 2 반도체영역(3, 4)의 사이에는 제 2 반도체영역(5)의 P+형 매립층(2)과 P형 확산층(21)의 개재하여 인접영역을 전기적으로 분리하고 있다. 제 1 반도체영역(2)의 불순물 농도 분포는 제 2b 도에 나타낸 바와같이 반도체층으로부터 내부의 곳에서 극소점이 존재하는 형상으로 되어 있다.
상기 종래 기술은 고속 바이폴라 트랜지스터와 미세한 MOS 트랜지스터를 동일 기판상에 단일칩화(집적화)하는데는 한계가 있다. 이하에서, 이점에 대해 설명한다.
제 2 도의 종래 구조에서 특히 제 1 반도체영역에는 제 2b 도에 나타낸 바와같이 표면으로부터 불순물을 확산시켜 형성되는 P형 확산층(21)과 내부에 존재하는 P+형 고농도 매립층(20)과의 연결부에서 불순물 농도가 낮은 층이 존재한다. 이 때문에, 상기 반도체영역중에 형성되는 MOS 트랜지스터에서는 소스, 드레인에서의 공핍층의 확산이 저농도층의 곳에서 커지게 되어, 펀치드로우의 발생, 역치전압의 저하등, 단채널특성이 악화된다. 이 결과 게이트 길이가 짧은 MOS 트랜지스터를 단일칩화 하는 것은 곤란하다. 이 대책으로서, 종래 구조에는 P+형 고농도 매립층(20)의 농도를 동도에 점선으로 나타낸 바와같이 증대시켜, 저농도부의 농도증가를 도모하는 방법이 고려된다. 그러나, 이 대책에서는 하기의 중대한 문제점이 있어 적용할 수가 없다. P+형 고농도 매립층(20)의 주된 작용, 효과는 제 2a 도에 나타낸 바와같이, 인접하는 N+형 고농도 매립층(30)을 전기적으로 분리하는데 있다. 이러한 목적에는 P+형 고농도 매립층(20)의 농도증대는 특별히 문제는 되지 않는다. 한편, N+형 고농도 매립층(30)은 바이폴라 트랜지스터의 콜렉터로서도 작용하기 때문에, 콜렉터층과 P형 기판과의 사이에 생기는 기판용량(CTS)은 회로의 고속화를 위해서는 가능한한 작게할 필요가 있다. 통상, 상기 기판용량(CTS)의 성분을 N+형 고농도 매립층(30)의 저분에 있어서 P+형 반도체기판(1)과의 사이에 생기는 저면 성분과, N+고농도 매립층(30)의 측면에 있어서 P+형 고농도 매립층과의 사이에 생기는 측면 성분으로 분리하여 고찰하면, P형농도의 차이로 측면성분이 압도적으로 크다. 이러한 상황에서, P+형 고농도 매립층(20)의 농도를 증가시키는 것은 (CTS)의 측면성분의 증대를 초래하고, 따라서 CTS도 증대하므로 현저하게 회로성능의 저하가 부득이하게 된다.
이 때문에, 종래 장치에서는 채널길이가 짧은 MOS 트랜지스터를 CTS가 작은 고속 바이폴라 트랜지스터와 단일 칩화하는 경우, 탑재가능한 MOS 트랜지스터에서는 채널길이의 하한치에 한계가 있어, 소정의 성능을 충족시키기 위해서는 만족할 만한 것이 아니었다.
본 발명의 목적은 바이폴라 트랜지스터와 고속성을 손상하지 않고 바이폴라 트랜지스터와 초미세한 MOS 트랜지스터를 단일칩화하는 것이 가능한 반도체 장치를 제공하는데 있다.
본 발명의 반도체 장치는 반도체 기판과, 상기 반도체 기판내 및 그 위에 형성된 제 1 도전형의 제 1 반도체영역 및 상기 반도체 기판내 및 위에 아일랜드형상으로 형성된 제 2 도전형의 제 2 반도체영역으로 이루어 진다. 제 2 반도체영역은 반도체 기판내에 형성된 제 2 도전형 고불순물 농도 매립 반도체층과, 상기 제 2 도 전형 매립 반도체층에 애피텍셜 성장후에 확산을 행하여 형성한 확산 반도체층으로 이루어진다. 제 2 반도체층에 있어서, 다시 베이스층, 이미터층이 적층되어 바이폴라 트랜지스터가 형성된다. 제 2 반도체영역이외의 아일랜드 영역에 있어서, 다시 드레인, 소스, 게이트가 설치되어 제 1 도전형 채널 MOS 트랜지스터가 형성된다. 제 1 도전형 반도체영역은 반도체 기판내에 형성되고, 깊이 방향으로 내부로 불순물 농도(캐리어밀도)의 최대치를 가지는 제 1 의 제 1 도전형 매립 반도체층과, 상기 제 1 의 제 1 도전형 매립 반도체층상에 형성되고, 깊이방향으로 불순물 농도의 최대치를 가지는 제 2 의 제 1 도전형 매립 반도체층과 표면으로부터 깊이방향으로 내부로 향하여 감소하는 불순물 농도 분포를 가지는 반도체층으로 이루어진다. 제 1 반도체영역에는 드레인, 소스, 게이트가 설치되어 제 2 도전형 채널 MOS 트랜지스터가 형성된다. 또 제 1 반도체영역은 제 2 반도체영역을 구성하는 아일랜드 영역의 분리(isolation)를 행한다.
본 발명의 반도체 장치의 제조방법에 있어서, 에피텍셜 공정과 필드산화 공정후에 불순물을 고에너지 이온주입하여 제 1 의 제 1 도전형 매립 반도체층과 제 2의 제 1 도전형 매립 반도체층이 형성된다.
본 발명에 의하면 제 1의 제 1 도전형 매립 반도체층과, 제 2 도전형 매립 반도체층의 불순물 밀도 분포가 이온주입에 의하여 소정의 값으로 형성된다. 즉 본 발명에 의하면, 바이폴라 트랜지스터의 콜렉터를 구성하는 제 2 도전형 곤오도 매립층과 접하는 제 1 의 제 1 도전형 매립 반도체층의 캐리어 농도를 높이는 일없이, 제 2 도전형 채널 MOS 트랜지스터의 펀치드로우 방지용의 제 1 의 제 1 도전형 매립 반도체층이 형성된다.
본 발명에 의하면, 바이폴라 트랜지스터의 고속성을 손상하는 일 없이, 바이폴라 트랜지스터와 채널길이 0.5㎛이하의 MOS 트랜지스터가 단일칩화 된다.
제 1a 도는 본 발명의 반도체 장치의 단면도의 일예를 나타낸다. 제 1b 도는 제1a 도의 반도체 장치의 A-A'선에 따른 불순물 농도 분포를 나타낸다. 여기서는 제 1 도전형을 P형으로 하고, 바이폴라 트랜지스터는 npn으로 형성되고, MOS 트랜지스터는 n형 채널과 p형 채널로 형성되어 있는 경우를 예로 하여 설명한다.
본 발명의 하나의 특징은 종래 구조에 있어서는 1개의 매립층으로 형성되어 있던 P+형 고농도 매립층(20)을, P1과 P2의 2개의 독립으로 형성되는 P형 매립층으로 형성하고 있는 점에 있다. 예를들면, 이온주입에 의하여 작성되었을 경우 P1, P2의 농도는 5×1016내지 5×1017이고, P1, P2사이에 끼인 극소치의 농도는 1×1015내지 5×1016이다.
제 1b 도에 있어서 P1, P2의 표면으로부터의 거리는 반도체 기판상에 형성되는 반도체층의 막 두께에 따라 다르나 P1은 대략 0.5 내지 1. 7㎛이고, P2는 대략 0.1 내지 0.6㎛이다.
이에 의하여 N+형 고농도 매립층(30)끼리의 양호한 전기적 분리는 P1의 농도에 의하여, 또 MOS 트랜지스터의 단 채널특성은 P2에 의하여, 각각 독립적으로 조정이 가능하게 되고, 단채널 MOS 트랜지스터를 고속 바이폴라와 단일칩으로 형성하는 경우에는 매립층 P1의 농도를 높일 필요가 없기 때문에, 기판 용량의 측면 성분의 증대를 억제할 수 있어 기판용량(CTS)을 증대시키지 않고 바이폴라 트랜지스터의 고속성은 손상되지 않는다.
이하, 본 발명에 의한 반도체 장치의 제조방법의 일실시예를 설명한다.
제 3a~e 도는 제 1 도에 나타낸 반도체 장치의 제작 프로세스의 일예를 나타낸다.
[공정 (1)]
기판의 시이트 저항이 10Ω/□의 P형 실리콘기판(1)의 소정의 영역에 안티몬을 확산시켜 N+형 고농도 매립층(30)을 아일랜드 형상으로 점재(點在)시키고, 그 다음 에피텍셜 성장법에 의하여 두께 0.5~10㎛의 n형 실리콘(32)을 형성한다.
[공정 (2)]
실리콘 산화막을 이온주입용의 마스크로하여 상기 공정(1)에서 형성한 N+형 고농도 매립층(30)의 위에 인을 주입하고(P+, 가속전압 125KeV, 주입량 1~5×1012㎝-2), 다시 실리콘 산화막을 마스크로하여 인을 주입하지 않은 영역에 붕소를 이온주입(BF2 +, 가속전압 60KeV, 주입량 1~5×1012㎝-2)하고, 주입후, 1000℃에서 열처리한 N형 확산층(31), P형 확산층(21)을 형성한다(제 3b 도). P형 확산층(21)은 반도체 기판(1)의 표면에서 내부쪽으로 감소하는 불순물 농도 분포를 갖는다.
[공정 (3)]
실리콘 산화막, 실리콘 질화막을 MOS 트랜지스터, 바이폴라 트랜지스터 등, 소자 형성영역에 남기어 패터닝하고, 산화성 대기중에서 열처리 하여 두께 4000~6000Å의 실리콘 산화막(100)을 선택 산화하여 형성한다(제 3c 도).
[공정 (4)]
선택 산화막(100)형성후 포토레지스터막(110)을 마스크로하여 P형 확산층(21)의 밑에 붕소를 이온주입(B+, 가속전압 40KeV~250KeV, 주입량 2~1012㎝-2)하여 P형 매립층(P2)을 형성한다. 이어서, 동일 레지스트 마스크를 사용하여 붕소를 이온주입(B+, 가속전압 200~1000KeV, 주입량 2~1012㎝-2)하여 P형 매립층(P1)을 형성한다(제 3e 도).
[공정 (5)]
게이트 산화막(8), 게이트전극(9)형성, P형 채널 MOS 트랜지스트 소스, 드레인(10), N형 채널 MOS 트랜지스터의 소스, 드레인(11), 이미터(12), 베이스(13), 콜렉터(14)등을 형성한다. 다시 절연막(15), 접속구멍(16), 배선전극(17)을 형성한다(제 3e 도).
공정 (5)는 통상의 MOS 트랜지스터 및 바이폴라 트랜지스터 제조공정이 적용된다.
제 1 도, 제 4 도에 나타낸 실시예에 있어서, P형 매립층, P1, P2는 필드산화막 형성후에 이온 주입하여 형성되기 때문에, 산화 공정에서 실리콘 산화막중에 소실되는 일은 없고, 또한 산화 공정이후의 열처리도 약하기 때문에, 주입된 붕소의 불순물 농도 분포의 변화도 적게할 수 있어, P1, P2의 구조를 최적화 하는 일이 용이하다.
본 실시예는 에피텍셜층 공정과 필드산화 공정후에 붕소를 고에너지 이온주입법으로 P형 매립층을 형성함으로써 봉소의 상방 확산을 적게하여, 고속 바이폴라에 필요한 얇은 에피텍셜층을 사용할 수 있는 제조방법을 나타낸다.
제 4 도는 본 발명에 의한 반도체 장치의 제 2 의 실시예를 나타낸다.
제 2 매립층 P2가 N채널 MOS 트랜지스터의 게이트전극(9) 아래의 채널영역에 설치되어 있다. 제 1 도에 나타낸 실시예와 다른 점은 제 2 매립층 P2이 채널영역에 한정적으로 설치되고, N채널 MOS 트랜지스터의 소스 및 드레인 저면에 설치되거나, 또는 일부 영역에만 설치되어 있는 점에 있다. 제 2 매립층(P2)이 설치되어 있지 않은 영역에서는 제 2 매립층(P2)보다 불순물 농도가 낮은 반도체층이 설치된다. 이 불순물농도가 낮은 반도체층은 예를들면 P형 확산층(21)에 의하여 형성된다. 이 구조에 의하여 소스 및 드레인 저면에 있어서의 P형층의 농도가 전체적으로 낮아지고, 소스 및 드레인의 접합용량이 대폭으로 저감하여 고속으로 동작하는 반도체 장치를 실현할 수 있다.
제 4 도에 있어서, 제 1 의 반도체 장치와 동일 또는 대응하는 부분은 제 1 도와 동일부호를 사용하여 도시되어 있다.
본 발명에 의하면, 바이폴라 트랜지스터의 콜렉터인 N+형 고농도층과 접하는 P형 매립층(P1)의 농도를 높이는 일이 없이, N형 채널 MOS 트랜지스터의 펀치드로우 방지용의 P형 매립층(P1)을 형성할 수 있으므로, 0.5㎛이하의 초미세한 MOS 트랜지스터를 바이폴라 트랜지스터의 고속성이 손상되지 않고 단일칩화 할 수 있는 효과가 있다.
Claims (14)
- 제 1 도전형의 제 1 반도체영역(2), 그 제 1 반도체영역내에 형성되는 제 2 도전형의 제 2 반도체영역(3, 4)으로 이루어지고, 상기 제 1 반도체영역에는 제 2 도전형 채널 MOS 트랜지스터(60)가, 상기 제 2 반도체영역에는 바이폴라 트랜지스터(70)와 제 1 도전형 채널 MOS 트랜지스터(80)가 각각 형성되고, 상기 제 1 반도체영역이 반도체 기체의 표면으로부터 내부쪽으로 감소하는 불순물 농도 분포를 가지는 반도체층(21)과, 반도체 기체의 내부에 불순물 농도의 최대치를 가지는 제 1 매립층(P1) 및 반도체층과 제 1 매립층과의 사이에 형성된 제 2 매립층(P2)을 가지는 반도체 장치.
- 제 1 항에 있어서, 제 1 도전형의 반도체 기판내에 아일랜드 상으로 형성된 상기 제 2 도전형의 제 2 반도체영역(3, 4)은 그 측면상에 적어도 2개소에 극대점을 가지는 불순물 농도 구배를 가지는 제 1 도전형의 반도체영역(P1, P2)에 접하는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서, 소정 반도체 기판상에 형성된 제 2 도전형 채널 MOS 트랜지스터(60)은 그 소스 및 드레인(11)의 저면에 상기 제 2 매립층(P2)과 다른 불순물 농도인 제 1 도전형의 반도체영역(21)과 접하는 것을 특징으로 하는 반도체 장치.
- 제 3 항에 있어서, 상기 제 1 도전형의 반도체영역(21)이 표면으로부터 내부쪽으로 감소하는 불순물 농도 분포를 가지는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서, 상기 제 1 매립층(P1) 및 상기 제 2 매립층(P2)이 에피텍셜 공정과 필드산화 공정후에 P형 불순물을 이온주입함으로써 형성되는 것을 특징으로 하는 반도체 장치.
- 제 5 항에 있어서, 상기 P형 불순물이 붕소인 것을 특징으로 하는 장치.
- 제 1 도전형 반도체 기판(1)과, 상기 제 1 도전형 반도체 기판(1)내에 형성되고, 상기 기판 표면으로부터 두께 방향의 불순물 농도 분포에 최대치를 가지는 제 1 의 제 1 도전형 반도체층(P1)과, 상기 제 1 의 제 1 도전형 반도체층(P1)상에 형성되고 두께 방향의 불순물 농도 분포에 최대치를 가지는 제 2 의 제 1 도전형 반도체층(P2)과, 상기 제 2 의 제 1 도전형 반도체층(P2)위에 형성되고 표면으로부터 두께 방향으로부터 내부쪽으로 감소하는 불순물 농도 분포를 가지는 제 3 의 반도체층(21)으로 이루어지고, 상기 제 3 의 반도체층(21)위에 게이트 산화막(8)과 게이트전극(9)을 형성하고, 상기 제 3 의 반도체층내에 상기 제 2 의 제 1 도전형 매립 반도체층(P2)과 접하는 소스(11), 드레인(11)을 형성함으로써 제 2 도전형 채널 MOS 트랜지스터가 형성되는 제 1 반도체영역(2) ; 상기 제 1 도전형 반도체 기판(1)내에 형성되는 제 1 의 제 2 도전형 반도체층(30)과, 상기 제 1 의 제 2 도전형 반도체층(30)상에 형성된 제 2 도전형 반도체층(31)으로 이루어지고, 상기 제 2 의 제 2 도전형 반도체층(31)위에 베이스(13), 이미터(12)를 적층하여 바이폴라 트랜지스터(70)가 형성되는 제 2 의 반도체영역(3) ; 상기 제 1 도전형 반도체 기판(1)내에 형성되는 제 3 의 제 2 도전형 반도체층(30)과, 상기 제 3의 제 2 도전형 반도체층(30)위에 형성되는 제 4 의 제 2 도전형 반도체층(31)으로 이루어지고, 상기 제 4 의 제 2 도전형 반도체층(31)위에 게이트 산화막(8)과 게이트(9)를 형성하고, 상기 제 4 의 제 2 도전형 반도체층(31)내에 소스(10), 드레인(10)을 형성함으로써 제 1 도전형 채널 MOS 트랜지스터(80)가 형성되는 제 3 의 반도체영역(4) ; 상기 제 1 의 제 1 도전형 반도체층(P1)과 실질적으로 동일 불순물 농도 분포를 가지는 제 3의 제 1 도전형 반도체층(P1)과 상기 제 2의 제 1 도전형 반도체층(P2)과 실질적으로 동일 불순물 농도 분포를 가지는 제 4 의 제 1 도전형 반도체층(P2)으로 이루어지고, 상기 제 2 의 반도체영역(3)과 상기 제 3 의 반도체영역(4) 사이에 존재하는 상기 제 4 의 반도체영역(5)을 포함하는 반도체 장치.
- 제 7 항에 있어서, 아일랜드 형상으로 형성된 상기 제 2 의 반도체영역(3) 및 상기 제 3 의 반도체영역(4)의 각각의 측면의 적어도 한쪽이 두께방향의 불순물 농도 분포에 적어도 2개의 극대점을 가지는 상기 제 1 의 반도체영역(2) 또는 상기 제 4 의 반도체영역(5)의 어느 하나의 측면과 접하는 것을 특징으로 하는 반도체 장치.
- 제 7 항에 있어서, 상기 제 2 의 반도체영역(3) 또는 상기 제 3 의 반도체영역(4)중 적어도 한쪽을 복수개로 가지고, 상기 제 2 의 반도체영역(3) 및 상기 제 3 의 반도체영역(4)이 아일랜드 상으로 형성되고 상기 제 4 의 반도체영역(5)이 상기 제 2 의 반도체영역(복수) 및 상기 제 3 의 반도체영역(복수)의 사이에 존재하는 것을 특징으로 하는 반도체 장치.
- 제 7 항에 있어서, 상기 제 1 의 반도체영역(2)에 형성된 상기 제 2 도전형 채널 MOS 트랜지스터(60)의 소스(11), 드레인(11)은 양자의 저면에 있어서 상기 제 2 의 제 1 도전형 반도체층(P2)과 상기 제 2 의 제 1 도전형 반도체층(P2)보다 불순물 농도가 낮은 반도체층(21)과 접하는 것을 특징으로 하는 반도체 장치.
- 제 7 항에 있어서, 바이폴라 트랜지스터의 분리특성을 제어하는 수단(P1)과 상기 MOS 트랜지스터의 단채널 특성을 제어하는 수단(P2)으로 이루어진 반도체 장치.
- 제 11 항에 있어서, 상기 바이폴라 트랜지스터의 분리특성을 제어하는 상기 수단이 제 1 의 제 1 도전형 매립 반도체층(P1)이고, 상기 MOS 트랜지스터의 단채널 특성을 제어하는 상기 수단이 상기 제 2 의 제 1 도전형 매립 반도체층(P2)인 것을 특징으로 하는 반도체 장치.
- 제 1 도전형 반도체 기판(1)의 서로 떨어져 존재하는 복수의 영역에 표면으로부터 불순물을 확산시켜 제 2 도전형 매립 반도체층(30)을 형성하는 스텝(제 3a 도)과, 상기 제 2 도전형 매립 반도체층(30)이 형성된 상기 반도체 기판(1)위에 저불순물 농도 반도체층(32)를 에피텍셜법에 의하여 형성하는 스탭(제 3a 도)과, 상기 저불순물 농도 반도체층(32)의 상기 매립 반도체층(30)을 덮는 부분의 표면으로부터 제 2 도전형의 불순물을 이온주입하고, 상기 저불순물 농도 반도체층(32)의 상기 매립 반도체층(30)을 덮지 않는 부분의 표면으로부터 제 1 도전형의 불순물을 이온주입하는 스탭(제 3b 도)과, 상기 이온주입후에 열처리를 행하여 상기 제 2 도전형의 불순물을 이온주입한 층을 제 2 도전형 확산 반도체층(31)으로 변환하고, 상기 제 1 도전형의 불순물을 이온주입한 층을 제 1 도전형 확산 반도체층(21)으로 변환하는 스탭(제 3b 도)과, 표면에 선택 보호막(100)을 형성하는 스탭(제 3c 도)과, 상기 제 1 도전형 반도체 기판(1)의 상기 제 1 도전형 확산 반도체층(21)의 하측의 부분에 상기 선택 보호막(100)을 통하여 제 1 도전형의 불순물을 이온주입하여, 제 1 의 제 1 도전형 매립 반도체층(P1)을 형성하는 스탭(제 3d 도)과, 상기 선택 보호막(100)을 통하여 상기 제 1 도전형 확산 반도체층(21)에 제 1 도전형의 불순물을 이온주입하여 제 2 의 제 1 도전형 매립 반도체층(P2)을 형성하는 스탭(제 3d 도)과, 상기 제 2 도전형 매립 반도체층(30)의 적어도 다른 1개에 베이스(13), 이미터(12)를 적층하여 바이폴라 트랜지스터를 형성하는 스탭(제 3e 도)과, 상기 제 2 도전형 매립 반도체층(30)의 적어도 다른 1개에 게이트 산화막(8), 게이트전극(9), 소스(10), 드레인(10)을 형성하여 제 1 도전형 채널 MOS 트랜지스터를 형성하는 스탭(제 3e 도)과 상기 제 2 의 제 1 도전형 매립 반도체층(P1)에 게이트 산화막(8), 게이트전극(9), 소스(11), 드레인(11)을 형성하여 제 2도전형 채널 MOS 트랜지스터를 형성하는 스탭(제 3e 도)으로 이루어진 반도체 장치의 제조방법.
- 제 13 항에 있어서, 표면에 선택 보호막(100)을 형성하는 상기 스탭이 산화성 대기에서 열처리하여 선택 산화막(100)을 형성하는 스탭을 포함하는 반도체 장치의 제조방법.
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