KR0175378B1 - 횡형 바이폴라 트랜지스터 및 그 제조방법 - Google Patents
횡형 바이폴라 트랜지스터 및 그 제조방법 Download PDFInfo
- Publication number
- KR0175378B1 KR0175378B1 KR1019950015445A KR19950015445A KR0175378B1 KR 0175378 B1 KR0175378 B1 KR 0175378B1 KR 1019950015445 A KR1019950015445 A KR 1019950015445A KR 19950015445 A KR19950015445 A KR 19950015445A KR 0175378 B1 KR0175378 B1 KR 0175378B1
- Authority
- KR
- South Korea
- Prior art keywords
- region
- conductive
- layer
- type
- emitter region
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 10
- 239000012535 impurity Substances 0.000 claims abstract description 21
- 238000000926 separation method Methods 0.000 claims abstract description 11
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 238000002955 isolation Methods 0.000 claims abstract description 10
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 9
- 239000004065 semiconductor Substances 0.000 claims abstract description 7
- 238000005530 etching Methods 0.000 claims description 5
- 238000000034 method Methods 0.000 claims description 2
- 238000009792 diffusion process Methods 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/735—Lateral transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1004—Base region of bipolar transistors
- H01L29/1008—Base region of bipolar transistors of lateral transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Bipolar Transistors (AREA)
Abstract
본 발명은 횡형 트랜지스터 및 그 제조 방법에 관한 것이다. 먼저, p형 반도체기판에 n형 불순물을 고농도로 확산시켜 매몰층을 형성하고, 그 위에 n형 에피층을 형성한다. 에피층에 p형 불순물을 고농도로 확산시켜 분리 영역을 형성한 후, 에피층의 상부에 제1산화막을 형성한다. 제1산화막을 식각하여 개구부를 형성하고 이를 마스크로 하여 에피층에 제1도전형 불순물을 이온 주입하여 이미터 영역 및 컬렉터 영역을 형성한다. 이미터 영역의 가운데와 컬렉터 영역과 분리 영역 사이의 제1산화막 상부에 각각 개구부가 있는 감광막을 형성하고, 이를 마스크로 하여 이미터 영역의 가운데에 p형 불순물을 고농도로 이온 주입하여 고농도 이미터 영역을 형성한다. 감광막을 마스크로 하여 제1산화막을 식각한 후, 감광막을 마스크로 하여 에피층에 n형 불순물을 이온 주입하여 채널 스토퍼를 형성한다. 감광막을 제거한 후, 제2산화막을 전면 형성하고, 제2및 제1산화막을 사진 식각한 후, 이를 마스크로 하여 제2도전형의 베이스 영역을 형성한다.
Description
제1도는 채널 스토퍼가 형성되어 있는 종래의 횡형 바이폴라 트랜지스터의 단면도이고,
제2도는 제1도에 도시한 횡형 바이폴라 트랜지스터의 배치도이고,
제3도는 본 발명의 실시예에 따른 횡형 바이폴라 트랜지스터의 단면도이고,
제4도는 제3도에 도시한 횡형 바이폴라 트랜지스터의 배치도이며,
제5도의 (a)-(f)는 본 발명의 실시예에 따른 횡형 바이폴라 트랜지스터의 단면을 제조 순서에 따라 나타낸 단면도이다.
본 발명은 횡형 바이폴라 트랜지스터 및 그 제조 방법에 관한 것으로서 특히, 채널 스토퍼(channel stopper)를 분리 영역과 컬렉터 사이에 둔 횡형 바이폴라 트랜지스터 및 그 제조 방법에 관한 것이다.
일반적으로 횡형 바이폴라 트랜지스터에서는, 컬렉터와 분리 영역(isolation)사이의 채널이 형성되는 것을 방지하기 위한 채널 스토퍼를 두는데, 채널 스토퍼는 베이스와 동일한 층으로 형성된다.
그러면 첨부한 도면을 참고로 하여 종래의 횡형 바이폴라 트랜지스터에 대하여 더욱 상세하게 설명한다.
제1도는 채널 스토퍼가 형성되어 있는 종래의 횡형 바이폴라 트랜지스터의 단면도이고, 제2도는 제1도에 도시한 횡형 바이폴라 트랜지스터의 배치도이다.
제1도 및 제2도에 도시한 바와 같이, 채널 스토퍼(100)는 고농도 n형인 베이스 확산층(200)과 동일한 층으로 만들어지기 때문에 채널 스토퍼로서의 기능은 확실하다. 그러나 충분한 내압을 확보하기 위해서는 분리 영역(500)과 채널 스토퍼(100)와의 거리(X1)와, 채널 스토퍼(100)와 컬렉터(400)의 거리(X2)가 멀어야 한다. 따라서 트랜지스터의 크기가 커지고 그에 따라 단가가 높아지며, 상부의 산화막(300)이 고농도로 오염되는 단점이 있다.
또한 채널 스토퍼(100)는 베이스 확산층(200)과 동일한 층으로 형성되므로 농도 조절이 불가능한 단점이 있다.
또한 채널 스토퍼(100)는 공정의 후반부에 형성되기 때문에 산화막(300)의 두께가 얇은 문제가 있다.
따라서 본 발명의 목적은 이러한 문제점을 해결하기 위한 것으로서, 채널 스토퍼의 농도를 낮게 하여 트랜지스터의 크기를 줄이고, 산화막의 두께를 늘이기 위한 것이다.
이러한 목적을 달성하기 위한 본 발명에 따라 형성한 횡형 트랜지스터는,
재1 도전형 반도체 기판,
상기 기판에 형성되어 있는 제2도전형의 에피층,
상기 에피층에 형성되어 있는 제1도전형의 이미터 영역, 상기 이미터 영역의 양쪽에 상기 이미터 영역과 분리되어 형성되어 있는 제1도전형의 컬렉터 영역,
상기 이미터 영역의 중앙에 형성되어 있으며 상기 이미터 영역보다 고농도인 제1도전형의 고농도 이미터 영역,
상기 이미터 영역 및 컬렉터 영역을 둘러싸고 있는 제1도전형의 분리 영역,
상기 분리 영역과 상기 컬렉터 영역 사이의 상기 에피층에 형성되어 있으며 상기 에피층보다 고농도인 제2도전형의 제1채널 스토퍼,
상기 고농도 이미터 영역 상부에 형성되어 있는 제2도전형의 제2채널 스토퍼,
상기 에피층에 형성되어 있으며 상기 이미터 영역 및 컬렉터 영역과 분리되어 있으며 상기 제1채널 스토퍼보다 고농도인 베이스 영역
을 포함한다.
본 발명에 따른 횡형 바이폴라 트랜지스터의 제조 방법은,
제1도전형 반도체 기판에 제2도전형 불순물을 고농도로 확산시켜 매몰층을 형성하는 단계,
상기 매몰층의 상부에 제2도전형 에피층을 형성하는 단계,
상기 에피층에 제1도전형 불순물을 고농도로 확산시켜 분리 영역을 형성하는 단계,
상기 제2도전형 에피층과 상기 분리 영역의 상부에 제1산화막을 형성하는 단계,
상기 제1산화막을 식각하는 단계,
상기 제1산화막을 마스크로 하여 상기 에피층에 제1도전형 불순물을 이온 주입하여 이미터 영역 및 컬렉터 영역을 형성하는 단계,
상기 에피층 및 산화막을 덮으며 상기 이미터 영역의 가운데와 상기 컬렉터 영역과 상기 분리 영역 사이의 상기 제1산화막 상부에 각각 개구부가 있는 감광막을 형성하는 단계,
상기 제1산화막 및 상기 감광막을 마스크로 하여 상기 이미터 영역의 가운데에 제1도전형 불순물을 고농도로 이온 주입하여 고농도 제1도전형 이미터 영역을 형성하는 단계와,
상기 감광막을 마스크로 하여 상기 제1산화막을 식각하는 단계,
상기 감광막을 마스크로 하여 상기 에피층에 제2도전형 불순물을 이온 주입하여 채널 스토퍼를 형성하는 단계,
상기 감광막을 제거하는 단계,
제2산화막을 전면 형성하는 단계,
상기 제2및 제1산화막을 사진 식각하는 단계,
상기 제2및 제1산화막을 마스크로 하여 제2도전형의 베이스 영역을 형성하는 단계를 포함한다.
이와 같이, 본 발명에 따른 이러한 횡형 바이폴라 트랜지스터에서는 제1채널 스토퍼를 베이스 영역보다 낮은 농도로 형성함으로써 트랜지스터의 크기를 소형화할 수 있다.
그러면, 첨부한 도면을 참고로 하여, 본 발명의 실시예에 따른 횡형 바이폴라 트랜지스터 및 그 제조 방법에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 상세히 설명한다.
제3도는 본 발명의 실시예에 따라 형성된 횡형 바이폴라 트랜지스터의 단면도이고, 제4도는 제3도에 도시한 횡형 바이폴라 트랜지스터의 배치도이며, 제5도의 (a)-(f)는 본 발명의 실시예에 따른 횡형 트랜지스터를 제조 순서에 따라 나타낸 단면도이다.
제3도에 도시한 바와 같이 본 발명의 실시예에 따라 형성된 횡형 트랜지스터의 구조는 다음과 같다.
p형 반도체 기판(1) 위에 n+ 매몰층(2)이 형성되어 있고, 그 위에는 n형 에피층(3)이 형성되어 있다. 에피층(3)에는 p+ 이미터 영역(5)이 형성되어 있고, 이미터 영역(5)의 양쪽에는 이미터 영역(5)과 분리되어 p+ 컬렉터 영역(5-1, 5-2)이 형성되어 있다. 이미터 영역(5)의 중앙에는 이미터 영역(5)보다 고농도인 p형 고농도 이미터 영역(7)이 형성되어 있다. 에피층(3)에는 또한 이미터 영역(5) 및 컬렉터 영역(5-1, 5-2)을 둘러싸고 있는 분리 영역(4-1, 4-2)이 형성되어 있으며, 분리 영역(4-1)과 컬렉터 영역(5-1) 사이의 에피층(3)에는 n형의 제1채널 스토퍼(9-1)가 형성되어 있다. 고농도 이미터 영역(7) 상부에는 n형의 제2채널 스토퍼(9-2)가 형성되어 있고, 컬렉터 영역(5-2)과 분리 영역(4-2) 사이에는 고농도의 베이스 영역(10)이 형성되어 있다. 여기에서, 제1채널 스토퍼(9-1)는 베이스 영역(10)보다 저농도이기 때문에 측면으로 차지하는 면적이 줄어들어 소자의 크기가 줄어든다.
그러면, 본 발명의 실시예에 따른 횡형 바이폴라 트랜지스터의 제조 방법에 대하여 상세히 설명한다.
먼저, 제5도의 (a)에 도시한 바와 같이, p형 반도체 기판(1)에 n형 불순물을 고농도로 확산시켜 매몰층(2)을 형성한다.
다음, 제5도의 (b)에 도시한 바와 같이, 매몰층(2)의 상부에 n형 에피층(3)을 형성하고, 에피층(3)에 p형 불순물을 고농도로 확산시켜 분리 영역(4-1, 4-2)을 형성한다.
제5도의 (c)에 도시한 바와 같이, 상기 n형 에피층(3)과 상기 분리 영역(4-1, 4-2)의 상부에 산화막(6)을 형성하고 식각한 다음, 이를 마스크로 하여 p형 불순물을 이온 주입하여 횡형 pnp 트랜지스터의 이미터 영역(5) 및 컬렉터 영역(5-1, 5-2)을 형성한다.
제5도의 (d)에 도시한 바와 같이, 이미터 영역(5) 가운데의 상부 및 컬렉터 영역(5-1)과 분리 영역(4-1) 사이에 각각 개구부를 가지는 감광막(8)을 형성한 후 감광막(8) 및 산화막(6)을 마스크로 하여 p형 불순물을 고농도로 이온 주입하여 상기 이미터 영역(5)의 가운데에 p+형 이미터 영역(7)을 형성한다.
제5도의 (e)에 도시한 바와 같이, 이미 형성한 감광막(8) 패턴을 마스크로 하여 산화막(6)을 식각한 후 감광막(8)을 이온 주입 마스크로 하여 n형 불순물을 이온 주입하여 채널 스토퍼(9-1, 9-2)를 형성한다.
제5도의 (f)에 도시한 바와 같이, 상기 감광막(8)을 없애고 산화막(6)을 전면 형성한 후, 다시 사진 식각하여 n형의 베이스 영역(10)을 형성한다.
이와 같이 채널 스토퍼를 분리 영역과 컬렉터 영역사이에 형성한 횡형 트랜지스터는, n형 불순물을 저농도로 이온 주입하여 채널 스토퍼를 형성하므로 트랜지스터의 크기가 감소하고, 채널 스토퍼 위의 산화막이 고농도로 오염되는 것을 방지할 수 있다. 또한 채널 스토퍼의 윗 부분의 산화막이 p+ 이미터 영역 및 컬렉터 영역의 확산 및 베이스 영역 확산 때 두 번에 걸쳐 성장하기 때문에 두껍게 형성할 수 있다. 이 채널 스토퍼는 npn 트랜지스터에서도 사용할 수 있으며, pnp 트랜지스터의 이미터와 컬렉터 사이에 형성시켜 전류 흐름의 양을 조절할 수 있는 효과가 있다.
Claims (5)
- 제1도전형 반도체 기판, 상기 기판에 형성되어 있는 제2도전형의 에피층, 상기 에피층에 형성되어 있는 제1도전형의 이미터 영역, 상기 이미터 영역의 양쪽에 상기 이미터 영영과 분리되어 형성되어 있는제1도전형의 컬렉터 영역, 상기 이미터 영역의 중앙에 형성되어 있으며 상기 이미터 영역보다 고농도인 제1도전형의 고농도 이미터 영역, 상기 이미터 영역 및 컬렉터 영역을 둘러싸고 있는 제1도전형의 분리 영역, 상기 분리 영역과 상기 컬렉터 영역 사이의 상기 에피층에 형성되어 있으며 상기 에피층보다 고농도인 제2도전형의 제1채널 스토퍼, 상기 고농도 이미터 영역 상부에 형성되어 있는 제2도전형의 제2채널 스토퍼, 상기 에피층에 형성되어 있으며 상기 이미터 영역 및 컬렉터 영역과 분리되어 있으며 상기 제1채널 스토퍼보다 고농도인 베이스 영역을 포함하는 횡형 바이폴라 트랜지스터.
- 제1항에서, 상기 기판 및 상기 에피층의 사이에 섬 모양으로 형성되어 있는 제2도전형 매몰층을 더 포함하는 횡형 바이폴라 트랜지스터.
- 제1항 또는 제2항에서, 상기 제1도전형은 p형이고, 상기 제2도전형은 n형인 횡형 바이폴라 트랜지스터.
- 제1도전형 반도체 기판에 제2도전형 불순물을 고농도로 확산시켜 매몰층을 형성하는 단계, 상기 매몰층의 상부에 제2도전형 에피층을 형성하는 단계, 상기 에피층에 제1도전형 불순물을 고농도로 확산시켜 분리 영역을 형성하는 단계, 상기 에피층과 상기 분리 영역의 상부에 제1산화막을 형성하는 단계, 상기 제1산화막을 식각하는 단계, 상기 제1산화막을 마스크로 하여 상기 에피층에 제1도전형 불순물을 이온 주입하여 이미터 영역 및 컬렉터 영역을 형성하는 단계, 상기 에피층 및 산화막을 덮으며 상기 이미터 영역의 가운데와 상기 컬렉터 영역과 상기 분리 영역 사이의 상기 제1산화막 상부에 각각 개구부가 있는 감광막을 형성하는 단계, 상기 제1산화막 및 상기 감광막을 마스크로 하여 상기 이미터 영역의 가운데에 제1도전형 불순물을 고농도로 이온 주입하여 고농도 제1도전형 이미터 영역을 형성하는 단계와, 상기 감광막을 마스크로 하여 상기 제1산화막을 식각하는 단계, 상기 감광막을 마스크로 하여 상기 에피층에 제2도전형 불순물을 이온 주입하여 채널 스토퍼를 형성하는 단계, 상기 감광막을 제거하는 단계, 제2산화막을 전면 형성하는 단계, 상기 제2및 제1산화막을 사진 식각하는 단계, 상기 제2및 제1산화막을 마스크로 하여 제2도전형의 베이스 영역을 형성하는 단계를 포함하는 횡형 바이폴라 트랜지스터의 제조 방법.
- 제4항에서, 상기 제1도전형은 p형이고, 상기 제2도전형은 n형인 횡형 바이폴라 트랜지스터의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950015445A KR0175378B1 (ko) | 1995-06-12 | 1995-06-12 | 횡형 바이폴라 트랜지스터 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950015445A KR0175378B1 (ko) | 1995-06-12 | 1995-06-12 | 횡형 바이폴라 트랜지스터 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970004059A KR970004059A (ko) | 1997-01-29 |
| KR0175378B1 true KR0175378B1 (ko) | 1999-02-01 |
Family
ID=19416919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950015445A KR0175378B1 (ko) | 1995-06-12 | 1995-06-12 | 횡형 바이폴라 트랜지스터 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0175378B1 (ko) |
-
1995
- 1995-06-12 KR KR1019950015445A patent/KR0175378B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970004059A (ko) | 1997-01-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5858828A (en) | Use of MEV implantation to form vertically modulated N+ buried layer in an NPN bipolar transistor | |
| EP0001300A1 (en) | Method of manufacturing a LOCOS semiconductor device | |
| WO1991011028A1 (en) | Thin, dielectrically isolated island resident transistor structure having low collector resistance | |
| JP2619340B2 (ja) | 半導体素子の高電圧トランジスタ構造及びその製造方法 | |
| US5086005A (en) | Bipolar transistor and method for manufacturing the same | |
| EP0500233A2 (en) | Bipolar transistor structure & BICMOS IC fabrication process | |
| KR20070061361A (ko) | 반도체 장치 및 그 제조 방법 | |
| JP2700487B2 (ja) | バイポーラ集積回路及びその製造方法 | |
| US5837553A (en) | Method of making high voltage, junction isolation semiconductor device having dual conductivity type buried regions | |
| WO2006082618A1 (ja) | 半導体装置およびその製造方法 | |
| EP0600596B1 (en) | Improved bipolar transistor | |
| US5994190A (en) | Semiconductor device with impurity layer as channel stopper immediately under silicon oxide film | |
| KR0175378B1 (ko) | 횡형 바이폴라 트랜지스터 및 그 제조방법 | |
| GB1593937A (en) | I2l integrated circuitry | |
| JPH09283646A (ja) | 半導体集積回路 | |
| KR100190003B1 (ko) | 고전압용 반도체 소자 | |
| US6586799B1 (en) | Semiconductor device and method of manufacturing same | |
| KR100346822B1 (ko) | 저항소자 및 트랜지스터를 포함하는 반도체 장치 형성방법 | |
| KR0145118B1 (ko) | 다링톤 접속 반도체소자 및 그의 제조방법 | |
| KR100226256B1 (ko) | 반도체 디바이스의 소자 분리 방법 | |
| KR0175407B1 (ko) | 세 개의 에미터 영역을 가진 수평형 트랜지스터 및 제조 방법 | |
| KR920007365B1 (ko) | 반도체장치의 제조방법 | |
| KR100388212B1 (ko) | 바이폴라접합트랜지스터의제조방법 | |
| JP2522439B2 (ja) | 半導体装置の製造方法 | |
| JPH0499387A (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20111028 Year of fee payment: 14 |
|
| FPAY | Annual fee payment |
Payment date: 20121022 Year of fee payment: 15 |
|
| LAPS | Lapse due to unpaid annual fee |