JPS6142795A - 半導体記憶装置の行デコ−ダ系 - Google Patents

半導体記憶装置の行デコ−ダ系

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JPS6142795A
JPS6142795A JP59163510A JP16351084A JPS6142795A JP S6142795 A JPS6142795 A JP S6142795A JP 59163510 A JP59163510 A JP 59163510A JP 16351084 A JP16351084 A JP 16351084A JP S6142795 A JPS6142795 A JP S6142795A
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row decoder
decoder system
word line
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semiconductor memory
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors having potential barriers
    • H01L29/94—Metal-insulator-semiconductors, e.g. MOS
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体記憶装置の行デコーダ系に関する。
〔発明の技術的背景〕
第ヰ図は従来のダイナミックＲＡＭ　（ランダムアクセ
スメモリ）の代表的なぞＩＩ１゛成例の一部を示してい
る。即ち、１はアドレス信号が入力する入力アドレスバ
ッファ、２はリフレッシュアドレス信号を発生するリフ
レッシュアドレス発生器、３はアドレスマルチブレフサ
、ＬＲは行デコーダ線、ＲＤＩ　　ＨＲＤｚ　　ｐ　Ｒ
Ｄ３　１　ＲＤ４　”’は行デコーダ、ＷＬＩ　　、Ｗ
Ｌ３　　ｒ　ＷＬ３　　、ＷＬ４・・・はワード線、Ｍ
　Ｃ１＃　Ｍ　Ｃ２＃　Ｍ　Ｃｓ　　ｒ　Ｍ　Ｃ４・・
・はメモリセル、ＢＬ　、ＢＬはビット線、ＤＭＣＩＤ
ＭＣ，はダミーメモリセル、Ｄ　Ｗ　Ｌｓ　、　ＤＷＬ
ｚはグミ−ツー１’線、ＳＡはセンスアンプ、Ｌｓはセ
ンスラッチ制御信号線、ＳＥはセンス信号、ＱＢ　ｒ　
ＱＢはカラムデコーダ（ＣＤ）出力によシ制御されるン
ット線選択用トランジスタ、ＤＬ。
ＤＬはデータ線、４は出力回路、ＣＢはビット線の容ｉ
、ｃａは行デコーダ線の容量である。
前記メモリセルＭＣＩ・・・は、それぞれｌりのキヤ／
！シタＣ８と１つのトランスファダートＱとからなシ、
上記キャパシタＣ８に電荷を蓄積しているか否かによっ
て情報”ＱＪＩ、Ｉ１１＃を記憶するものである。然る
に、上記キャパイタＣ８に蓄積された電荷はリーク等に
よって時間と共に減少するのが常である。そのため、蓄
積電荷が完全に消失しないうちに１度読み出して再び各
き込むことによってもう一度電荷を蓄積し直す動作が必
要となシ、この動作をリフレッシュと称しておシ、一般
にダイナミックＲＡＭでは上記リフレッシュ動作が必要
となシ、たとえば２５６にビットのグイナミ、りＲＡＭ
では４ｍｇＫ−回必らず全てのメモリセル＝ｉ、　リフ
レッシュしなければように構成されたメモリにおける動
作順序を示しておシ、リフレッシュ期間には通常のリー
ド・ライト動作はできない。何故なら、たとえばあるメ
モリセルＭ　Ｃ１をリフレッシュしているとき、このＭ
Ｃ１の動作に使用されているピット１ｌＪＢＬ、ＢＬＫ
接続されている他のメモリセルのデータを読み出すこと
はできなりからである。したがって、１１ＡＭを周込た
コンピュータシステムにおりて、シＷのり７レツシＳを
行ナつている期間にＲＡＭ　ｌアクセスしたいときでも
ＲＡＭは使えないので、す７し、シュ期間はＲＡＭへの
アクセスを待たなければならず、等測的にＲＡＭのアク
セス時間が長くなシ、このことは高速化全図る上で支障
をきたすので問題である。
ここで、ダイナミックＲＡＭの動作について第ネ図に示
すタイミング波形を参照して簡単に述べる。アドレス信
号入力が変化するか又はチップイネーブル信号（図示せ
ず）が入力するとメモリ動作の１サイクルが始まる。先
ず、ビット線ＢＬ　、ＢＬがプリチャージされ、次に上
記アドレス信号入力によシたとえばワード線ＷＬ。
が選択され為と、このワード線ＷＬ、およびダミーワー
ド線ＤＷＬＩがそれぞれハイレベルになシ、それらに接
続されているメモリセルＭＣ。
およびダミーセルＤＭＣＩの各トランスフアダー）Ｑが
開き、それぞれの蓄積情報がビット線ＢＬ　、ＢＬに現
われてビット線ＢＬ、Ｂ［、間に微少な電位差が発生す
る。次に、センス信号ＳＥが活性化するとセンスアンプ
ＳＡが動作し、ビット線ＢＬ　、ＢＬの電位差をセンス
して増幅する。この時点で前記メモリセルＭＣ１はワー
ド線ＷＬ、によル選択されたままになっているので、上
記センス動作後にビット線ＢＬｌｉ位によってメモリセ
ルＭＣＩの蓄積情報はリフレッシュされる。同時に、ビ
ット線ＢＬ、ＢＬの情報はビット線選択トランノスタＱ
ｎ、Ｑｓｋ経てデータ線ＤＬ、ＤＬに伝えられる。この
データ線Ｄ　Ｌ　、Ｄ　Ｌ　ＫＲみ出された情報は出力
回路４で波形整形等が行なわれ、前記センス動作からか
なり遅れて出力データＤ。ｕｔが得られることになる。
上述したようなり７し、シュ動作を伴なうダイナミック
ＲＡＭは、システム製品への適用に際して常にリフレッ
シュのタイミングを意識して設計しなければならないと
いう負担をユーデ釦与えることになシ、使用し難いと込
う欠点がある。一方、ダイナミックＲＡＭは、リフレッ
シュ動作を伴なわないスタティックＲＡＭに比べてメモ
リセルの面積が通常１／４で済むので、高密度化に好適
であると共に安価に実現できるという利点がおる。
そこで、上記リフレッシュ動作を伴なうけれどもそれを
ユーザが意識しないで済むように、つまシューブがスタ
ティックＲＡＭと見做して使用し得゛るように、通常動
作とリフレッシュ動作とを時分割で行なうようにした擬
似的なスタテイ、りＲＡＭが提案されている。この擬似
スタテ乙 イックＲＡＭにおける動作の概要全第≠図を参照して説
明する。この動作が第ヰ図を参照して前述した動作と異
なる点は、（１）選択されたワード線（たとえばＷＬＩ
）および所定のダミーワード線（たとえばＤＷＬＩ　　
）がパルス的に駆動されること、（２）センスアンプＳ
Ａはビット線ＢＬ、。
ＢＬ間に生じた電位差をセンスするためセンス信号ＳＥ
Ｋよってパルス的に駆動されること、（３）センスアン
プＳＡによ勺センスされり７’　−タが出力回路４から
完全に出力されるまでの期間内にビット線ＢＬ　、ＢＬ
が１度元の状態にプリチャージされ、少し遅れて前記選
択ワード１ＷＬＩ　とは別のワード線（たとえばＷＬ、
）および所定のワード線（たとえばＤＷＬ、）がパルス
的に選択駆動されて前記ワード＆１ＷＬ３に４妾続され
たメモリセルＭＬ、のデータが読み出され、前記センス
アンｆｓＡが再びＳＥ倍信号よシパルス的に駆動されて
ビｙ）！電位差をセンスすることによって上記メモリセ
ルＭＣｓへの再書き込み（リフレッシュ）が行なわれる
ことである。なお、このリフレッシュが行なわれるメモ
リセルＭＣ，のデータは出力回路４から出力させる必要
がないので、このリフレッシュ乙 動作は比較的速く行なわれる。即ち、第や図に示す動作
は、通常のアクセス動作と時間的に並列に別のメモリセ
ルのリフレッシュ動作が完了する。なお、上記動作例で
は、リフレッシュ動作のためのセル選択を通常のアクセ
ス動作のためのセル選択よシ後で行なって−るが、逆に
時間的に前に行なうようにしても通常動作に余フ悪影響
は生じなり０また、上記動作例では通常のアクセス動作
による読み出しデータが出力回路４から出力する前にリ
フレ１１．シュ動作は完全に終っているが、若しリフレ
ッシュ動作時間が多少条目にかかることによって通常の
アクセス時間を悪化させることになっても、ユーザにと
ってリフレッシュ動作が見えない（気にしなｈで済む）
擬似スタティック方式のメリットが大きいと判断される
場合にはこの方式を採用できる。また、上記リフレッシ
ュ動作のために選択されたワード線が非選択状態に戻る
までの時間は、通常のアクセス動作において選択された
ワード線が非選択状態に戻るまでの時間に比べて長くて
もよい。また、上記動作例では１−）のメモリサイクル
内でワード線選択ｔ−２度行なってりフレッシュを行な
ったが、必らずしも各サイクル毎にリフレッシュを行な
わなくてもよい。というのは、リフレッシュはかなり長
い期間内で各メモリセルに対して１回行なえばよく、上
記動作例はリフレッシュしようとしたメモリセルＭＣ，
とビット線Ｂｌ、、ＢＥ、ｆ：たまたま共用しているメ
モリセルＭＣＩ　ｉアクセスした場合であるので１サイ
クル内で２度のワード線選択を行なったものである。そ
うでない場合、即ち、リフレッシュしようとしたときに
ＲＡＭがアクセスされていない場合は単にリフレッシュ
だけを行なえばよい。
〔背景技術の問題点〕
ところで、前述したよつに１つのサイクルでワード１ｌ
ｆＩ選択を２度行なう場合には行デコーダ系は２回動作
する必要がある。そのためには、１つのサイクル内で時
分割によ勺入カアドレスパッファ１とリフレッシュアド
レス発生器２とから行デコーダ線ＬＲ′ｆｃ２回駆動す
る必要がある。一方、一般に行デコーダ線ＬＲは多くの
行デコーダＲＤｌ・・・Ｋ接続されてお夛、その容量Ｃ
Ｒは大きくて特に大容量のメモリでは１０　ｐＦにも達
する場合がある。そのため、行デコーダ線Ｌ　Ｒ全駆動
するのに要する時間はわなシ大きく、現在約５　ｎｓ程
度である。また、行デコーダＲＤｘ　・・・け通常多入
力ナンドケ゛−トで構成されておシ、多大なデコード時
間（現在約６ｎｓ程度）を必要とする。したがって、行
デコーダ線ＬＲから行デコーダＲＤ１・・・にかけて１
０　ｎｓ以上の遅延が生じ、しかもこのような行デコー
ダ系における１　０　ｎｓ以上の遅延が１サイクル内で
２回もあると、アクセス時間がたとえば４０ｎｓ程度の
メモリの設計は非常に困難になる。
また、行デコーダ系の遅れは、前記したようなリフレッ
シュ動作が行なわれな込メモリにおりても無視できない
。
〔発明の目的〕
本発明は上記の事情に鑑みてなされたもので、ワード線
の選択動作を高速化でき、アクセス時間の短縮化を図る
ことができ、特に通常動作とりフレッシＳ動作を時分割
で行なうような擬似スタティックメモリなどに好適な半
導体記憶装置の行デコーダ系を提供するものである。
〔発明の概要〕
即ち、本発明の半導体記憶装置の行デコーダ系は、複数
の行デコーダ系を設けておき、そのうちの１系統全選択
してワード線への接続状態に設定するようにしてなるこ
とを特徴とするものである。
〔発明の実施例〕
以下、図面企参照して本発明の一実施例を詳細に説明す
る。
第１図は半導体メモリ集積回路の一部を示してお）、こ
れは８ｇ３図を参照して前述したメモリに比べて、２系
統の行デコーダ系を設けておき、２系統のデコード出力
とワード線ＷＬ、・・・との接続をスイッチ回路によシ
切換制御するようにした点が異なシ、その他は同じであ
るので第３図中と同一部分には同一符号を付してその説
明全省略する。
即ち、第１の行デコーダ系は、従来例と同様に入力アド
レスバッ７アＩＫ接続された行デコーダ線Ｌｒｔふ・よ
びこれに接続された行デコーダＲＤ、・・・からなフ、
この行デコーダＲＤ１・・・の各出力端とワード線ＷＬ
ｌ・・・の各一端との間に切換制御信号φ。によシスイ
、チ制御されるスイ、子回路Ｓ、・・・が挿入されてい
る。また、新たに付加された第２の行デコーダ系は、リ
フレッシュアドレス発生器２の出力信号が供給される行
デコーダ線ＬＲ’・・・およびこれに接続された行デコ
ーダＲＤ、’・・・からなシ、この行デコーダＲＤ　！
’・・・の各出力端とワード１ＷＬ１　・・・の各他端
との間に切換制御信号φ、によυスイッチ制御されるス
イッチ回路Ｓｌ′・・・が挿入されている。
上記メモリにおいては、φ。、φＲ倍信号同時に供給さ
れることはなく、２系統の行デコーダ系の時分割使用が
可能になっている。この場合、φ。信号によシスイッチ
回路Ｓ１・・・が閉じている間に第１の行デコーダ系に
よる通常のアクセス動作のためめワード線選択が行なわ
れ、この間にリフレッシュアドレス発生器２は行デコー
ダ線Ｌ　Ｒ’・・・全圧動し、行デコーダＲＤ　１ｚ・
・・はリフレッシュアドレスをデコードしておくことが
可能である。したがって、上記通常のアクセス動作のた
めのワード線選択か終った後、スイッチ回路Ｓ１　・・
・全開くと共にφ８信号にょシスイッチ回路８１′・・
・を閉じると行デコーダＲＤ　、’・・・により直ちに
リフレッシュアドレスにＮＦ、するワード線選択が行な
われることになシ、見掛は上行デコーダ系の遅延が極め
て小さい。
なお、スイッチ回路ＳＲ・・・ｒ　Ｓ　１’・・・はた
とえば０ＭＯ８型のトランスファダートを用いてもよい
が、行デコーダＲＤ１・・・、ＲＤＩ’・・・の出力回
路部にクロッ２２０Ｍ０８回路のようにオフ時に出力ノ
ードが高インピーダンスになる回路を用いてもよく、要
は行デコーダによるワード線の制御権の有無全切換制御
できればよい。
また、上記実施例は、ワード線の両端側に１系統づつの
行デコーダ系を設けたので、行デコーダ系の配置が容易
でその回路パターンを描き易い利点があるが、第２図に
示すようにワード線ＷＬＩ・・・の一端側に２系統の行
デコーダ系を設け、各デコーダ系の出力を切換制御信号
φ。。
φ３によりスイッチ制御されるスイッチ回路Ｓｌ・・・
ｒ　Ｓ　１’・・・全弁したのちオアｆ−トＧ、・・・
を介してワード９線ＷＬ１・・・Ｋ供給するよ５Ｋして
もよい。
また、前記実施例は、２系統の行デコーダ系を通常アク
セス動作とリフレッシュ動作とで使い分けする場合を示
したが、これに限ることなく、一方の行デコーダ系で第
１のアドレス忙よるワード線選択を行ない、引き続き他
方の行デコーダ系で第２のアドレスによるワード線選択
を行なうように切換える場合に本発明を適用すれば高速
なアクセスが可能になる。
〔発明の効果〕
上述したように本発明の半導体記憶装置の行デコーダ系
によれば、複数の行デコーダ系を設けておき、そのうち
の１系統の使用中に他の系統で行デコード動作を行ない
得るよりにしたので、行デコーダ系の遅延を見掛は上極
めて小さくできる。したがって、ワード線の選択動作全
高速化でき、アクセス時間の短縮化を図ることができ、
特に通常動作とりフレッシー動作とを１サイクル内で時
分割で行なうような擬似スタティックメモリなどに好適
である。
【図面の簡単な説明】
第１図は本発明の一実施例に係る半導体メモリの一部を
示す構成図、第２図は他の実施例に係る行デコーダ系切
換部の一部の具体例金示す回路図、第３図は従来の半導
体メモリの一部を示す構成図、第４図は第３図のメモリ
における通常動作とリフレッシュ動作との時間関係を示
す図、第５図は′ｉｇ３図のメモリにおける動作例を示
す図、第６図は通常動作とリフレッシュ動作とを１サイ
クル内で時分割で行なうメモリにおける動作例を示すタ
イミング図である。 ＬＲ，ＬＲ’・・・行デコーダ線、ＲＤ、・・・、　Ｒ
ＤＩ’・・・行デコーダ％Ｓｌ　・・・、Ｓｌ／・・・
スイッチ回路、ＷＬ、・・・ワード線、ＭＣＩ　・・・
メモリセル。 出願人代理人　　弁理士　鈴　江　武　彦第４図 第５図 Ｄｏｕｔ　　　　　　　　　　” 第６図 ＤＷＬ３＠穣

Claims (5)

    【特許請求の範囲】
  1. （１）メモリセルアレイのワード線を選択するための行
    デコーダ線および行デコーダを有する行デコーダ系を複
    数配置し、この複数の行デコーダ系のうちの１系統を選
    択して前記ワード線との接続状態に設定するようにして
    なることを特徴とする半導体記憶装置の行デコーダ系。
  2. （２）前記メモリセルアレイはリフレッシュを必要とす
    るメモリセルのアレイであり、通常のアクセス動作のた
    めのアドレス入力をデコードする第１の行デコーダ系と
    リフレッシュ動作のためのリフレッシュアドレスをデコ
    ードする第２の行デコーダ系とを具備してなる前記特許
    請求の範囲第１項記載の半導体記憶装置の行デコーダ系
    。
  3. （３）前記第１の行デコーダ系および第２の行デコーダ
    系は、ワード線の両端側に別々に配置されてなることを
    特徴とする前記特許請求の範囲第２項記載の半導体記憶
    装置の行デコーダ系。
  4. （４）前記行デコーダ系を２個設け、一方の行デコーダ
    系がワード線を駆動制御している間に他方の行デコーダ
    系で次回のワード線駆動のためのアドレスデコードを行
    なうように制御されることがあることを特徴とする前記
    特許請求の範囲第１項記載の半導体記憶装置の行デコー
    ダ系。
  5. （５）前記２個の行デコーダ系は、ワード線の両端側に
    別々に配置されてなることを特徴とする前記特許請求の
    範囲第４項記載の行デコーダ系。
JP59163510A 1984-08-03 1984-08-03 半導体記憶装置の行デコ−ダ系 Granted JPS6142795A (ja)

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DE8585109700T DE3576754D1 (de) 1984-08-03 1985-08-02 Halbleiterspeicheranordnung.
EP85109700A EP0170286B1 (en) 1984-08-03 1985-08-02 Semiconductor memory device
US07/208,786 US4866677A (en) 1984-08-03 1988-06-17 Semiconductor memory device with multiple alternating decoders coupled to each word line

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JPH041955B2 JPH041955B2 (ja) 1992-01-14

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KR (1) KR890004473B1 (ja)
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