JPS5998365A - 複数同時アクセス型記憶装置 - Google Patents
複数同時アクセス型記憶装置Info
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- JPS5998365A JPS5998365A JP57208303A JP20830382A JPS5998365A JP S5998365 A JPS5998365 A JP S5998365A JP 57208303 A JP57208303 A JP 57208303A JP 20830382 A JP20830382 A JP 20830382A JP S5998365 A JPS5998365 A JP S5998365A
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- address
- lines
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、複数同時アクセス型記憶装置に関し、特に２
以上のアドレスを用い同時に並行してアクセスすること
により、記憶回路のマルチ処理やデータ転送の高速化を
可能にした記憶装置に関するものである。
以上のアドレスを用い同時に並行してアクセスすること
により、記憶回路のマルチ処理やデータ転送の高速化を
可能にした記憶装置に関するものである。
記憶素子は、少なくとも１つの入力線を備え、これによ
り記憶素子の次に取るべき状態を決定し、また少なくと
も１つの出力線を備え、これにより現在どの状態にある
かを知らせるようになっている。これは、半導体記憶素
子をマ） ＩＪクス状に配列して構成されたランダム・
アクセス・メモリは勿論のこと、磁気ディスク、磁気ド
ラム、磁気テープ等のシーケンシャル・アクセス・メモ
リにおいても広い意味で上記のように定義できる。以下
、記憶素子の代表的なものとして、マトリクス配列のＲ
Ｓフリップ・７０ツブを例にとって説明することにする
。
り記憶素子の次に取るべき状態を決定し、また少なくと
も１つの出力線を備え、これにより現在どの状態にある
かを知らせるようになっている。これは、半導体記憶素
子をマ） ＩＪクス状に配列して構成されたランダム・
アクセス・メモリは勿論のこと、磁気ディスク、磁気ド
ラム、磁気テープ等のシーケンシャル・アクセス・メモ
リにおいても広い意味で上記のように定義できる。以下
、記憶素子の代表的なものとして、マトリクス配列のＲ
Ｓフリップ・７０ツブを例にとって説明することにする
。
竺１図は、従来の記憶装置の基本構成図である。
記憶装置１が例えば４×４ビツトの記憶素子から構成さ
れている場合、アドレス信号４ビツトのうちの下位２ビ
ツトをＸデコーダ２に入力して２″−４通りのＸ方向の
指定を行い、上位２ビツトをＸデコーダ３に入力して４
通りのＹ方向の指定を行い、指定されたＸ列とＹ行の交
叉した位置の記憶素子を選択する。同時に、読取り［Ｆ
］または書込み尚の指定を行い、書込み（ホ）の場合に
は書込むべきデータを入力しくＤＡＴＡ ｉｎ）、読
取りの場合には読出されたデータを出力する（ＤＡＴＡ
０ＵＴ）。
れている場合、アドレス信号４ビツトのうちの下位２ビ
ツトをＸデコーダ２に入力して２″−４通りのＸ方向の
指定を行い、上位２ビツトをＸデコーダ３に入力して４
通りのＹ方向の指定を行い、指定されたＸ列とＹ行の交
叉した位置の記憶素子を選択する。同時に、読取り［Ｆ
］または書込み尚の指定を行い、書込み（ホ）の場合に
は書込むべきデータを入力しくＤＡＴＡ ｉｎ）、読
取りの場合には読出されたデータを出力する（ＤＡＴＡ
０ＵＴ）。
このように、従来の記憶装置では、同時には１つのアド
レス信号しか指定することがスきず、したがって４×４
ビツトの記憶素子のうち１個のみがアクセスされて、書
込みまたは読取りが行われている。なお、従来、２つの
バスに接続されたデュアル・ボート・メモリと呼ばれる
記憶装置では、２つのバスから独立してアドレスが指定
されているが、この場合には、マルチプレクサによって
２つのアドレス信号の入力を時系列信号に配列し直ｔ７
てから記憶素子にアクセスしているので、同時アクセス
ではなく、シリアル・アクセスである。
レス信号しか指定することがスきず、したがって４×４
ビツトの記憶素子のうち１個のみがアクセスされて、書
込みまたは読取りが行われている。なお、従来、２つの
バスに接続されたデュアル・ボート・メモリと呼ばれる
記憶装置では、２つのバスから独立してアドレスが指定
されているが、この場合には、マルチプレクサによって
２つのアドレス信号の入力を時系列信号に配列し直ｔ７
てから記憶素子にアクセスしているので、同時アクセス
ではなく、シリアル・アクセスである。
第２図は、第１図の記憶装置の内部構成図である。
従来の４×生ビツト記憶装置は、第２図に示すように、
１６個の記憶素子１１が配置され、各記憶素子１１はＹ
方向のアドレス線（０〜３）とＸ方向のアドレス線（０
〜３）の各１本ずつに接続されるとともに、入出力デー
タ線に接続されていす る。なお、第２図に示すように ゛読取／
書込み制御線の信号によって、読取りのときには入出力
データ線の出力を有効にし、書込みのときには入力を有
効にする。各記憶素子１１内では、ＸアドレスとＹアド
レスをアンド・ゲート１３に入力して、選択されたとき
出力の”１”信号によりフリップ・７０ツブ１２を起動
し、同時に読取り、書込み指定によりセットまたはりセ
ット出力を取り出すか、セットまたはリセット状態に設
定する。
１６個の記憶素子１１が配置され、各記憶素子１１はＹ
方向のアドレス線（０〜３）とＸ方向のアドレス線（０
〜３）の各１本ずつに接続されるとともに、入出力デー
タ線に接続されていす る。なお、第２図に示すように ゛読取／
書込み制御線の信号によって、読取りのときには入出力
データ線の出力を有効にし、書込みのときには入力を有
効にする。各記憶素子１１内では、ＸアドレスとＹアド
レスをアンド・ゲート１３に入力して、選択されたとき
出力の”１”信号によりフリップ・７０ツブ１２を起動
し、同時に読取り、書込み指定によりセットまたはりセ
ット出力を取り出すか、セットまたはリセット状態に設
定する。
第３図は、第２図の７リツプ・７四ツブ内部の論理図で
ある。
ある。
前述のように、Ｘアドレス信号とＹアドレス信号をアン
ド・ゲー）１３に入力し、このフＩＪツブ・フロップ１
２が選択されたとき、アンド・ゲート１３から゛°ｌ″
出力が７リツプ・フロップ１２のナンド・ゲート１４と
１５に送られる。ナンド・ゲート１６と１７とでラッチ
回路が構成されており、ナンド・ゲー）１４．１５のデ
ータ書込み用入力段と、アンド・ゲート１８のデータ読
取り用出力段がラッチ回路の前後に接続される。
ド・ゲー）１３に入力し、このフＩＪツブ・フロップ１
２が選択されたとき、アンド・ゲート１３から゛°ｌ″
出力が７リツプ・フロップ１２のナンド・ゲート１４と
１５に送られる。ナンド・ゲート１６と１７とでラッチ
回路が構成されており、ナンド・ゲー）１４．１５のデ
ータ書込み用入力段と、アンド・ゲート１８のデータ読
取り用出力段がラッチ回路の前後に接続される。
読取りのときには、読取り指定によって入出力データ線
は出力線となるので、入力信号ＤＡＴＡＩＮはカットオ
フ状態となり、出力信号ＤＡＴＡＯＵＴは記憶素子の記
憶内容により”１″また＆ま”ｏ″が出力される。
は出力線となるので、入力信号ＤＡＴＡＩＮはカットオ
フ状態となり、出力信号ＤＡＴＡＯＵＴは記憶素子の記
憶内容により”１″また＆ま”ｏ″が出力される。
一方、書込みのときには、書込み指定器こよって入出力
データ線は入力線となるので、入力信号ＤＡＴＡＩＮは
書込むべき１”または°゛Ｏｎであり、出力信号ＤＡＴ
ＡＯＵＴはいま書込まれた記憶内容が出力されるが、入
出力データ線には出力されずカントオフされる。なお、
７リツプ・フロップ１２の動作は、次のようになる。
データ線は入力線となるので、入力信号ＤＡＴＡＩＮは
書込むべき１”または°゛Ｏｎであり、出力信号ＤＡＴ
ＡＯＵＴはいま書込まれた記憶内容が出力されるが、入
出力データ線には出力されずカントオフされる。なお、
７リツプ・フロップ１２の動作は、次のようになる。
このような従来の記憶装置では、アクセス要求が殺到し
ても、実際にアクセスできるのは同時には１つだけであ
るため、処理時間が遅くなるとともに、記憶装置をＣＰ
Ｕと入出力装置等で使い分けする場合、一方が占有する
と他方は待ち合わせとなり、使用能率が低下することに
なる。
ても、実際にアクセスできるのは同時には１つだけであ
るため、処理時間が遅くなるとともに、記憶装置をＣＰ
Ｕと入出力装置等で使い分けする場合、一方が占有する
と他方は待ち合わせとなり、使用能率が低下することに
なる。
〔発明の目的）
本発明の目的は、このような従来の欠点を改善するため
、複数の同時アクセスを並行して行うことにより、記憶
装置のマルチ処理、データ転送の高速化を可能にし、か
つ入出力装置によるバッファ転送をＣＰＵ処理から独立
して行うことも可能にした複数同時アクセス型記憶装置
を提供することにある。
、複数の同時アクセスを並行して行うことにより、記憶
装置のマルチ処理、データ転送の高速化を可能にし、か
つ入出力装置によるバッファ転送をＣＰＵ処理から独立
して行うことも可能にした複数同時アクセス型記憶装置
を提供することにある。
本発明の複数同時アクセス型記憶装置は、記憶素子コ、
ビットに対してそれぞれ２本以上のアドレス制御線と入
出力データ線とを有し、任意のアドレス制御線を介して
独立にアドレス指定を行い、上記アドレス制御線に対応
する入出力データ線を付勢して記憶素子にアクセスする
ことを特徴とするＯ 〔発明の実施例〕 第４図は、本発明の実施例を示す複数同時アクセス型記
憶装置の構成図である。
ビットに対してそれぞれ２本以上のアドレス制御線と入
出力データ線とを有し、任意のアドレス制御線を介して
独立にアドレス指定を行い、上記アドレス制御線に対応
する入出力データ線を付勢して記憶素子にアクセスする
ことを特徴とするＯ 〔発明の実施例〕 第４図は、本発明の実施例を示す複数同時アクセス型記
憶装置の構成図である。
第４図では、それぞれ２個ずつのＸデコーダ５゜６、Ｙ
デコーダ７．８、Ｘアドレス制御線９，１０Ｙアドレス
制御線１９，２０．および入出力データ線２１．２２を
有している。
デコーダ７．８、Ｘアドレス制御線９，１０Ｙアドレス
制御線１９，２０．および入出力データ線２１．２２を
有している。
記憶装置牛は、牛Ｘ４＝１６ビツトの記憶素子を備え、
また入出力データ線は１ビツトずつの単極性、つまり複
数のデータ線を単独に備えている。
また入出力データ線は１ビツトずつの単極性、つまり複
数のデータ線を単独に備えている。
勿論、３２ビツト、６４ピツトあるいはそれ以上の記憶
素子を備えた記憶装置と、双極性、つまり２本のデータ
線を１本で兼用した入出力データ線にすることもできる
。
素子を備えた記憶装置と、双極性、つまり２本のデータ
線を１本で兼用した入出力データ線にすることもできる
。
第４図では、２本ずつのアドレス制御線を用い、並行し
て２つのアドレスを指定し、同時に記憶素子にアクセス
することができる。その場合、それぞれ対応する入出力
データ線がオンとなり、啓示読取り／書込み指定線によ
り、それ ぞれ入力または出力データのみが有効となる。
て２つのアドレスを指定し、同時に記憶素子にアクセス
することができる。その場合、それぞれ対応する入出力
データ線がオンとなり、啓示読取り／書込み指定線によ
り、それ ぞれ入力または出力データのみが有効となる。
そして、指定された２つのアドレスが異なる値であれば
、別個の入出力データ線を介して読出しまたは書込みを
行うので何ら問題がない。また、指定された２つのアド
レスが同一であっても、両方とも読出し、あるいは一方
が読ａＪ Ｌであれば、記憶内容は不変であるため何ら
問題は生じない。しかし、指定された２つのアドレスが
同一であり、かつ両方々も書込みであって、しかも異な
った値”Ｉ ｎと”０″の場合には、書込み徒の記憶内
容が不確定となるため、この状部を検出し、たときだけ
は書込みを阻止する必要がある。
、別個の入出力データ線を介して読出しまたは書込みを
行うので何ら問題がない。また、指定された２つのアド
レスが同一であっても、両方とも読出し、あるいは一方
が読ａＪ Ｌであれば、記憶内容は不変であるため何ら
問題は生じない。しかし、指定された２つのアドレスが
同一であり、かつ両方々も書込みであって、しかも異な
った値”Ｉ ｎと”０″の場合には、書込み徒の記憶内
容が不確定となるため、この状部を検出し、たときだけ
は書込みを阻止する必要がある。
第５図は、第４図の記憶装置の内部構成図である。
１６個の配憶素子４１が配置され、各記憶素子４１は、
２本ずつのＸ方向アドレス線（Ｘｌ、Ｘ２）とＹ方向ア
ドレスＭ （Ｙ□、Ｙ３）に接続されるとともに、２本
ずつの入出力データ線■■に接続されている。なお、図
示されていない読取り／書込み制御線の信号により入出
力データ線■■をそれぞれ入力線あるいは出方線として
用いる。
２本ずつのＸ方向アドレス線（Ｘｌ、Ｘ２）とＹ方向ア
ドレスＭ （Ｙ□、Ｙ３）に接続されるとともに、２本
ずつの入出力データ線■■に接続されている。なお、図
示されていない読取り／書込み制御線の信号により入出
力データ線■■をそれぞれ入力線あるいは出方線として
用いる。
各記憶素子４１内では、第１のアドレス指定で選択され
たときアンド・ゲート４５が開き、第２のアドレス指定
で選択されたときアンド・ゲート４６が開き、オア・ゲ
ート４４を通ってフリップ・フロップ４２を起動する。
たときアンド・ゲート４５が開き、第２のアドレス指定
で選択されたときアンド・ゲート４６が開き、オア・ゲ
ート４４を通ってフリップ・フロップ４２を起動する。
同時に、対応する読取り／書込み制御線の指定によりフ
リップ・７０ツブ４２の記憶内容を入出力データ線に読
出すが、あるいは入出力データ線の値を７リツプ・フロ
ップ４２に書込む。４３は、選択スイッチである。
リップ・７０ツブ４２の記憶内容を入出力データ線に読
出すが、あるいは入出力データ線の値を７リツプ・フロ
ップ４２に書込む。４３は、選択スイッチである。
第６図は、第５図の７リツプ・フロップ内部の論理図で
ある。
ある。
第１のアドレス指定によりアドレスＸＩＹ□がアンド・
ゲート４５に入力すると、”１″の出方がオア・ゲート
４４に送られ、また第２のアドレス指定によりアドレス
Ｘ、 Ｙ、がアンド・ゲート４６に入力すると、”１”
の出方がオア・ゲート４４に送られる。したがって、第
１のアドレス指定のみ、あるいは第２のアドレス指定の
みでこの７リツプ・フロップ４２が選択されたときでも
、さらに第１のアドレスと第２のアドレスの両方の指定
でこの７リツプ・フロップ＋２が選択されたときでも、
全く同一の出力信号°°１”がオア・ゲート４４から送
出され、フリップ・７０ツブ４２の入力段ナンド・ゲ〜
）２４．２５に入力される。７リツプ・フロップ４２の
内部構成は、第３図に示す従来の回路と同一であって、
各ナンド・ゲー）２４．２５に入力する制御信号を選択
するスイッチ４３が新たに付加されただけである。アド
レスＸ１．Ｙ、によりフリップ・フロップ４２が選択さ
れた場合、対応する読取り／書込み制御線の内容により
書込みが指定されたときには入力データＩＮＤＡＴＡＩ
が有効となり、出力データ０ＵＴＤＡＴＡＩが無効とな
る。また、読取りが指定されたときには出力データＯＵ
Ｔ Ｄ Ａ ’Ｉ’ Ａ Ｉが有効となり、入力デー
タＩＮＤＡＴＡＩが無効となる。
ゲート４５に入力すると、”１″の出方がオア・ゲート
４４に送られ、また第２のアドレス指定によりアドレス
Ｘ、 Ｙ、がアンド・ゲート４６に入力すると、”１”
の出方がオア・ゲート４４に送られる。したがって、第
１のアドレス指定のみ、あるいは第２のアドレス指定の
みでこの７リツプ・フロップ４２が選択されたときでも
、さらに第１のアドレスと第２のアドレスの両方の指定
でこの７リツプ・フロップ＋２が選択されたときでも、
全く同一の出力信号°°１”がオア・ゲート４４から送
出され、フリップ・７０ツブ４２の入力段ナンド・ゲ〜
）２４．２５に入力される。７リツプ・フロップ４２の
内部構成は、第３図に示す従来の回路と同一であって、
各ナンド・ゲー）２４．２５に入力する制御信号を選択
するスイッチ４３が新たに付加されただけである。アド
レスＸ１．Ｙ、によりフリップ・フロップ４２が選択さ
れた場合、対応する読取り／書込み制御線の内容により
書込みが指定されたときには入力データＩＮＤＡＴＡＩ
が有効となり、出力データ０ＵＴＤＡＴＡＩが無効とな
る。また、読取りが指定されたときには出力データＯＵ
Ｔ Ｄ Ａ ’Ｉ’ Ａ Ｉが有効となり、入力デー
タＩＮＤＡＴＡＩが無効となる。
一方、アドレスＸ、 Ｙ、によって７リツプ・７リツプ
４２が選択された場合、書込みが指定されたときには、
入力データＩ Ｎ Ｄ Ａ ’Ｉ’ Ａ ２が有効とな
り、また読取りが指定されたときには、出力データ０Ｕ
ＴＤＡＴＡ２が有効となる。さらに、アドレスＸＩＹ１
とＸ、 Ｙ、の両方によって７リツプ・７０ツブ４２が
選択された場合、それぞれ書込み指定のときには入力デ
ータＩＮＤＡＴＡＩ、２が、読取り指定のときには出力
データ０ＵＴＤＡＴＡ１．２が有効となる。
４２が選択された場合、書込みが指定されたときには、
入力データＩ Ｎ Ｄ Ａ ’Ｉ’ Ａ ２が有効とな
り、また読取りが指定されたときには、出力データ０Ｕ
ＴＤＡＴＡ２が有効となる。さらに、アドレスＸＩＹ１
とＸ、 Ｙ、の両方によって７リツプ・７０ツブ４２が
選択された場合、それぞれ書込み指定のときには入力デ
ータＩＮＤＡＴＡＩ、２が、読取り指定のときには出力
データ０ＵＴＤＡＴＡ１．２が有効となる。
アドレスＸ、 Ｙ、とＸ、Ｙ２の両方が書込みのとき、
および両方が読取りのときの７リツプ・フロップ４２の
動作は、第３図に示す従来の回路と同一であるため、説
明を省略する。また、一方が読取り、他方が読取り、他
方が書込みのときは、書込み内容によりナンド・ゲー）
２４．２５の出力が０”。
および両方が読取りのときの７リツプ・フロップ４２の
動作は、第３図に示す従来の回路と同一であるため、説
明を省略する。また、一方が読取り、他方が読取り、他
方が書込みのときは、書込み内容によりナンド・ゲー）
２４．２５の出力が０”。
１′″あるいは１” ｕ □ ＩＩとなってそれぞれ第
３図と同一動作でラッチ回路に１″あるいは”０”が書
込まれ、同時にそれまで記憶されていたラッチ回路の内
容°“１″または”０１１がナンド・ゲート２８および
アンド・ゲー）３７．３８を経由して読出される。
３図と同一動作でラッチ回路に１″あるいは”０”が書
込まれ、同時にそれまで記憶されていたラッチ回路の内
容°“１″または”０１１がナンド・ゲート２８および
アンド・ゲー）３７．３８を経由して読出される。
第４図〜第６図では、２つのアドレス指定が可能な場合
を示したが、デコーダ、アドレス制御線、読取り／書込
み制御線をそれぞれ３以上設けることにより、任意の複
数個のアドレス指定が可能となる。
を示したが、デコーダ、アドレス制御線、読取り／書込
み制御線をそれぞれ３以上設けることにより、任意の複
数個のアドレス指定が可能となる。
これによって、アクセス要求の待ち合わせがなくなるた
め、データ転送は高速化でき、また記憶装置のマルチ処
理が可能となり、また入出力命令発行時のバッファ転送
等をＣＰＬＩのメイン処理から独立して行うことが可能
となる。
め、データ転送は高速化でき、また記憶装置のマルチ処
理が可能となり、また入出力命令発行時のバッファ転送
等をＣＰＬＩのメイン処理から独立して行うことが可能
となる。
次に、本発明の応用例をＨ９，う明する。
第７図、第８図はいずれも本発明の領１の応用例を示す
接続図である。
接続図である。
２つのアドレス指定ができる場合、第７図に示すように
、データ膳（ＤＡＴＡＩ）の出力を直接アドレス線（Ａ
ＤＤ２）にゲート回路を介して接続するか、あるいは第
８図に示すように、データ線（ＤＡＴＡ２）の出力も直
接アドレス線（ＡＤＤＩ）にゲート回路を介して接続す
る。ただし、データ線数の方がアドレス線数より多いか
等しいものとする。データ線数の方がアドレス線数より
少ない場合には、ページ・レジスタ等によるアドレスの
補足設定が必要となる。
、データ膳（ＤＡＴＡＩ）の出力を直接アドレス線（Ａ
ＤＤ２）にゲート回路を介して接続するか、あるいは第
８図に示すように、データ線（ＤＡＴＡ２）の出力も直
接アドレス線（ＡＤＤＩ）にゲート回路を介して接続す
る。ただし、データ線数の方がアドレス線数より多いか
等しいものとする。データ線数の方がアドレス線数より
少ない場合には、ページ・レジスタ等によるアドレスの
補足設定が必要となる。
第７図、＃８図では、間接アドレス指定の場合であって
も、直接ＣＰＵを介すことなく、メモリからデータを得
ることができる。すなわち、間接命令では、先ず操作を
行うアドレス部が格納されている記憶場所を指定し、次
にその内容を解釈してアドレスとして使用するので、Ｃ
ＰＵにおいて途中の処理が必要であるが、本発明では、
第１の□′ アドレスで読出されたデータの内容を瞬間
的に第２のアドレスとしてメモリをアクセスするので、
ＣＰＵの処理は不要であり、高速アクセスが可能である
。第７図では、アドレス（ＡＤＤｌ）で間接アドレス（
該当データの先頭番地のアドレスが格納されている番地
のアドレス）を設定し、読取り命令（Ｒ／Ｗ １ ）を
出すことにより、アドレス（ＡＤＤｌ）に該当するデー
タ（ＤＡＴＡＩ）が直接アドレス（Ａ Ｄ Ｄ ２ ）
として設定される。
も、直接ＣＰＵを介すことなく、メモリからデータを得
ることができる。すなわち、間接命令では、先ず操作を
行うアドレス部が格納されている記憶場所を指定し、次
にその内容を解釈してアドレスとして使用するので、Ｃ
ＰＵにおいて途中の処理が必要であるが、本発明では、
第１の□′ アドレスで読出されたデータの内容を瞬間
的に第２のアドレスとしてメモリをアクセスするので、
ＣＰＵの処理は不要であり、高速アクセスが可能である
。第７図では、アドレス（ＡＤＤｌ）で間接アドレス（
該当データの先頭番地のアドレスが格納されている番地
のアドレス）を設定し、読取り命令（Ｒ／Ｗ １ ）を
出すことにより、アドレス（ＡＤＤｌ）に該当するデー
タ（ＤＡＴＡＩ）が直接アドレス（Ａ Ｄ Ｄ ２ ）
として設定される。
アドレス（Ａ Ｄ Ｄ ２）で指定されたデータ（ＤＡ
ＴＡ２）が所望のデータである。なお、選択信号（ＳＥ
Ｌ）をＯＮにしたときには、別に設定された第２アドレ
ス（ＡＤＤ２）によりアクセスするが、選択信号（ＳＥ
Ｌ）を”１″にしたときには、設定された第２アドレス
（ＡＤＤ２）は阻止され、データ（ＤＡＴＡＩ）がその
ままゲート回路を通ってアドレスとなり、メモリをアク
セスする〇点線の矢印は、複数ビットのデータ（ＤＡＴ
ＡＩ）を、すべてアドレスとして使う場合である。
ＴＡ２）が所望のデータである。なお、選択信号（ＳＥ
Ｌ）をＯＮにしたときには、別に設定された第２アドレ
ス（ＡＤＤ２）によりアクセスするが、選択信号（ＳＥ
Ｌ）を”１″にしたときには、設定された第２アドレス
（ＡＤＤ２）は阻止され、データ（ＤＡＴＡＩ）がその
ままゲート回路を通ってアドレスとなり、メモリをアク
セスする〇点線の矢印は、複数ビットのデータ（ＤＡＴ
ＡＩ）を、すべてアドレスとして使う場合である。
第９図は、本発明の第２の応用例を示す接続図である。
第９図では、データ線（ＤＡＴＡＩ）と他のデ’ 線（
Ｄ Ａ、 Ｔ Ａ ２ ） ヲ、ケー ト回路（ＳＷ、
） ヲ介して接続することにより、データ（送をｃＰＵ
を介することなく、直接的に行う。すなわち、第１アド
レス（Ａ Ｄ Ｄ １ ）で読取り （Ｒ／Ｗｌ）を指
定するとともに、第２７・ドレス（ＡＤＤ２）で書込ミ
（Ｒ／Ｗ ２ ） ヲｉＭ”Ｍ ｌ、、制御（Ｌｔ （
ＣＮ Ｔ ）によりゲート回路（ＳＷ）を開けば、デー
タ線（ＤＡＴＡＩ）で読出されたデータがゲート回路（
ｓｗ）を通ってデータ線（ＤＡＴＡ２）に入力され、そ
のまま第２アドレス（ＡＤＤ２）の番地に書込まれる。
Ｄ Ａ、 Ｔ Ａ ２ ） ヲ、ケー ト回路（ＳＷ、
） ヲ介して接続することにより、データ（送をｃＰＵ
を介することなく、直接的に行う。すなわち、第１アド
レス（Ａ Ｄ Ｄ １ ）で読取り （Ｒ／Ｗｌ）を指
定するとともに、第２７・ドレス（ＡＤＤ２）で書込ミ
（Ｒ／Ｗ ２ ） ヲｉＭ”Ｍ ｌ、、制御（Ｌｔ （
ＣＮ Ｔ ）によりゲート回路（ＳＷ）を開けば、デー
タ線（ＤＡＴＡＩ）で読出されたデータがゲート回路（
ｓｗ）を通ってデータ線（ＤＡＴＡ２）に入力され、そ
のまま第２アドレス（ＡＤＤ２）の番地に書込まれる。
これにより、記憶装置内でデータ転送が可能となる。制
御信号（ＣＮＴ）によりゲート回路（ＳＷ）を閉じてお
けば、通常の複数同時並行アクセスが行われる。
御信号（ＣＮＴ）によりゲート回路（ＳＷ）を閉じてお
けば、通常の複数同時並行アクセスが行われる。
第１０図は、本発明の第３の応用例を示す接続図である
。
。
第１０図は、第８図と笛９図の応用例を複合化したもの
である。アドレス（ＡＤＤｌ）とアドレス（ＡＤＤ２）
は、外部から指定されるアドレス線であり、アドレス（
ＡＤＤ３）とアドレス（ＡＤＤ４）は、それぞれデータ
＠（Ｄｌ）とデータＭ（Ｄ２）で読出された内容をその
ままアドレスとして指定するアドレス線であり、読取り
／書込みの指定は制御線（Ｒ／Ｗ１．Ｒ／Ｗ２．Ｒ／Ｗ
３、Ｒ／Ｗ４）で行われる。スイッチ（８１）はデータ
線（Ｄｌ）とデータ線（Ｄ３）を結合し、またスイッチ
（Ｓ２）はデータ線（Ｄ２）とデータｍ （Ｄ４）を結
合するもので、データ線を結合しないときには、データ
線間（ＤＩとＤ３およびＤ２とＤ４）の選択切替を行っ
てスイッチ（ｓ３）を介し、外部と接続する。また、ス
イッチ（ｓ３）は、データ線（Ｄｌ）とデータ＠（Ｄ２
またはＤ４）、データ線（Ｄ３）とデータ線（Ｄ２また
はＤ４）とを、それぞれ結合するものである。
である。アドレス（ＡＤＤｌ）とアドレス（ＡＤＤ２）
は、外部から指定されるアドレス線であり、アドレス（
ＡＤＤ３）とアドレス（ＡＤＤ４）は、それぞれデータ
＠（Ｄｌ）とデータＭ（Ｄ２）で読出された内容をその
ままアドレスとして指定するアドレス線であり、読取り
／書込みの指定は制御線（Ｒ／Ｗ１．Ｒ／Ｗ２．Ｒ／Ｗ
３、Ｒ／Ｗ４）で行われる。スイッチ（８１）はデータ
線（Ｄｌ）とデータ線（Ｄ３）を結合し、またスイッチ
（Ｓ２）はデータ線（Ｄ２）とデータｍ （Ｄ４）を結
合するもので、データ線を結合しないときには、データ
線間（ＤＩとＤ３およびＤ２とＤ４）の選択切替を行っ
てスイッチ（ｓ３）を介し、外部と接続する。また、ス
イッチ（ｓ３）は、データ線（Ｄｌ）とデータ＠（Ｄ２
またはＤ４）、データ線（Ｄ３）とデータ線（Ｄ２また
はＤ４）とを、それぞれ結合するものである。
これにより、例えばデータ線（ＤＩ）で読出した内容を
アドレス（ＡＤＤ３）として書込みを行うとともに、デ
ータｍ（Ｄ４）で読出した内容をスイッチ（Ｓ２）を介
してデータ線（Ｄ２）に入力し、アドレス（ＡＤＤ２）
に書込み指定（Ｒ／Ｗ ２ ）を行って、そのまま書込
む等の記憶装置のマルチ処理が可能となる。
アドレス（ＡＤＤ３）として書込みを行うとともに、デ
ータｍ（Ｄ４）で読出した内容をスイッチ（Ｓ２）を介
してデータ線（Ｄ２）に入力し、アドレス（ＡＤＤ２）
に書込み指定（Ｒ／Ｗ ２ ）を行って、そのまま書込
む等の記憶装置のマルチ処理が可能となる。
なお、この場合、各アドレス線は（ＡＤＤｌ）がＯ〜７
ビツト、（ＡＤＤ２） がｏ−５ビン）等、同一である
必要はなく、また各データ線も同一ビットでなくてもよ
い。さらに、記憶装置は、１チツプのメモリであっても
、複数チップのメモリであっても差支えない。また、デ
ータ線は、双方向線として説明したが、単方向線でも勿
論よく、さらに、各応用例ではデータ線等を２本で説明
したが、３本以上でも可能である。記憶装置は、ＲＡＭ
やＲＯＭを向わない。なお、ＲＯＭの場合、読取り／書
込み制御線やデータ入力線がないため、回路の簡単化が
可能となり、また同一番地を複数のアドレス線が指定し
た際の処理が一切不要となる。また、複数のアドレス線
は、必ずしも記憶装置全体の番地を指定できなくてもよ
い。例えば、２本のアドレス線Ａ、Ｂがあり、メモリ全
体で１２８バイトとすると、Ａは０−１２８番地を指定
できるが、Ｂは１１〜４２番地しか指定できなくてもよ
い。この場合、Ｂのアドレス線数が減少したことにより
回路が簡単化され、かつメモリ全体で必要な番地だけを
重複してアクセスさせることができる。
ビツト、（ＡＤＤ２） がｏ−５ビン）等、同一である
必要はなく、また各データ線も同一ビットでなくてもよ
い。さらに、記憶装置は、１チツプのメモリであっても
、複数チップのメモリであっても差支えない。また、デ
ータ線は、双方向線として説明したが、単方向線でも勿
論よく、さらに、各応用例ではデータ線等を２本で説明
したが、３本以上でも可能である。記憶装置は、ＲＡＭ
やＲＯＭを向わない。なお、ＲＯＭの場合、読取り／書
込み制御線やデータ入力線がないため、回路の簡単化が
可能となり、また同一番地を複数のアドレス線が指定し
た際の処理が一切不要となる。また、複数のアドレス線
は、必ずしも記憶装置全体の番地を指定できなくてもよ
い。例えば、２本のアドレス線Ａ、Ｂがあり、メモリ全
体で１２８バイトとすると、Ａは０−１２８番地を指定
できるが、Ｂは１１〜４２番地しか指定できなくてもよ
い。この場合、Ｂのアドレス線数が減少したことにより
回路が簡単化され、かつメモリ全体で必要な番地だけを
重複してアクセスさせることができる。
以上説明したように、本発明によれば、複数のアドレス
が同時にメモリをアクセスできるので、記憶装置のマル
チ処理およびデータ転送の高速化が可能となり、かつ入
出力装置によるバッファ転送をＣＰＵのメイン処理から
独立して行うことも可能となる。
が同時にメモリをアクセスできるので、記憶装置のマル
チ処理およびデータ転送の高速化が可能となり、かつ入
出力装置によるバッファ転送をＣＰＵのメイン処理から
独立して行うことも可能となる。
第１図は従来の記憶装置の基本構成図、第２図は第１図
の記憶装置の内部構成図、第３図は第２図の７リツプ・
７四ツブ内部の論理回路図、第４図は本発明の実施例を
示す複数同時アクセス型記憶装置の構成図、第５図は第
４図の記憶装置の内部構成、図、第６図は筑５図の７リ
ツプ・フロップ内部の論理回路図、第７図、第８図はそ
れぞれ第１の応用例を示す接続図、第９図は竺２の応用
例を示す接続図、笛１０図は第３の応用例を示す接続図
である。 ｌ、４：記憶装置、２，５，６：Ｘデコーダ、３．７．
３：Ｙデコーダ、９．２０Ｆ第１アドレス線、１ｏ、１
９・二第２アドレス線、２１：第１の入出力データ線、
２２４第２の入出力データ線、１２．４２：フリップ・
フロップ、４３＝選択スイッチ、１１，４１７記憶素子
。 第 １ 図 １ ＡＤＤＲＥＳＳ ａ
ｗ第 ７ 図 第８図 ＤＡＴＡ２ ＤＡＴＡＩ 第 ９ 図 随１締２ 第 １０ 図
の記憶装置の内部構成図、第３図は第２図の７リツプ・
７四ツブ内部の論理回路図、第４図は本発明の実施例を
示す複数同時アクセス型記憶装置の構成図、第５図は第
４図の記憶装置の内部構成、図、第６図は筑５図の７リ
ツプ・フロップ内部の論理回路図、第７図、第８図はそ
れぞれ第１の応用例を示す接続図、第９図は竺２の応用
例を示す接続図、笛１０図は第３の応用例を示す接続図
である。 ｌ、４：記憶装置、２，５，６：Ｘデコーダ、３．７．
３：Ｙデコーダ、９．２０Ｆ第１アドレス線、１ｏ、１
９・二第２アドレス線、２１：第１の入出力データ線、
２２４第２の入出力データ線、１２．４２：フリップ・
フロップ、４３＝選択スイッチ、１１，４１７記憶素子
。 第 １ 図 １ ＡＤＤＲＥＳＳ ａ
ｗ第 ７ 図 第８図 ＤＡＴＡ２ ＤＡＴＡＩ 第 ９ 図 随１締２ 第 １０ 図
Claims (1)
- 【特許請求の範囲】 α）記憶素子１ビツトに対して、それぞれ２本以上のア
ドレス制御線と入出力データ線とを有し、任意のアドレ
ス制御線によりそれぞれ独立にアドレス指定を行い、上
記アドレス制御線に対応する入出力データ線を付勢して
記憶素子にアクセスすることを特徴とする複数同時アク
セス型記憶装置。 （２）前記入出力データ線は、他のアドレス制御線に接
続され、読出されたデータをアドレスとして指定し記憶
素子にアクセスすることを特徴とする特許請求の範囲第
１項記載の複数同時アクセス型記憶装置。 ６）前記入出力データ線は、ゲート回路を介して相互接
続され、読出されたデータを他の入力データとして記憶
素子に書込むことを特徴とする特許請求の範囲第１８項
または第２項記載の複数同時アクセス型記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57208303A JPS5998365A (ja) | 1982-11-27 | 1982-11-27 | 複数同時アクセス型記憶装置 |
| PCT/JP1983/000418 WO1984002222A1 (en) | 1982-11-27 | 1983-11-24 | Multiple simultaneous access memory |
| AU22689/83A AU2268983A (en) | 1982-11-27 | 1983-11-24 | Multiple simultaneous access memory |
| US06/637,050 US4656614A (en) | 1982-11-27 | 1983-11-24 | Multiple simultaneous access memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57208303A JPS5998365A (ja) | 1982-11-27 | 1982-11-27 | 複数同時アクセス型記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5998365A true JPS5998365A (ja) | 1984-06-06 |
Family
ID=16554013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57208303A Pending JPS5998365A (ja) | 1982-11-27 | 1982-11-27 | 複数同時アクセス型記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4656614A (ja) |
| JP (1) | JPS5998365A (ja) |
| WO (1) | WO1984002222A1 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6142795A (ja) * | 1984-08-03 | 1986-03-01 | Toshiba Corp | 半導体記憶装置の行デコ−ダ系 |
| US4610004A (en) * | 1984-10-10 | 1986-09-02 | Advanced Micro Devices, Inc. | Expandable four-port register file |
| US4623990A (en) * | 1984-10-31 | 1986-11-18 | Advanced Micro Devices, Inc. | Dual-port read/write RAM with single array |
| US5165039A (en) * | 1986-03-28 | 1992-11-17 | Texas Instruments Incorporated | Register file for bit slice processor with simultaneous accessing of plural memory array cells |
| US5237532A (en) * | 1986-06-30 | 1993-08-17 | Kabushiki Kaisha Toshiba | Serially-accessed type memory device for providing an interleaved data read operation |
| EP0257987B1 (en) * | 1986-08-22 | 1991-11-06 | Fujitsu Limited | Semiconductor memory device |
| US5265045A (en) * | 1986-10-31 | 1993-11-23 | Hitachi, Ltd. | Semiconductor integrated circuit device with built-in memory circuit group |
| JPS63225991A (ja) * | 1987-03-16 | 1988-09-20 | Hitachi Ltd | 半導体記憶装置 |
| JPH0612609B2 (ja) * | 1987-03-27 | 1994-02-16 | 株式会社東芝 | 半導体メモリ |
| US4833649A (en) * | 1987-09-08 | 1989-05-23 | Tektronix, Inc. | Multiple port random access memory |
| US5175839A (en) * | 1987-12-24 | 1992-12-29 | Fujitsu Limited | Storage control system in a computer system for double-writing |
| WO1989011129A1 (en) * | 1988-05-10 | 1989-11-16 | Cray Research, Inc. | Vector tailgating in computers with vector registers |
| DE3835116A1 (de) * | 1988-10-14 | 1990-04-19 | Siemens Ag | Adressverstaerkerschaltung mit selbstverriegelung und sicherung gegen mehrfachadressierung zur verwendung in statischen gaas-rams |
| US5142638A (en) * | 1989-02-07 | 1992-08-25 | Cray Research, Inc. | Apparatus for sharing memory in a multiprocessor system |
| US4992980A (en) * | 1989-08-07 | 1991-02-12 | Intel Corporation | Novel architecture for virtual ground high-density EPROMS |
| US5115411A (en) * | 1990-06-06 | 1992-05-19 | Ncr Corporation | Dual port memory system |
| US5213421A (en) * | 1991-02-15 | 1993-05-25 | Ide Russell D | Vacuum belt drive train and bearing therefor |
| JPH06250931A (ja) * | 1993-02-26 | 1994-09-09 | Mitsubishi Electric Corp | 情報処理装置 |
| JPH07210445A (ja) * | 1994-01-20 | 1995-08-11 | Mitsubishi Electric Corp | 半導体記憶装置およびコンピュータ |
| US6067255A (en) * | 1997-07-03 | 2000-05-23 | Samsung Electronics Co., Ltd. | Merged memory and logic (MML) integrated circuits including independent memory bank signals and methods |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4125877A (en) * | 1976-11-26 | 1978-11-14 | Motorola, Inc. | Dual port random access memory storage cell |
| JPS53102635A (en) * | 1977-02-18 | 1978-09-07 | Sanyo Electric Co Ltd | Access system for memory unit |
| US4193127A (en) * | 1979-01-02 | 1980-03-11 | International Business Machines Corporation | Simultaneous read/write cell |
| US4287575A (en) * | 1979-12-28 | 1981-09-01 | International Business Machines Corporation | High speed high density, multi-port random access memory cell |
| US4488264A (en) * | 1982-06-10 | 1984-12-11 | Dshkhunian Valery | Transistor storage |
-
1982
- 1982-11-27 JP JP57208303A patent/JPS5998365A/ja active Pending
-
1983
- 1983-11-24 WO PCT/JP1983/000418 patent/WO1984002222A1/ja unknown
- 1983-11-24 US US06/637,050 patent/US4656614A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US4656614A (en) | 1987-04-07 |
| WO1984002222A1 (en) | 1984-06-07 |
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