JP3726661B2 - 半導体メモリ装置のリフレッシュ制御 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体メモリ装置のリフレッシュ制御に関する。
【０００２】
【従来の技術】
半導体メモリ装置としては、ＤＲＡＭやＳＲＡＭが用いられる。良く知られているように、ＤＲＡＭはＳＲＡＭに比べて安価で大容量であるが、リフレッシュ動作が必要である。一方、ＳＲＡＭはリフレッシュ動作は不要で使い易いが、ＤＲＡＭに比べて高価であり、また容量が小さい。
【０００３】
ＤＲＡＭとＳＲＡＭの利点を両方備えた半導体メモリ装置として、疑似ＳＲＡＭ（ＶＳＲＡＭあるいはＰＳＲＡＭと呼ばれる）が知られている。疑似ＳＲＡＭは、ＤＲＡＭと同じダイナミック型メモリセルで構成されたメモリセルアレイを備えているとともに、リフレッシュ制御部とを内蔵しており、リフレッシュ動作を内部で実行している。このため、疑似ＳＲＡＭに接続される外部装置（例えばＣＰＵ）は、リフレッシュ動作を意識せずに疑似ＳＲＡＭにアクセス（データの読み出しや書き込み）することが可能である。このような疑似ＳＲＡＭの特徴は、「リフレッシュの透過性」と呼ばれる。
【０００４】
【発明が解決しようとする課題】
ところで、疑似ＳＲＡＭの中には、例えば通常動作状態や省電力状態などのように、複数の動作状態を取り得るものがある。このような疑似ＳＲＡＭにおいて、各動作状態においてどのように内部リフレッシュを行えばよいかについては、十分な考慮がなされていなかった。このような問題は、いわゆる疑似ＳＲＡＭに限らず、リフレッシュタイマとリフレッシュ制御部とを内蔵したダイナミック型の半導体メモリ装置に共通する問題である。
【０００５】
本発明は、上述した従来の課題を解決するためになされたものであり、半導体メモリ装置が取り得る複数の動作状態にそれぞれ適したリフレッシュ動作を実行することのできる技術を提供することを目的とする。
【０００６】
【課題を解決するための手段およびその作用・効果】
上記目的を達成するために、本発明による半導体メモリ装置は、ダイナミック型メモリセルを有するメモリセルアレイと、前記メモリセルアレイのリフレッシュ動作の実行タイミングの決定に使用されるリフレッシュタイミング信号を発生するリフレッシュタイマを有し、前記リフレッシュタイミング信号に少なくとも応じて、前記メモリセルアレイにリフレッシュ動作を実行させるリフレッシュ制御部と、前記半導体メモリ装置の動作状態を規定する動作状態信号を外部装置から受けるための動作状態信号入力端子と、複数ビットのアドレス信号を外部装置から受けるためのアドレス信号入力端子と、前記複数ビットのアドレス信号の変化を検出してアドレス遷移信号を生成するアドレス遷移検出回路と、を備えている。また、前記リフレッシュ制御部は、（ｉ）前記動作状態信号が、前記半導体メモリ装置でのデータの読み出しと書き込みの少なくとも一方が可能なリード／ライトサイクルを実行するための第１の動作状態を示すときには、前記リフレッシュタイミング信号の発生後に、前記アドレス遷移信号に同期して前記メモリセルアレイにリフレッシュ動作を開始させる第１のリフレッシュモードに従って内部リフレッシュを実行し、（ｉｉ）前記動作状態信号が第２の動作状態を示すときには、前記アドレス遷移信号に依存せず、かつ、前記アドレス遷移信号の発生とは無関係にリフレッシュ周期毎に発生する前記リフレッシュタイミング信号に応じて前記メモリセルアレイにリフレッシュ動作を開始させる第２のリフレッシュモードに従って内部リフレッシュを実行する。
【０００７】
上記第１の動作状態では、アドレス遷移信号に同期して内部リフレッシュが開始されるので、リフレッシュ制御部は、外部装置からのアクセスと内部リフレッシュとの調停を容易に行うことができる。一方、第２の動作状態では、アドレス遷移信号の有無に拘わらず、リフレッシュタイミング信号の発生に応じて内部リフレッシュが開始されるので、例えば外部タイミング信号が入力されない場合にも内部リフレッシュを実行することが可能である。すなわち、上記半導体メモリ装置では、複数の動作状態にそれぞれ適したリフレッシュ動作を実行することが可能である。
【０００８】
なお、前記第１の動作状態は、前記半導体メモリ装置でのデータの読み出しと書き込みの少なくとも一方が可能なリード／ライトサイクルを含むようにしてもよい。また、前記第２の動作状態は、前記半導体メモリ装置でのデータの読み出しと書き込みとが不可能であり、かつ、前記第１の動作状態よりも消費電力が少ない低消費電力状態を含むようにしてもよい。
【０００９】
この形態においては、リード／ライトサイクルでは、データの読み出しや書き込みと内部リフレッシュとの調停を行いつつ内部リフレッシュを実行することができ、また、低消費電力状態では、外部からの信号の入力が無い場合にも内部リフレッシュ動作を行うことが可能である。
【００１０】
なお、前記第２の動作状態は、前記半導体メモリ装置の消費電力が最も低い状態であるとしてもよい。
【００１１】
この形態では、消費電力が最も低い動作状態においても、内部リフレッシュを確実に行うことが可能である。
【００１２】
なお、リード／ライトサイクルのサイクル周期の長さは、あるリード／ライトサイクルが開始された時点において内部リフレッシュが開始されていた場合にも、そのリード／ライトサイクル内において前記内部リフレッシュの後に前記データの読み出しまたは書き込みが完了できるように設定されていることが好ましい。
【００１３】
この形態では、内部リフレッシュと外部アクセスを１回のサイクル周期の中で完了できるので、外部装置は内部リフレッシュのタイミングを考慮せずに、任意のタイミングで半導体メモリ装置にアクセスすることが可能である。
【００１４】
なお、前記メモリセルアレイは複数のブロックに分割されており、前記リフレッシュ制御部は、前記第１のリフレッシュモードによるリフレッシュ動作の開始の際に、前記複数のブロックの中の１つのブロックにおいてデータの読み出しまたは書き込みが行われているときには、前記データの読み出しまたは書き込みが行われているブロック以外のブロックにおいてリフレッシュ動作を実行させるとともに、前記データの読み出しまたは書き込みが行われているブロックに関しては、前記読み出しまたは書き込みが終了した後に当該ブロックにリフレッシュ動作を実行させるものであることが好ましい。
【００１５】
この形態では、仮に外部装置からのデータの読み出しまたは書き込みの要求と、内部リフレッシュのタイミングとが同時に発生した場合にも、データの読み出しや書き込みを遅らせることなく直ちに実行することが可能である。従って、いわゆるリフレッシュの透過性を確保することが可能である。
【００１６】
なお、本発明は、種々の形態で実現することが可能であり、例えば、半導体メモリ装置、そのリフレッシュ制御方法、および、半導体メモリを備えた電子機器等の形態で実現することができる。
【００１７】
【発明の実施の形態】
次に、本発明の実施の形態を実施例に基づいて以下の順序で説明する。
Ａ，メモリチップの端子構成と動作状態の概要：
Ｂ．回路の全体構成：
Ｃ．リフレッシュ制御部の内部構成と動作：
Ｄ．チップ全体のリフレッシュ動作：
Ｅ．電子機器への適用例：
Ｆ．変形例：
【００１８】
Ａ．メモリチップの端子構成と動作状態の概要：
図１は、本発明の一実施例としてのメモリチップ３００の端子の構成を示す説明図である。メモリチップ３００は、以下のような端子を有している。
【００１９】
Ａ０〜Ａ１９：アドレス入力端子（２０本），
＃ＣＳ：チップセレクト入力端子，
ＺＺ：スヌーズ入力端子，
＃ＷＥ：ライトイネーブル入力端子，
＃ＯＥ：アウトプットイネーブル入力端子，
＃ＬＢ：下位バイトイネーブル入力端子，
＃ＵＢ：上位バイトイネーブル入力端子，
ＩＯ０〜ＩＯ１５：入出力データ端子（１６本）。
【００２０】
なお、以下の説明では、端子名と信号名とに同じ符号を用いている。端子名（信号名）の先頭に「＃」が付されているものは、負論理であることを意味している。アドレス入力端子Ａ０〜Ａ１９と入出力データ端子ＩＯ０〜ＩＯ１５はそれぞれ複数本設けられているが、図１では簡略化されて描かれている。
【００２１】
このメモリチップ３００は、通常の非同期型ＳＲＡＭと同じ手順でアクセスすることが可能な疑似ＳＲＡＭ（ＶＳＲＡＭ）として構成されている。メモリチップ３００には、リフレッシュタイマ７０を含むリフレッシュ制御部が内蔵されている。本明細書では、外部装置からのデータの読み出しや書き込みの動作を「外部アクセス」と呼び、内蔵されたリフレッシュ制御部によるリフレッシュ動作を「内部リフレッシュ」または単に「リフレッシュ」と呼ぶ。
【００２２】
このメモリチップ３００の内部には、入出力アドレスＡ０〜Ａ１９の中のいずれか１ビット以上が変化したことを検出するためのアドレス遷移検出回路１１０が設けられている。後述するように、内蔵されたリフレッシュ制御部は、ＡＴＤ回路１１０で生成されたアドレス遷移信号に同期して外部アクセスと内部リフレッシュとの調停を行っている。なお、以下の説明では、アドレス遷移検出回路１１０を「ＡＴＤ回路」と呼び、アドレス遷移信号を「ＡＴＤ信号」と呼ぶ。
【００２３】
チップセレクト信号＃ＣＳとスヌーズ信号ＺＺは、メモリチップ３００の動作状態を制御するための信号である。図２は、チップセレクト信号＃ＣＳとスヌーズ信号ＺＺの信号レベルに応じたメモリチップ３００の動作状態の区分を示す説明図である。なお、本明細書において、「Ｈレベル」は２値信号の２つのレベルのうちの「１」レベルを意味し、「Ｌレベル」は「０」レベルを意味している。
【００２４】
チップセレクト信号＃ＣＳがＬレベル（アクティブ）でスヌーズ信号ＺＺがＨレベルのときは、リード／ライト・オペレーションサイクル（以下、単に「オペレーションサイクル」または「リード／ライトサイクル」と呼ぶ）が行われる。オペレーションサイクルでは、メモリチップ３００内のデータの読み出しや書き込みが行われる。
【００２５】
チップセレクト信号＃ＣＳとスヌーズ信号ＺＺが共にＨレベルのときには、スタンバイサイクルが行われる。スタンバイサイクルでは、すべてのワード線が非活性状態とされる。但し、内部リフレッシュが行われるときには、リフレッシュアドレスで指定されたワード線は活性化される。
【００２６】
チップセレクト信号＃ＣＳがＨレベル（非アクティブ）のときにスヌーズ信号ＺＺがＬレベルになると、メモリチップ３００はスヌーズ状態（「パワーダウン状態」とも呼ぶ）に移行する。スヌーズ状態では、リフレッシュ動作に必要な回路以外は停止している。スヌーズ状態では消費電力は極めて少ないので、メモリ内のデータのバックアップに適している。
【００２７】
リフレッシュ動作は、オペレーションサイクルとスタンバイサイクルでは第１のリフレッシュモードに従って実行され、スヌーズ状態では第２のリフレッシュモードに従って実行される。第１のリフレッシュモードでは、リフレッシュタイマ７０がリフレッシュタイミング信号を発生した後に、ＡＴＤ信号に同期してリフレッシュ動作が開始される。一方、第２のリフレッシュモードでは、リフレッシュタイマ７０がリフレッシュタイミング信号を発生すると直ちにリフレッシュ動作が開始される。第２のリフレッシュモードでのリフレッシュ動作はＡＴＤ信号と非同期に行われるので、アドレス信号の入力は不要である。このように、このメモリチップ３００は、３つの動作状態にそれぞれ適したリフレッシュモードに従ってリフレッシュを実行する。これらの２つのモードにおけるリフレッシュ動作の詳細については後述する。
【００２８】
上述の説明から理解できるように、チップセレクト信号＃ＣＳとスヌーズ信号ＺＺは、本発明における「半導体メモリ装置の動作状態を規定する動作状態信号」に相当する。
【００２９】
上述した３つの信号ＡＴＤ，＃ＣＳ，ＺＺ以外の信号は、通常のメモリチップに使用されるものとほぼ同じものである。アドレスＡ０〜Ａ１９は、２０ビットであり、１メガワードのアドレスを指定する。また、入出力データＩＯ０〜ＩＯ１５は、１ワード分の１６ビットのデータである。すなわち、アドレスＡ０〜Ａ１９の１つの値は１６ビット（１ワード）に対応しており、一度に１６ビットの入出力データＩＯ０〜ＩＯ１６を入出力することができる。
【００３０】
オペレーションサイクルにおいては、ライトイネーブル信号＃ＷＥがＬレベルになるとライトサイクルが実行され、Ｈレベルになるとリードサイクルが実行される。また、アウトプットイネーブル信号＃ＯＥがＬレベルになると、入出力端子ＩＯ０〜ＩＯ１５からの出力が可能になる。下位バイトイネーブル信号＃ＬＢや上位バイトイネーブル入力信号＃ＵＢは、１ワード（１６ビット）の下位バイトと上位バイトとのうちのいずれか１バイトのみに関して読み出しや書き込みを行うための制御信号である。例えば、下位バイトイネーブル信号＃ＬＢをＬレベルに設定し、上位バイトイネーブル信号＃ＵＢをＨレベルに設定すると、１ワードの下位８ビットのみに関して読み出しや書き込みが行われる。なお、図１では、電源端子は省略されている。
【００３１】
図３は、実施例のメモリチップ３００の動作の概要を示すタイミングチャートである。図２に示した３つの動作状態（オペレーション、スタンバイ、スヌーズ）のいずれであるかは、チップセレクト信号＃ＣＳとスヌーズ信号ＺＺの変化に応じて随時判断される。図３の最初の３つのサイクルは、オペレーションサイクルである。オペレーションサイクルでは、ライトイネーブル信号＃ＷＥのレベルに応じて読み出し（リードサイクル）と書き込み（ライトサイクル）のいずれかが実行される。なお、ＡＴＤ信号の最短周期Ｔｃ（すなわち、アドレスＡ０〜Ａ１９の変化の最短周期）は、このメモリチップ３００のサイクルタイム（「サイクル周期」とも呼ぶ）に相当する。サイクルタイムＴｃは、例えば約５０ｎｓから約１００ｎｓの範囲の値に設定される。
【００３２】
図３の４番目のサイクルでは、チップセレクト信号＃ＣＳがＨレベルに立ち上がっているので、スタンバイサイクルが開始される。５番目のサイクルでは、さらに、スヌーズ信号ＺＺがＬレベルに下がっているので、メモリチップ３００はスヌーズ状態となる。
【００３３】
Ｂ．回路の全体構成：
図４は、メモリチップ３００の内部構成を示すブロック図である。このメモリチップ３００は、データ入出力バッファ１０と、メモリセルアレイ２０と、アドレスバッファ６０とを備えている。メモリセルアレイ２０は、４つのブロック２０Ａ〜２０Ｄに分割されている。第１のブロック２０Ａは、メモリセルサブアレイ２２Ａと、行デコーダ２４Ａと、列デコーダ２６Ａとを有している。他のブロック２０Ｂ〜２０Ｄも同様である。ブロック２０Ａ〜２０Ｄの構成は同一なので、以下では主に第１のブロック２０Ａと、これに関連する他の回路について説明する。
【００３４】
１つのブロック２０Ａの構成は、典型的なＤＲＡＭのメモリセルアレイと同じである。すなわち、サブアレイ２２Ａは、１トランジスタ１キャパシタ型の複数のメモリセルがマトリクス状に配列されたものである。各メモリセルには、ワード線とビット線対とが接続されている。また、サブアレイ２２Ａの中には、図示しないプリチャージ回路やセンスアンプなども設けられている。行デコーダ２４Ａは、サブアレイ２２Ａ内の複数のワード線の中の１つを選択して活性化する。列デコーダ２６Ａは、サブアレイ２２Ａ内の複数組のビット線対の中の１ワード（１６ビット）分のビット線対を同時に選択する。従って、外部装置は、１つのアドレスＡ０〜Ａ１９を入力することにより、１つのブロック内の１６ビット（１ワード）のデータに同時にアクセスすることが可能である。
【００３５】
図４の左下側に示すアドレスバッファ６０には、２０ビットのアドレスＡ０〜Ａ１９が入力される。アドレスＡ０〜Ａ１９は、ＡＴＤ回路１１０から供給されるＡＴＤ信号に同期してアドレスバッファ６０内でラッチされ、他の回路に供給される。最下位の２ビットのアドレスＡ０〜Ａ１は、４つのブロック２０Ａ〜２０Ｄのうちのいずれか１つを選択するためのブロックアドレスとして用いられる。また、ブロックアドレスＡ０〜Ａ１よりも上位の６ビットのアドレスＡ２〜Ａ７は列アドレスとして用いられ、他の１２ビットのアドレスＡ８〜Ａ１９は、行アドレスとして用いられる。従って、ブロックアドレスＡ０〜Ａ１によって４つのブロック２０Ａ〜２０Ｄのうちの１つが選択され、選択されたブロックの中から、列アドレスＡ２〜Ａ７と行アドレスＡ８〜Ａ１９によって１ワード分（１６ビット）のデータが選択される。選択された１ワード分のデータは、データ入出力バッファ１０を介して読み出され、あるいは書き込まれる。
【００３６】
１つのブロック２０Ａには、行プリデコーダ３０Ａと、ブロックコントローラ４０Ａと、リフレッシュ要求信号発生回路５０Ａとがこの順に接続されている。他のブロック２０Ｂ〜２０Ｄについても同様である。メモリチップ３００内には、さらに、リフレッシュタイマ７０と、リフレッシュカウンタコントローラ９０と、リフレッシュカウンタ１００と、ＡＴＤ回路１１０とが設けられている。
【００３７】
リフレッシュタイマ７０は、一定のリフレッシュ周期毎にリフレッシュタイミング信号ＲＦＴＭを発生する回路である。リフレッシュタイマ７０は、例えばリングオシレータによって構成される。リフレッシュ周期は、例えば約３２μｓに設定されている。
【００３８】
ＡＴＤ回路１１０は、外部装置から供給された入出力アドレスＡ０〜Ａ１９の中のいずれか１ビット以上に変化があるか否か検出し、変化が検出されたときには、ＡＴＤ信号を生成する。図５は、ＡＴＤ回路１１０の内部構成を示すブロック図である。ＡＴＤ回路１１０は、２０ビットの入出力アドレスＡ０〜Ａ１９の各ビットに対応した２０個の遷移検出回路１１１と、２０入力ＯＲゲート１１８と、を備えている。個々の遷移検出回路１１１は、インバータ１１２と、２つのパルス発生回路１１３，１１４と、ＯＲゲート１１５とを有している。パルス発生回路１１３，１１４としては、例えばワンショットマルチバイブレータが使用される。
【００３９】
第１のパルス発生回路１１３は、アドレスビットＡ０の立ち上がりエッジに応じて、所定のパルス幅を有するパルスを１つ生成する。また、インバータ１１２と第２のパルス発生回路１１４は、アドレスビットＡ０の立ち下がりエッジに応じて、所定のパルス幅を有するパルスを１つ生成する。従って、ＯＲゲート１１５からは、アドレスビットＡ０の立ち上がりエッジと立ち下がりエッジの各エッジ毎に、パルスが１つずつ出力される。これは、他のアドレスビットＡ１〜Ａ１９についても同様である。
【００４０】
２０入力ＯＲゲート１１８には、２０個の遷移検出回路１１１の出力が入力されている。従って、２０ビットの入出力アドレスＡ０〜Ａ１９の中の１つ以上のビットのレベルが変化すると、ＯＲゲート１１８からパルス状のＡＴＤ信号が出力される。図４に示したように、このＡＴＤ信号は、アドレスバッファ６０やリフレッシュ要求信号発生回路５０Ａ〜５０Ｄに供給されている。
【００４１】
リフレッシュ要求信号発生回路５０Ａ〜５０Ｄは、リフレッシュタイマ７０から供給されるリフレッシュタイミング信号ＲＦＴＭに応じて、各ブロック２０Ａ〜２０Ｄのためのリフレッシュ要求信号ＲＦＲＥＱ０〜ＲＦＲＥＱ３を発生する。このリフレッシュ要求信号ＲＦＲＥＱ０〜ＲＦＲＥＱ３は、対応するブロックコントローラ４０Ａ〜４０Ｄにそれぞれ与えられる。
【００４２】
ブロックコントローラ４０Ａ〜４０Ｄには、リフレッシュ要求信号ＲＦＲＥＱ０〜ＲＦＲＥＱ３とともに、外部装置から与えられたブロックアドレスＡ０〜Ａ１が供給されている。リフレッシュ要求信号ＲＦＲＥＱ０〜ＲＦＲＥＱ３は、４つのブロック２０Ａ〜２０Ｄにおいてリフレッシュ動作を開始すべきことを意味している。また、オペレーションサイクルでは、ブロックアドレスＡ０〜Ａ１は、４つのブロック２０Ａ〜２０Ｄのいずれに外部アクセスが要求されているかを示している。そこで、ブロックコントローラ４０Ａ〜４０Ｄは、これらの信号ＲＦＲＥＱ０〜ＲＦＲＥＱ３，Ａ０〜Ａ１に応じて、４つのブロックに対する外部アクセスと内部リフレッシュとを調停する。この調停は、具体的には、外部アクセス実施信号＃ＥＸ０〜＃ＥＸ３とリフレッシュ実施信号＃ＲＦ０〜＃ＲＦ３のレベルをそれぞれ設定することによって行われる。
【００４３】
行プリデコーダ３０Ａ〜３０Ｄは、外部アクセス実施信号＃ＥＸ０〜＃ＥＸ３とリフレッシュ実施信号＃ＲＦ０〜＃ＲＦ３のレベルに応じて、外部装置から入力された行アドレスＡ８〜Ａ１９と、リフレッシュカウンタ１００から与えられたリフレッシュアドレスＲＦＡ８〜ＲＦＡ１９とのうちの一方を選択して、行デコーダ２４Ａ〜２４Ｄに供給する。このアドレスの選択は、それぞれの行プリデコーダ毎に独立に行なわれる。例えば、リフレッシュの要求があったときに、これと同時に第１のブロック２０Ａに対する外部アクセスの要求がなされたときには、第１の行プリデコータ３０Ａは行アドレスＡ８〜Ａ１９を選択して第１のブロック２０Ａに供給し、一方、他の行プリデコータ３０Ｂ〜３０ＤはリフレッシュアドレスＲＦＡ８〜ＲＦＡ１９を選択して対応するブロック２０Ｂ〜２０Ｄにそれぞれ供給する。
【００４４】
なお、リフレッシュ要求信号発生回路５０Ａ〜５０Ｄと、ブロックコントローラ４０Ａ〜４０Ｄと、行プリデコーダ３０Ａ〜３０Ｄの構成と動作については、さらに後述する。
【００４５】
リフレッシュカウンタコントローラ９０は、４つのブロック２０Ａ〜２０Ｄのすべてにおいて、同一のリフレッシュアドレスに対するリフレッシュ動作が完了したか否かを検出する。この検出は、後述するように、４つのリフレッシュ要求信号ＲＦＲＥＱ０〜ＲＦＲＥＱ３のレベル変化を調べることによって行われる。４つのブロック２０Ａ〜２０Ｄにおけるリフレッシュ動作が完了すると、リフレッシュカウンタコントローラ９０は、リフレッシュカウンタ１００にカウントアップ信号＃ＣＮＴＵＰを供給する。リフレッシュカウンタ１００は、このカウントアップ信号＃ＣＮＴＵＰに応じてリフレッシュアドレスＲＦＡ８〜ＲＦＡ１９の値を１つカウントアップする。
【００４６】
メモリチップ３００は、図４に示した回路の外に、チップセレクト信号＃ＣＳやスヌーズ信号ＺＺに従ってチップ内の回路の動作状態を制御するコントローラや、各種のイネーブル信号＃ＷＥ，＃ＯＥ，＃ＬＢ，＃ＵＢに応じて入出力状態を制御するコントローラなどを有しているが、図４では、図示の便宜上省略されている。
【００４７】
なお、図４に示した回路のうちで、メモリセルアレイ２０と、データ入出力バッファ１０と、アドレスバッファ６０と、ＡＴＤ回路１１０以外の回路（３０Ａ〜３０Ｄ，４０Ａ〜４０Ｄ，５０Ａ〜５０Ｄ，７０，９０，１００）で構成される回路部分は、本発明における「リフレッシュ制御部」に相当する。また、特に、行プリデコーダ３０Ａ〜３０Ｄと、ブロックコントローラ４０Ａ〜４０Ｄと、リフレッシュ要求信号発生回路５０Ａ〜５０Ｄとで構成される回路部分は、内部リフレッシュと外部アクセスとの調停を行う調停回路としての機能を有している。
【００４８】
Ｃ．リフレッシュ制御部の内部構成と動作：
図６は、リフレッシュ要求信号発生回路５０Ａと、ブロックコントローラ４０Ａの内部構成を示すブロック図である。なお、他のリフレッシュ要求信号発生回路５０Ｂ〜５０Ｄや、他のブロックコントローラ４０Ｂ〜４０Ｄもこれらと同一の構成を有している。
【００４９】
リフレッシュ要求信号発生回路５０Ａは、インバータ５２と、ＮＡＮＤゲート５４と、パルス発生回路５５と、２つのラッチ回路５６，５８と、ＡＮＤゲート５７とを備えている。
【００５０】
ＮＡＮＤゲート５４の一方の入力端子にはスヌーズ信号ＺＺが入力されており、他方の入力端子にはＡＴＤ信号がインバータ５２で反転されて入力されている。ＮＡＮＤゲート５４の出力Ｑ５４は、ＡＮＤゲート５７に入力されている。
【００５１】
パルス発生回路５５は、リフレッシュタイミング信号ＲＦＴＭの立ち上がりエッジに応じてパルス信号Ｑ５５を発生する。このパルス発生回路５５は、例えばワンショットマルチバイブレータで構成される。パルス信号Ｑ５５は、第１のラッチ５６のセット入力端子に与えられている。このラッチ５６の出力Ｑ５６は、ＮＡＮＤゲート５４の出力Ｑ５４とともに、ＡＮＤゲート５７に入力されている。ＡＮＤゲート５７の出力Ｑ５７は、第２のラッチ５８のセット入力端子に供給されている。このラッチ５８の出力Ｑ５８は、リフレッシュ要求信号ＲＦＲＥＱ０としてブロックコントローラ４０Ａに供給されており、また、第１のラッチ５６のリセット入力端子にも入力されている。
【００５２】
ブロックコントローラ４０Ａは、外部アクセス実施信号発生回路４２と、リフレッシュ実施信号発生回路４４と、パルス発生回路４６とを備えている。外部アクセス実施信号発生回路４２には、チップセレクト信号＃ＣＳと、ブロックアドレスＡ０〜Ａ１と、ＡＴＤ信号とが入力されている。リフレッシュ実施信号発生回路４４には、これらの信号＃ＣＳ，Ａ０〜Ａ１，ＡＴＤの他に、リフレッシュ要求信号ＲＦＲＥＱ０も入力されている。
【００５３】
外部アクセス実施信号発生回路４２は、ＡＴＤ信号の立ち上がりエッジにおいて、このブロックコントローラ４０Ａに関連するブロック２０Ａに対して外部アクセスが要求されているか否かを判断する。この判断は、チップセレクト信号＃ＣＳと、ブロックアドレスＡ０〜Ａ１とに基づいて行われる。すなわち、チップセレクト信号＃ＣＳがＬレベル（アクティブ）であり、かつ、ブロックアドレスＡ０〜Ａ１が”００”のときには、ブロック２０Ａに対して外部アクセスが要求されているものと判断される。このとき、外部アクセス実施信号発生回路４２は、外部アクセス実施信号＃ＥＸ０をＬレベル（アクティブ）に設定する。また、ブロック２０Ａへの外部アクセスの要求が無いときには、外部アクセス実施信号発生回路４２は、外部アクセス実施信号＃ＥＸ０を非アクティブ（Ｈレベル）に設定する。
【００５４】
リフレッシュ実施信号発生回路４４も、外部アクセス実施信号発生回路４２と同様に、ブロック２０Ａへの外部アクセスが要求されているか否かを判断する。ブロック２０Ａに対して外部アクセスの要求が無く、かつ、リフレッシュ要求があるときには、リフレッシュ実施信号発生回路４４は、リフレッシュ実施信号＃ＲＦ０をＬレベル（アクティブ）に設定する。また、外部アクセスもリフレッシュ要求も無いときには、リフレッシュ実施信号＃ＲＦ０をＨレベル（非アクティブ）に設定する。なお、リフレッシュ実施信号＃ＲＦ０がアクティブになると、ブロック２０Ａにおけるリフレッシュ動作が開始される。
【００５５】
ブロック２０Ａへの外部アクセスの要求がある場合には、リフレッシュ要求があっても、リフレッシュ実施信号＃ＲＦ０はＨレベル（非アクティブ）に設定される。その後、リフレッシュ実施信号＃ＲＦ０は、ブロック２０Ａに対する外部アクセスが終了するまでＨレベルに保持され、外部アクセスが終了した後にＬレベル（アクティブ）に設定される。なお、ブロック２０Ａに対する外部アクセスが終了する場合としては、このブロック２０Ａ以外のブロックに対する外部アクセスが要求される第１の場合と、チップセレクト信号＃ＣＳがＨレベル（非アクティブ）になってスタンバイサイクルとなる第２の場合とが存在する。リフレッシュ実施信号発生回路４４は、ＡＴＤ信号の立ち上がりエッジが発生するたびに、これらの２つの場合のいずれかが発生したか否かを調べ、いずれかが発生した時点でリフレッシュ実施信号＃ＲＦ０をＬレベル（アクティブ）に設定する。こうしてリフレッシュ実施信号＃ＲＦ０がアクティブになると、その時点からブロック２０Ａにおけるリフレッシュ動作が開始される。
【００５６】
パルス発生回路４６は、リフレッシュ実施信号＃ＲＦ０の立ち上がりエッジに応じて、短パルス状のリセット信号ＲＥＳＥＴ０を発生する。このパルス発生回路４６は、例えばワンショットマルチバイブレータで構成される。このリセット信号ＲＥＳＥＴ０は、第２のラッチ５８のリセット入力端子に与えられている。
【００５７】
図７は、スタンバイサイクルにおけるリフレッシュ動作の開始を示すタイミングチャートである。時刻ｔ１では、リフレッシュタイマ７０から供給されるリフレッシュタイミング信号ＲＦＴＭ（図７（ｆ））がＨレベルに立ち上がり、これによって、リフレッシュ動作を開始すべきことがリフレッシュ要求信号発生回路５０Ａに通知される。時刻ｔ１においてリフレッシュタイミング信号ＲＦＴＭがＨレベルに立ち上がると、パルス信号Ｑ５５（図７（ｇ））が発生し、第１のラッチ５６の出力Ｑ５６（図７（ｈ））もこれに応じてＨレベルに立ち上がる。
【００５８】
その後、アドレスＡ０〜Ａ１９（図７（ｄ））が変化して、ＡＴＤ信号のパルスが発生する（図７（ａ））。なお、スタンバイサイクルにおいては、原則として入出力アドレスＡ０〜Ａ１９が変化する必要は無い。しかし、図２で説明したように、スタンバイサイクルでは、ＡＴＤ信号に同期してリフレッシュを実行する第１のリフレッシュモードが採用されている。そこで、外部装置は、スタンバイサイクルの期間中において、少なくとも１つのアドレスビット（例えばＡ０）を定期的に変化させて内部リフレッシュを実行させる。このようなアドレスビットの変化の周期は、リフレッシュタイミング信号ＲＦＴＭで規定されるリフレッシュ周期の１／２以下であることが好ましい。この理由は、リフレッシュ周期の１／２以下の期間毎にアドレスビットが変化すれば、リフレッシュタイミング信号ＲＦＴＭがＨレベルの期間において必ずＡＴＤ信号が発生するからである。
【００５９】
ＡＴＤ信号の立ち上がりエッジの時刻ｔ２においては、第１のラッチ５６の出力Ｑ５６（図７（ｈ））は、Ｈレベルに保たれている。従って、ＡＮＤゲート５７の出力Ｑ５７（図７（ｉ））はＮＡＮＤゲート５４の出力Ｑ５４の変化に応じてＨレベルに立ち上がり、第２のラッチ５８をセットする。この結果、第２のラッチ５８の出力であるリフレッシュ要求信号ＲＦＲＥＱ０（図７（ｊ））がＨレベルに立ち上がる。
【００６０】
なお、時刻ｔ２では、チップセレクト信号＃ＣＳとスヌーズ信号ＺＺがいずれもＨレベルになっているので、時刻ｔ２以降はスタンバイサイクルが実行され、外部アクセスは実行されない。従って、外部アクセス実施信号発生回路４２は、外部アクセス実施信号＃ＥＸ０（図７（ｋ））をＨレベル（非アクティブ）に保持する。
【００６１】
リフレッシュ実施信号発生回路４４は、リフレッシュ要求信号ＲＦＲＥＱ０に応じて、リフレッシュ実施信号＃ＲＦ０（図７（ｌ））をＬレベル（アクティブ）に設定する。この後、リフレッシュ動作を行うために十分な時間が経過すると、リフレッシュ実施信号発生回路４４は、リフレッシュ実施信号＃ＲＦ０をＨレベル（非アクティブ）に立ち上げる。パルス発生回路４６は、リフレッシュ実施信号＃ＲＦ０の立ち上がりエッジに応じてリセット信号ＲＥＳＥＴ０のパルスを発生する（図７（ｍ））。このリセット信号ＲＥＳＥＴ０は、第２のラッチ５８のリセット入力端子に与えられているので、リフレッシュ要求信号ＲＦＲＥＱ０は、リセット信号ＲＥＳＥＴ０のパルスに応じてＬレベル（非アクティブ）に戻る。
【００６２】
なお、リフレッシュ要求信号ＲＦＲＥＱ０は、第１のラッチ５６のリセット入力端子にも入力されているので、このラッチ５６はリフレッシュ要求信号ＲＦＲＥＱ０の立ち上がりに応じてリセットされる（図７（ｈ））。
【００６３】
図８は、オペレーションサイクルにおけるリフレッシュ動作の開始を示すタイミングチャートである。オペレーションサイクルでは、データの書き込みや読み出しが行われるので、アドレスＡ０〜Ａ１９は頻繁に変化する。従って、ＡＴＤ信号のパルスも、アドレスＡ０〜Ａ１９の変化に応じて頻繁に発生する。
【００６４】
時刻ｔ１１においてリフレッシュタイミング信号ＲＦＴＭ（図８（ｆ））がＨレベルに立ち上がると、次のＡＴＤ信号の立ち上がりエッジの時刻ｔ１２においてリフレッシュ要求信号ＲＦＲＥＱ０（図８（ｊ））がＨレベルに立ち上がる。ここまでの動作は、図７に示したスタンバイサイクルにおける動作と同じである。
【００６５】
図８の例では、時刻ｔ１２においてチップセレクト信号＃ＣＳがＬレベルに下がっているので、時刻ｔ１２以降はオペレーションサイクルが実行される。また、このときのブロックアドレスＢＡ（＝Ａ０〜Ａ１）の値は、”００”であり、第１のブロック２０Ａに対する外部アクセスが要求されていることを示している。従って、外部アクセス実施信号発生回路４２（図６）は、外部アクセス実施信号＃ＥＸ０（図８（ｋ））をＬレベル（アクティブ）に設定し、一方、リフレッシュ実施信号発生回路４４は、リフレッシュ実施信号＃ＲＦ０（図８（ｌ））をしばらくの間はＨレベル（非アクティブ）に維持する。
【００６６】
ＡＴＤ信号の次の立ち上がりエッジの時刻ｔ１３では、ブロック２０Ａに対する外部アクセスが継続しているので、外部アクセス実施信号＃ＥＸ０とリフレッシュ要求信号ＲＦＲＥＱ０のレベルには変化は無い。一方、さらに次の立ち上がりエッジの時刻ｔ１４では、ブロックアドレスＢＡが第２のブロック２０Ｂへの外部アクセスを示す値に変化している。そこで、時刻ｔ１４以降のサイクルでは、第１のブロック２０Ａに対する外部アクセス実施信号＃ＥＸ０はＨレベル（非アクティブ）になり、また、リフレッシュ実施信号＃ＲＦ０はＬレベル（アクティブ）になる。この結果、時刻ｔ１４以降のサイクルにおいて、第１のブロック２０Ａでのリフレッシュ動作が実行される。なお、チップ全体のリフレッシュ動作については、さらに後述する。
【００６７】
以上のように、スタンバイサイクルやオペレーションサイクルにおいては、リフレッシュタイミング信号ＲＦＴＭによってリフレッシュ動作をすべきことが通知されると、ＡＴＤ信号に同期してリフレッシュ要求信号ＲＦＲＥＱ０が発生し、これに応じてリフレッシュ動作が開始される。
【００６８】
図９は、スヌーズ状態おけるリフレッシュ動作の開始を示すタイミングチャートである。スヌーズ状態では、スヌーズ信号ＺＺはＬレベルに保たれているので、ＮＡＮＤゲート５４の出力Ｑ５４はＨレベルに保たれる（図９（ｅ））。従って、時刻ｔ２１においてリフレッシュタイミング信号ＲＦＴＭ（図９（ｆ））が立ち上がり、これに応じて第１のラッチ５６の出力Ｑ５６（図９（ｈ））も立ち上がると、ＡＮＤゲート５７の出力Ｑ５７（図９（ｉ））がＨレベルに立ち上がる。また、第２のラッチ５８の出力であるリフレッシュ要求信号ＲＦＲＥＱ０（図９（ｊ））も、これに応じてＨレベルに立ち上がる。スヌーズ状態では外部アクセスは行われないので、リフレッシュ要求信号ＲＦＲＥＱ０がＨレベルになると、リフレッシュ実施信号＃ＲＦ０が必ずＬレベル（アクティブ）になり、リフレッシュ動作が直ちに開始される。この時点以降の動作は図７と同様である。
【００６９】
このように、スヌーズ状態では、リフレッシュタイミング信号ＲＦＴＭによって内部リフレッシュを実行すべきことが通知されると、４つのブロック２０Ａ〜２０Ｄにおけるリフレッシュ動作が直ちに開始される。従って、スヌーズ状態では、アドレスＡ０〜Ａ１９やＡＴＤ信号を必要とすることなく、メモリチップ３００の内部回路のみでリフレッシュ動作を実行することが可能である。
【００７０】
図１０は、スヌーズ状態からオペレーションサイクルに移行する場合を示すタイミングチャートである。時刻ｔ２１では、スヌーズ状態においてリフレッシュ動作が開始されている。リフレッシュが開始されるときの各信号の動作（図１０（ｅ）〜（ｍ））は、図９と同じである。時刻ｔ２２では、リフレッシュ実施信号＃ＲＦ０（図１０（ｌ））がＬレベル（アクティブ）に設定され、これに応じて第１のブロック２０Ａにおけるリフレッシュが開始される。
【００７１】
この例では、この時刻ｔ２２においてチップセレクト信号＃ＣＳとスヌーズ信号ＺＺが変化して、オペレーションサイクルが開始されている。このとき、リフレッシュが既に開始されているので、外部アクセスはこのリフレッシュが終了してから行われる。すなわち、外部アクセス実施信号＃ＥＸ０（図１０（ｋ））は、オペレーションサイクルが始まった時刻ｔ２２から時間Ｔｄだけ遅れてＬレベル（アクティブ）になる。
【００７２】
オペレーションサイクルにおける外部アクセス実施信号＃ＥＸ０のタイミングは、図１０のような場合に常に適合できるように設定されている。すなわち、オペレーションサイクルにおいては、外部アクセス実施信号＃ＥＸ０のレベルは、オペレーションサイクルが開始される時刻（具体的には、チップセレクト信号＃ＣＳがＨレベルからＬレベルに変化する時刻）から、所定の遅延時間Ｔｄだけ遅れて外部アクセスが開始されるように設定される。これは、他のブロックに対する外部アクセス実施信号＃ＥＸ１〜＃ＥＸ３も同じである。
【００７３】
メモリチップ３００のサイクル周期Ｔｃは、図１０のような場合においても外部アクセスが１回のサイクル周期Ｔｃ内で終了するように、十分長く設定されることが好ましい。すなわち、サイクル周期Ｔｃの長さは、オペレーションサイクルが開始される時刻においてちょうど内部リフレッシュが開始されていた場合を想定しても、そのオペレーションサイクルにおいて外部アクセスが完了できるように設定されていることが好ましい。このようにすれば、図１０のような場合でも外部アクセスを１回のサイクル周期Ｔｃの中で完了できるので、外部装置は内部リフレッシュを考慮せずに、任意のタイミングでメモリチップ３００にアクセスすることが可能である。これによって、リフレッシュの透過性を高めることが可能である。
【００７４】
図１１は、行プリデコーダ３０Ａの内部構成を示すブロック図である。行プリデコーダ３０Ａは、２つのスイッチ＆ラッチ回路３４，３６と、判定回路３８とを備えている。他の行プリデコーダ３０Ｂ〜３０Ｄも同一の構成を有している。
【００７５】
判定回路３８には、ブロックコントローラ４０Ａから供給された外部アクセス実施信号＃ＥＸ０とリフレッシュ実施信号＃ＲＦ０とが入力されている。外部アクセス実施信号＃ＥＸ０がアクティブ（Ｌレベル）のときには、判定回路３８は、第１のスイッチ＆ラッチ回路３４に供給するラッチ信号ＬＥＸをアクティブに設定する。第１のスイッチ＆ラッチ回路３４は、このラッチ信号ＬＥＸに応じて、外部装置から入力された行アドレスＡ８〜Ａ１９をラッチして行デコーダ２４Ａに供給する。このとき、第２のスイッチ＆ラッチ回路３６に供給されるラッチ信号ＬＲＦは非アクティブに設定され、第２のスイッチ＆ラッチ回路３６からの出力が禁止される。
【００７６】
一方、リフレッシュ実施信号＃ＲＦ０がアクティブ（Ｌレベル）のときには、判定回路３８は、第２のスイッチ＆ラッチ回路３６に供給するラッチ信号ＬＲＦをアクティブに設定する。第２のスイッチ＆ラッチ回路３６は、このラッチ信号ＬＥＸに応じてリフレッシュアドレスＲＦＡ８〜ＲＦＡ１９をラッチして行デコーダ２４Ａに供給する。このとき、第１のスイッチ＆ラッチ回路３４に供給されるラッチ信号ＬＥＸは非アクティブに設定され、第１のスイッチ＆ラッチ回路３４からの出力が禁止される。
【００７７】
なお、ブロックコントローラ４０Ａ（図６）は、同一のブロック２０Ａに対する外部アクセス実施信号＃ＥＸ０とリフレッシュ実施信号＃ＲＦ０とを同時にアクティブにすることが無いように構成されている。外部アクセス実施信号＃ＥＸ０とリフレッシュ実施信号＃ＲＦ０がいずれも非アクティブのときには、行プリデコーダ３０Ａは、行デコーダ２４Ａにアドレスを供給しない。
【００７８】
このように、行プリデコーダ３０Ａは、外部アクセス実施信号＃ＥＸ０とリフレッシュ実施信号＃ＲＦ０のレベルに応じて、外部装置から入力された行アドレスＡ８〜Ａ１９と、リフレッシュアドレスＲＦＡ８〜ＲＦＡ１９とのうちの一方を選択して供給する。従って、ブロック２０Ａに対して外部アクセスが要求されているときには、行アドレスＡ８〜Ａ１９に応じてブロック２０Ａ内の１本のワード線が活性化される。一方、ブロック２０Ａに対して外部アクセスが要求されておらず、かつ、リフレッシュが要求されているときには、リフレッシュアドレスＲＦＡ８〜ＲＦＡ１９に応じて、ブロック２０Ａの１本のワード線上の複数のメモリセルに関するリフレッシュ動作が実行される。
【００７９】
上述した図７〜図１０の動作は、他のブロック２０Ｂ〜２０Ｄも同様である。但し、外部アクセスは、ブロックアドレスＡ０〜Ａ１で指定された１つのブロックのみに関して実行され、２つ以上のブロックに対して同時に外部アクセスが行われることは無い。一方、以下に説明するように、リフレッシュ動作は、４つのブロック２０Ａ〜２０Ｄにおいて同時に実施することができる。
【００８０】
Ｄ．チップ全体のリフレッシュ動作：
図１２は、スタンバイサイクルにおけるチップ全体のリフレッシュ動作を示すタイミングチャートである。図７において説明したように、時刻ｔ１においてリフレッシュタイミング信号ＲＦＴＭ（図１２（ｅ））が立ち上がると、ＡＴＤ信号（図１２（ａ））の立ち上がりエッジ（時刻ｔ２）に同期して、ブロック２０Ａに対するリフレッシュ要求信号ＲＦＲＥＱ０がＨレベルに立ち上がる。このとき、他のブロック２０Ｂ〜２０Ｄに対するリフレッシュ要求信号ＲＦＲＥＱ１〜ＲＥＲＥＱ３も同時にＨレベルに立ち上がる。スタンバイサイクルでは、外部アクセスは行われないので、４つのブロック２０Ａ〜２０Ｄに対する外部アクセス要求信号＃ＥＸ０〜＃ＥＸ３はＨレベル（非アクティブ）に保持され、リフレッシュ実施信号＃ＲＦ０〜３はＬレベル（アクティブ）に設定される。この結果、４つのブロック２０Ａ〜２０Ｄにおいて、同じリフレッシュアドレスＲＦＡ８〜ＲＦＡ１９（図１２（ｔ））で指定されるｎ番目のワード線上のすべてのメモリセルがリフレッシュされる。
【００８１】
４つのブロック２０Ａ〜２０Ｄにおけるリフレッシュ動作がすべて完了すると、４つのリフレッシュ要求信号ＲＦＲＥＱ０〜ＲＦＲＥＱ３（図１２（ｆ）〜（ｉ））がＬレベルに戻る。リフレッシュカウンタコントローラ９０（図４）は、これらのリフレッシュ要求信号ＲＦＲＥＱ０〜ＲＦＲＥＱ３のレベル変化に応じて、カウントアップ信号＃ＣＮＴＵＰ（図１２（ｓ））を発生する。
【００８２】
図１３は、リフレッシュカウンタコントローラ９０の内部構成を示すブロック図である。このコントローラ９０は、４入力ＮＯＲゲート９２と、ＮＡＮＤゲート９４と、遅延回路９６と、インバータ９８とを備えている。４入力ＮＯＲゲート９２には、４つのリフレッシュ要求信号ＲＦＲＥＱ０〜ＲＦＲＥＱ３が入力されている。４入力ＮＯＲゲート９２の出力Ｑ９２は、ＮＡＮＤゲート９４の一方の入力端子に入力されている。出力Ｑ９２は、さらに、遅延回路９６で遅延され、インバータ９８で反転された後に、ＮＡＮＤゲート９４の他方の入力端子に入力されている。この構成から理解できるように、ＮＡＮＤゲート９４から出力されるカウントアップ信号＃ＣＮＴＵＰは、４つのリフレッシュ要求信号ＲＦＲＥＱ０〜ＲＦＲＥＱ３が共にＬレベルに立ち下がった後に、遅延回路９６における遅延時間だけＬレベルとなるようなパルス信号となる（図１２（ｓ））。
【００８３】
リフレッシュカウンタ１００は、このカウントアップ信号＃ＣＮＴＵＰに応じて、リフレッシュアドレスＲＦＡ８〜ＲＦＡ１９（図１２（ｔ））を１つカウントアップする。従って、次のリフレッシュ動作は、ｎ＋１番目のワード線に関して行われる。
【００８４】
このように、スタンバイサイクルでは、いずれのブロック２０Ａ〜２０Ｄに対しても外部アクセスが無いので、４つのブロック２０Ａ〜２０Ｄにおいて同時にリフレッシュ動作が実行される。
【００８５】
図１４は、オペレーションサイクルにおけるチップ全体のリフレッシュ動作を示すタイミングチャートである。図８においても説明したように、時刻ｔ１１においてリフレッシュタイミング信号ＲＦＴＭ（図１４（ｅ））が立ち上がると、ＡＴＤ信号（図１４（ａ））の次の立ち上がりエッジ（時刻ｔ１２）に同期して、ブロック２０Ａに対するリフレッシュ要求信号ＲＦＲＥＱ０がＨレベルに立ち上がる。このとき、他のブロック２０Ｂ〜２０Ｄに対するリフレッシュ要求信号ＲＦＲＥＱ１〜ＲＦＲＥＱ３も同時にＨレベルに立ち上がる。この時刻ｔ１２では、ブロックアドレスＡ０〜Ａ１の値が”００”であり、第１のブロックに対する外部アクセスが要求されている。従って、第１のブロック２０Ａに対する外部アクセス実施信号＃ＥＸ０（図１４（ｋ））がＬレベル（アクティブ）に設定され、リフレッシュ実施信号＃ＲＦ０はＨレベル（非アクティブ）に維持される。ここまでの動作は、図８に説明したものと同じである。
【００８６】
時刻ｔ１２において外部アクセスが要求されていない他のブロック２０Ｂ〜２０Ｄに関しては、外部アクセス実施信号＃ＥＸ１〜＃ＥＸ３（図１４（ｌ）〜（ｎ））はＨレベル（非アクティブ）に保持され、リフレッシュ実施信号＃ＲＦ０（図１４（ｐ）〜（ｒ））はＬレベル（アクティブ）に設定される。従って、時刻ｔ１２から始まるサイクルでは、第１のブロック２０Ａに対しては外部アクセスが実行され、他の３つのブロック２０Ｂ〜２０Ｄに対してはリフレッシュ動作が行われる。３つのブロック２０Ｂ〜２０Ｄに関するリフレッシュ要求信号ＲＦＲＥＱ１〜ＲＦＲＥＱ３は、リフレッシュ動作の終了に応じてＬレベルに戻る。一方、リフレッシュ動作が保留されているブロック２０Ａに対するリフレッシュ要求信号ＲＦＲＥＱ０は、Ｈレベルのまま維持される。
【００８７】
次のＡＴＤ信号の立ち上がりエッジ（時刻ｔ１３）においても、第１のブロック２０Ａに対する外部アクセスが継続されているので、このブロック２０Ａにおけるリフレッシュ動作は行われない。従って、リフレッシュ要求信号ＲＦＲＥＱ０はＨレベルに維持される。
【００８８】
さらに次のＡＴＤ信号の立ち上がりエッジ（時刻ｔ１４）においては、ブロックアドレスＢＡ（＝Ａ０〜Ａ１）が、第２のブロック２０Ｂを示す値に変化している。そこで、外部アクセス実施信号発生回路４２は、第１のブロック２０Ａに対する外部アクセス実施信号＃ＥＸ０（図１４（ｋ））をＨレベル（非アクティブ）に立ち上げるとともに、リフレッシュ実施信号＃ＲＦ０（図１４（ｏ））をＬレベル（アクティブ）に設定して、リフレッシュ動作を実行させる。すなわち、時刻ｔ１４から始まるサイクルでは、第１のブロック２０Ａにおいてのみリフレッシュ動作が行われる。このリフレッシュ動作が終了すると、リフレッシュ要求信号ＲＦＲＥＱ０がＬレベルに戻る。
【００８９】
こうして、４つのブロック２０Ａ〜２０Ｄにおけるリフレッシュ動作がすべて完了して４つのリフレッシュ要求信号ＲＦＲＥＱ０〜ＲＦＲＥＱ３がＬレベルに戻ると、カウントアップ信号＃ＣＮＴＵＰ（図１４（ｓ））が発生し、リフレッシュアドレスＲＦＡ８〜ＲＦＡ１９（図１４（ｔ））が１つカウントアップされる。
【００９０】
なお、同じブロック２０Ａに対する外部アクセスが、１リフレッシュ周期（リフレッシュタイミング信号ＲＦＴＭの周期）以上継続している場合も考えられる。このような場合には、リフレッシュアドレスＲＦＡ８〜ＲＦＡ１９がカウントアップされる前に、次のリフレッシュタイミングが生じてしまう。このときには、４つのブロック２０Ａ〜２０Ｄについて、再度ｎ番目のワード線についてのリフレッシュが図１４の手順で実行される。すなわち、リフレッシュアドレスのカウントアップは、すべてのブロックにおいて、同じリフレッシュアドレスに関するリフレッシュ動作が完了した後に行われるので、４つのブロック２０Ａ〜２０Ｄのすべてのワード線に関するリフレッシュを確実に実行することが可能である。
【００９１】
このように、オペレーションサイクルにおいては、リフレッシュ動作が要求されているときには、外部アクセスが要求されているブロックに関するリフレッシュ動作のみが延期され、他の３つのブロックにおいてはリフレッシュ動作がそのまま実行される。そして、外部アクセスがなされていたブロックに対する外部アクセスが終了すると、そのブロックに対するリフレッシュ動作が実行される。このような動作には、以下のようないくつかの利点がある。
【００９２】
第１の利点は、リフレッシュの透過性を確保できる点である。ここで、「リフレッシュの透過性」とは、外部装置から見たときに、内部リフレッシュによって外部アクセスが遅れることが無いことを意味している。すなわち、オペレーションサイクルにおいて、各ブロックで外部アクセスを実行するか、リフレッシュ動作を実行するかは、いずれもＡＴＤ信号に同期して判断される。また、リフレッシュ動作は、１回のサイクル周期Ｔｃ内で完結する。従って、外部アクセスの要求があったときには、その外部アクセスを延期することなく常に直ちに実行することができる。
【００９３】
第２の利点は、メモリチップ３００への外部アクセスが長時間継続しても、その期間の中で外部アクセスの対象となるブロックが変化していれば、すべてのブロックに関してリフレッシュを実行することが可能な点である。この第２の利点は、リフレッシュの透過性をさらに高める効果がある。このような利点を発揮するためには、メモリセルアレイ２０は、４つのブロックに分割されている必要は無く、少なくとも２つのブロックに分割されていればよい。但し、外部アクセスの対象となるブロックは、なるべく頻繁に変化することが好ましい。このためには、なるべく頻繁に変化する２ビットをブロックアドレスＡ０〜Ａ１として割り当てればよい。通常は、複数のアドレスビットの中で、より下位のビットほど変化しやすい傾向にある。従って、一般にメモリセルアレイの複数のブロックを識別するためのブロックアドレスとしては、複数のアドレスビットの中の最下位の数ビットを割り当てることが好ましい。
【００９４】
図１５は、スヌーズ状態におけるチップ全体のリフレッシュ動作を示すタイミングチャートである。図９でも説明したように、時刻ｔ２１においてリフレッシュタイミング信号ＲＦＴＭ（図１５（ｅ））が立ち上がると、直ちに４つのブロック２０Ａ〜２０Ｄに対するリフレッシュ要求信号ＲＦＲＥＱ０〜ＲＥＲＥＱ３がＨレベルに立ち上がる。スヌーズ状態では外部アクセスは行われないので、４つのブロック２０Ａ〜２０Ｄに対する外部アクセス実施信号＃ＥＸ０〜＃ＥＸ３はＨレベル（非アクティブ）に維持され、リフレッシュ実施信号＃ＲＦ０〜＃ＲＦ３はＬレベル（アクティブ）に立ち下がる。この結果、４つのブロック２０Ａ〜２０Ｄにおいて、同じｎ番目のワード線上のすべてのメモリセルがリフレッシュされる。その後の動作は、図１２に示したスタンバイサイクルのものと同じである。
【００９５】
このように、スヌーズ状態では、リフレッシュ動作の開始タイミングはＡＴＤ信号に同期しておらず、リフレッシュタイミング信号ＲＦＴＭによってリフレッシュ動作の開始時期が示されると、直ちに４つのブロック２０Ａ〜２０Ｄにおいて同時にリフレッシュ動作が実行される。
【００９６】
以上説明したように、本実施例のメモリチップ３００は、オペレーションサイクルでは、ＡＴＤ信号に同期して（すなわちアドレスＡ０〜Ａ１９の変化に同期して）外部アクセスの要求と内部リフレッシュの要求とを同時に判断しているので、外部アクセスを遅延させることが無い。また、スヌーズ状態では、リフレッシュタイミング信号ＲＦＴＭによってリフレッシュが要求されたときに、すべてのブロック２０Ａ〜２０Ｄに対してリフレッシュを実行しているので、外部装置からアドレスＡ０〜Ａ１９が供給されていなくてもリフレッシュを行うことが可能である。
【００９７】
すなわち、上記実施例では、オペレーションサイクルとスヌーズ状態とにおいてリフレッシュ動作の開始タイミングを決定する信号（ＡＴＤ信号とリフレッシュタイミング信号ＲＦＴＭ）を変更しているので、それぞれの状態に適したリフレッシュ動作を行うことが可能である。具体的には、オペレーションサイクルではリフレッシュの透過性を保持するようにリフレッシュ動作を実行することができ、一方、スヌーズ状態では低消費電力の動作状態においてリフレッシュ動作を確実に実行することが可能である。
【００９８】
Ｅ．電子機器への適用例：
図１６は、本発明による半導体メモリ装置を利用した電子機器の一実施例としての携帯電話機の斜視図である。この携帯電話機６００は、本体部６１０と、蓋部６２０とを備えている。本体部６１０には、キーボード６１２と、液晶表示部６１４と、受話部６１６と、本体アンテナ部６１８とが設けられている。また、蓋部６２０には、送話部６２２が設けられている。
【００９９】
図１７は、携帯電話機６００の電気的構成を示すブロック図である。ＣＰＵ６３０には、図示しないバスラインを介して、キーボード６１２と、液晶表示部６１４を駆動するためのＬＣＤドライバ６３２と、ＳＲＡＭ６４０と、ＶＳＲＡＭ６４２と、ＥＥＰＲＯＭ６４４とが接続されている。
【０１００】
ＳＲＡＭ６４０は、例えば高速なキャッシュメモリとして利用される。また、ＶＲＡＭ６４２は、例えば画像処理用の作業メモリとして利用される。このＶＳＲＡＭ６４２（疑似ＳＲＡＭあるいは仮想ＳＲＡＭと呼ばれる）としては、上述したメモリチップ３００を採用することができる。ＥＥＰＲＯＭ６４４は、携帯電話機６００の各種の設定値を格納するために利用される。
【０１０１】
携帯電話機６００の動作を一時的に停止させるときには、ＶＳＲＡＭ６４２をスヌーズ状態に維持しておくことができる。こうすれば、ＶＳＲＡＭ６４２が内部リフレッシュを自動的に行うので、ＶＳＲＡＭ６４２内のデータを消失させずに保持しておくことが可能である。特に、上述したメモリチップ３００は比較的大容量なので、画像データなどの大量のデータを長時間保持し続けることができるという利点がある。
【０１０２】
Ｆ．変形例：
なお、この発明は上記の実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形も可能である。
【０１０３】
Ｆ１．変形例１：
上記実施例では、スタンバイサイクルにおいて第１のリフレッシュモードに従ってリフレッシュ動作を行っていたが、スタンバイサイクルにおいては第２のリフレッシュモードに従ってリフレッシュ動作を行うようにしてもよい。また、第１や第２のリフレッシュモードとは異なる他のリフレッシュモードに従ってリフレッシュ動作を行うようにしてもよい。
【０１０４】
Ｆ２．変形例２：
上記各実施例においては、第２のリフレッシュモードにおいて、リフレッシュタイミング信号ＲＦＴＭの発生後に直ちにリフレッシュ動作を開始していたが、この代わりに、リフレッシュタイミング信号ＲＦＴＭの発生した後にさらに所定の期間経過した後にリフレッシュ動作を開始するようにしてもよい。すなわち、一般に、第２のリフレッシュモードでは、アドレスＡ０〜Ａ１９やＡＴＤ信号の有無に拘わらず、リフレッシュタイミング信号ＲＦＴＭの発生に応じてメモリセルアレイにリフレッシュ動作を開始させるようにすればよい。
【図面の簡単な説明】
【図１】本発明の一実施例としてのメモリチップ３００の端子の構成を示す説明図。
【図２】チップセレクト信号＃ＣＳとスヌーズ信号ＺＺのレベルに応じたメモリチップ３００の動作状態の区分を示す説明図。
【図３】メモリチップ３００の動作の概要を示すタイミングチャート。
【図４】メモリチップ３００の内部構成を示すブロック図。
【図５】ＡＴＤ回路１１０の内部構成を示すブロック図。
【図６】リフレッシュ要求信号発生回路５０Ａと、ブロックコントローラ４０Ａの内部構成を示すブロック図。
【図７】スタンバイサイクルにおけるリフレッシュ動作の開始を示すタイミングチャート。
【図８】オペレーションサイクルにおけるリフレッシュ動作の開始を示すタイミングチャート。
【図９】スヌーズ状態おけるリフレッシュ動作の開始を示すタイミングチャート。
【図１０】スヌーズ状態からオペレーションサイクルに移行する場合の動作を示すタイミングチャート。
【図１１】行プリデコーダ３０Ａの内部構成を示すブロック図。
【図１２】スタンバイサイクルにおけるチップ全体のリフレッシュ動作を示すタイミングチャート。
【図１３】リフレッシュカウンタコントローラ９０の内部構成を示すブロック図。
【図１４】オペレーションサイクルにおけるチップ全体のリフレッシュ動作を示すタイミングチャート。
【図１５】スヌーズ状態におけるチップ全体のリフレッシュ動作を示すタイミングチャート。
【図１６】本発明による半導体メモリ装置を利用した電子機器の一実施例としての携帯電話機の斜視図。
【図１７】携帯電話機６００の電気的構成を示すブロック図。
【符号の説明】
１０…データ入出力バッファ
２０…メモリセルアレイ
２０Ａ〜２０Ｄ…ブロック
２２Ａ…メモリセルサブアレイ
２４Ａ〜２４Ｄ…行デコーダ
２６Ａ〜２６Ｄ…列デコーダ
３０Ａ〜３０Ｄ…行プリデコーダ
３４，３６…ラッチ回路
３６…ラッチ回路
３８…判定回路
４０Ａ〜４０Ｄ…ブロックコントローラ
４２…外部アクセス実施信号発生回路
４４…リフレッシュ実施信号発生回路
４６…パルス発生回路
５０Ａ〜５０Ｄ…リフレッシュ要求信号発生回路
５２…インバータ
５４…ＮＡＮＤゲート
５５…パルス発生回路
５６…ラッチ
５７…ＡＮＤゲート
５８…ラッチ
６０…アドレスバッファ
７０…リフレッシュタイマ
９０…リフレッシュカウンタコントローラ
９４…ＮＡＮＤゲート
９６…遅延回路
９８…インバータ
１００…リフレッシュカウンタ
１１０…ＡＴＤ回路
１１１…遷移検出回路
１１２…インバータ
１１３，１１４…パルス発生回路
１１５…ＯＲゲート
１１８…ＯＲゲート
３００…メモリチップ
６００…携帯電話機
６１０…本体部
６１２…キーボード
６１４…液晶表示部
６１６…受話部
６１８…本体アンテナ部
６２０…蓋部
６２２…送話部
６３０…ＣＰＵ
６３２…ＬＣＤドライバ
６４０…ＳＲＡＭ
６４２…ＶＲＡＭ
６４２…ＶＳＲＡＭ
６４４…ＥＥＰＲＯＭ
【発明の属する技術分野】
この発明は、半導体メモリ装置のリフレッシュ制御に関する。
【０００２】
【従来の技術】
半導体メモリ装置としては、ＤＲＡＭやＳＲＡＭが用いられる。良く知られているように、ＤＲＡＭはＳＲＡＭに比べて安価で大容量であるが、リフレッシュ動作が必要である。一方、ＳＲＡＭはリフレッシュ動作は不要で使い易いが、ＤＲＡＭに比べて高価であり、また容量が小さい。
【０００３】
ＤＲＡＭとＳＲＡＭの利点を両方備えた半導体メモリ装置として、疑似ＳＲＡＭ（ＶＳＲＡＭあるいはＰＳＲＡＭと呼ばれる）が知られている。疑似ＳＲＡＭは、ＤＲＡＭと同じダイナミック型メモリセルで構成されたメモリセルアレイを備えているとともに、リフレッシュ制御部とを内蔵しており、リフレッシュ動作を内部で実行している。このため、疑似ＳＲＡＭに接続される外部装置（例えばＣＰＵ）は、リフレッシュ動作を意識せずに疑似ＳＲＡＭにアクセス（データの読み出しや書き込み）することが可能である。このような疑似ＳＲＡＭの特徴は、「リフレッシュの透過性」と呼ばれる。
【０００４】
【発明が解決しようとする課題】
ところで、疑似ＳＲＡＭの中には、例えば通常動作状態や省電力状態などのように、複数の動作状態を取り得るものがある。このような疑似ＳＲＡＭにおいて、各動作状態においてどのように内部リフレッシュを行えばよいかについては、十分な考慮がなされていなかった。このような問題は、いわゆる疑似ＳＲＡＭに限らず、リフレッシュタイマとリフレッシュ制御部とを内蔵したダイナミック型の半導体メモリ装置に共通する問題である。
【０００５】
本発明は、上述した従来の課題を解決するためになされたものであり、半導体メモリ装置が取り得る複数の動作状態にそれぞれ適したリフレッシュ動作を実行することのできる技術を提供することを目的とする。
【０００６】
【課題を解決するための手段およびその作用・効果】
上記目的を達成するために、本発明による半導体メモリ装置は、ダイナミック型メモリセルを有するメモリセルアレイと、前記メモリセルアレイのリフレッシュ動作の実行タイミングの決定に使用されるリフレッシュタイミング信号を発生するリフレッシュタイマを有し、前記リフレッシュタイミング信号に少なくとも応じて、前記メモリセルアレイにリフレッシュ動作を実行させるリフレッシュ制御部と、前記半導体メモリ装置の動作状態を規定する動作状態信号を外部装置から受けるための動作状態信号入力端子と、複数ビットのアドレス信号を外部装置から受けるためのアドレス信号入力端子と、前記複数ビットのアドレス信号の変化を検出してアドレス遷移信号を生成するアドレス遷移検出回路と、を備えている。また、前記リフレッシュ制御部は、（ｉ）前記動作状態信号が、前記半導体メモリ装置でのデータの読み出しと書き込みの少なくとも一方が可能なリード／ライトサイクルを実行するための第１の動作状態を示すときには、前記リフレッシュタイミング信号の発生後に、前記アドレス遷移信号に同期して前記メモリセルアレイにリフレッシュ動作を開始させる第１のリフレッシュモードに従って内部リフレッシュを実行し、（ｉｉ）前記動作状態信号が第２の動作状態を示すときには、前記アドレス遷移信号に依存せず、かつ、前記アドレス遷移信号の発生とは無関係にリフレッシュ周期毎に発生する前記リフレッシュタイミング信号に応じて前記メモリセルアレイにリフレッシュ動作を開始させる第２のリフレッシュモードに従って内部リフレッシュを実行する。
【０００７】
上記第１の動作状態では、アドレス遷移信号に同期して内部リフレッシュが開始されるので、リフレッシュ制御部は、外部装置からのアクセスと内部リフレッシュとの調停を容易に行うことができる。一方、第２の動作状態では、アドレス遷移信号の有無に拘わらず、リフレッシュタイミング信号の発生に応じて内部リフレッシュが開始されるので、例えば外部タイミング信号が入力されない場合にも内部リフレッシュを実行することが可能である。すなわち、上記半導体メモリ装置では、複数の動作状態にそれぞれ適したリフレッシュ動作を実行することが可能である。
【０００８】
なお、前記第１の動作状態は、前記半導体メモリ装置でのデータの読み出しと書き込みの少なくとも一方が可能なリード／ライトサイクルを含むようにしてもよい。また、前記第２の動作状態は、前記半導体メモリ装置でのデータの読み出しと書き込みとが不可能であり、かつ、前記第１の動作状態よりも消費電力が少ない低消費電力状態を含むようにしてもよい。
【０００９】
この形態においては、リード／ライトサイクルでは、データの読み出しや書き込みと内部リフレッシュとの調停を行いつつ内部リフレッシュを実行することができ、また、低消費電力状態では、外部からの信号の入力が無い場合にも内部リフレッシュ動作を行うことが可能である。
【００１０】
なお、前記第２の動作状態は、前記半導体メモリ装置の消費電力が最も低い状態であるとしてもよい。
【００１１】
この形態では、消費電力が最も低い動作状態においても、内部リフレッシュを確実に行うことが可能である。
【００１２】
なお、リード／ライトサイクルのサイクル周期の長さは、あるリード／ライトサイクルが開始された時点において内部リフレッシュが開始されていた場合にも、そのリード／ライトサイクル内において前記内部リフレッシュの後に前記データの読み出しまたは書き込みが完了できるように設定されていることが好ましい。
【００１３】
この形態では、内部リフレッシュと外部アクセスを１回のサイクル周期の中で完了できるので、外部装置は内部リフレッシュのタイミングを考慮せずに、任意のタイミングで半導体メモリ装置にアクセスすることが可能である。
【００１４】
なお、前記メモリセルアレイは複数のブロックに分割されており、前記リフレッシュ制御部は、前記第１のリフレッシュモードによるリフレッシュ動作の開始の際に、前記複数のブロックの中の１つのブロックにおいてデータの読み出しまたは書き込みが行われているときには、前記データの読み出しまたは書き込みが行われているブロック以外のブロックにおいてリフレッシュ動作を実行させるとともに、前記データの読み出しまたは書き込みが行われているブロックに関しては、前記読み出しまたは書き込みが終了した後に当該ブロックにリフレッシュ動作を実行させるものであることが好ましい。
【００１５】
この形態では、仮に外部装置からのデータの読み出しまたは書き込みの要求と、内部リフレッシュのタイミングとが同時に発生した場合にも、データの読み出しや書き込みを遅らせることなく直ちに実行することが可能である。従って、いわゆるリフレッシュの透過性を確保することが可能である。
【００１６】
なお、本発明は、種々の形態で実現することが可能であり、例えば、半導体メモリ装置、そのリフレッシュ制御方法、および、半導体メモリを備えた電子機器等の形態で実現することができる。
【００１７】
【発明の実施の形態】
次に、本発明の実施の形態を実施例に基づいて以下の順序で説明する。
Ａ，メモリチップの端子構成と動作状態の概要：
Ｂ．回路の全体構成：
Ｃ．リフレッシュ制御部の内部構成と動作：
Ｄ．チップ全体のリフレッシュ動作：
Ｅ．電子機器への適用例：
Ｆ．変形例：
【００１８】
Ａ．メモリチップの端子構成と動作状態の概要：
図１は、本発明の一実施例としてのメモリチップ３００の端子の構成を示す説明図である。メモリチップ３００は、以下のような端子を有している。
【００１９】
Ａ０〜Ａ１９：アドレス入力端子（２０本），
＃ＣＳ：チップセレクト入力端子，
ＺＺ：スヌーズ入力端子，
＃ＷＥ：ライトイネーブル入力端子，
＃ＯＥ：アウトプットイネーブル入力端子，
＃ＬＢ：下位バイトイネーブル入力端子，
＃ＵＢ：上位バイトイネーブル入力端子，
ＩＯ０〜ＩＯ１５：入出力データ端子（１６本）。
【００２０】
なお、以下の説明では、端子名と信号名とに同じ符号を用いている。端子名（信号名）の先頭に「＃」が付されているものは、負論理であることを意味している。アドレス入力端子Ａ０〜Ａ１９と入出力データ端子ＩＯ０〜ＩＯ１５はそれぞれ複数本設けられているが、図１では簡略化されて描かれている。
【００２１】
このメモリチップ３００は、通常の非同期型ＳＲＡＭと同じ手順でアクセスすることが可能な疑似ＳＲＡＭ（ＶＳＲＡＭ）として構成されている。メモリチップ３００には、リフレッシュタイマ７０を含むリフレッシュ制御部が内蔵されている。本明細書では、外部装置からのデータの読み出しや書き込みの動作を「外部アクセス」と呼び、内蔵されたリフレッシュ制御部によるリフレッシュ動作を「内部リフレッシュ」または単に「リフレッシュ」と呼ぶ。
【００２２】
このメモリチップ３００の内部には、入出力アドレスＡ０〜Ａ１９の中のいずれか１ビット以上が変化したことを検出するためのアドレス遷移検出回路１１０が設けられている。後述するように、内蔵されたリフレッシュ制御部は、ＡＴＤ回路１１０で生成されたアドレス遷移信号に同期して外部アクセスと内部リフレッシュとの調停を行っている。なお、以下の説明では、アドレス遷移検出回路１１０を「ＡＴＤ回路」と呼び、アドレス遷移信号を「ＡＴＤ信号」と呼ぶ。
【００２３】
チップセレクト信号＃ＣＳとスヌーズ信号ＺＺは、メモリチップ３００の動作状態を制御するための信号である。図２は、チップセレクト信号＃ＣＳとスヌーズ信号ＺＺの信号レベルに応じたメモリチップ３００の動作状態の区分を示す説明図である。なお、本明細書において、「Ｈレベル」は２値信号の２つのレベルのうちの「１」レベルを意味し、「Ｌレベル」は「０」レベルを意味している。
【００２４】
チップセレクト信号＃ＣＳがＬレベル（アクティブ）でスヌーズ信号ＺＺがＨレベルのときは、リード／ライト・オペレーションサイクル（以下、単に「オペレーションサイクル」または「リード／ライトサイクル」と呼ぶ）が行われる。オペレーションサイクルでは、メモリチップ３００内のデータの読み出しや書き込みが行われる。
【００２５】
チップセレクト信号＃ＣＳとスヌーズ信号ＺＺが共にＨレベルのときには、スタンバイサイクルが行われる。スタンバイサイクルでは、すべてのワード線が非活性状態とされる。但し、内部リフレッシュが行われるときには、リフレッシュアドレスで指定されたワード線は活性化される。
【００２６】
チップセレクト信号＃ＣＳがＨレベル（非アクティブ）のときにスヌーズ信号ＺＺがＬレベルになると、メモリチップ３００はスヌーズ状態（「パワーダウン状態」とも呼ぶ）に移行する。スヌーズ状態では、リフレッシュ動作に必要な回路以外は停止している。スヌーズ状態では消費電力は極めて少ないので、メモリ内のデータのバックアップに適している。
【００２７】
リフレッシュ動作は、オペレーションサイクルとスタンバイサイクルでは第１のリフレッシュモードに従って実行され、スヌーズ状態では第２のリフレッシュモードに従って実行される。第１のリフレッシュモードでは、リフレッシュタイマ７０がリフレッシュタイミング信号を発生した後に、ＡＴＤ信号に同期してリフレッシュ動作が開始される。一方、第２のリフレッシュモードでは、リフレッシュタイマ７０がリフレッシュタイミング信号を発生すると直ちにリフレッシュ動作が開始される。第２のリフレッシュモードでのリフレッシュ動作はＡＴＤ信号と非同期に行われるので、アドレス信号の入力は不要である。このように、このメモリチップ３００は、３つの動作状態にそれぞれ適したリフレッシュモードに従ってリフレッシュを実行する。これらの２つのモードにおけるリフレッシュ動作の詳細については後述する。
【００２８】
上述の説明から理解できるように、チップセレクト信号＃ＣＳとスヌーズ信号ＺＺは、本発明における「半導体メモリ装置の動作状態を規定する動作状態信号」に相当する。
【００２９】
上述した３つの信号ＡＴＤ，＃ＣＳ，ＺＺ以外の信号は、通常のメモリチップに使用されるものとほぼ同じものである。アドレスＡ０〜Ａ１９は、２０ビットであり、１メガワードのアドレスを指定する。また、入出力データＩＯ０〜ＩＯ１５は、１ワード分の１６ビットのデータである。すなわち、アドレスＡ０〜Ａ１９の１つの値は１６ビット（１ワード）に対応しており、一度に１６ビットの入出力データＩＯ０〜ＩＯ１６を入出力することができる。
【００３０】
オペレーションサイクルにおいては、ライトイネーブル信号＃ＷＥがＬレベルになるとライトサイクルが実行され、Ｈレベルになるとリードサイクルが実行される。また、アウトプットイネーブル信号＃ＯＥがＬレベルになると、入出力端子ＩＯ０〜ＩＯ１５からの出力が可能になる。下位バイトイネーブル信号＃ＬＢや上位バイトイネーブル入力信号＃ＵＢは、１ワード（１６ビット）の下位バイトと上位バイトとのうちのいずれか１バイトのみに関して読み出しや書き込みを行うための制御信号である。例えば、下位バイトイネーブル信号＃ＬＢをＬレベルに設定し、上位バイトイネーブル信号＃ＵＢをＨレベルに設定すると、１ワードの下位８ビットのみに関して読み出しや書き込みが行われる。なお、図１では、電源端子は省略されている。
【００３１】
図３は、実施例のメモリチップ３００の動作の概要を示すタイミングチャートである。図２に示した３つの動作状態（オペレーション、スタンバイ、スヌーズ）のいずれであるかは、チップセレクト信号＃ＣＳとスヌーズ信号ＺＺの変化に応じて随時判断される。図３の最初の３つのサイクルは、オペレーションサイクルである。オペレーションサイクルでは、ライトイネーブル信号＃ＷＥのレベルに応じて読み出し（リードサイクル）と書き込み（ライトサイクル）のいずれかが実行される。なお、ＡＴＤ信号の最短周期Ｔｃ（すなわち、アドレスＡ０〜Ａ１９の変化の最短周期）は、このメモリチップ３００のサイクルタイム（「サイクル周期」とも呼ぶ）に相当する。サイクルタイムＴｃは、例えば約５０ｎｓから約１００ｎｓの範囲の値に設定される。
【００３２】
図３の４番目のサイクルでは、チップセレクト信号＃ＣＳがＨレベルに立ち上がっているので、スタンバイサイクルが開始される。５番目のサイクルでは、さらに、スヌーズ信号ＺＺがＬレベルに下がっているので、メモリチップ３００はスヌーズ状態となる。
【００３３】
Ｂ．回路の全体構成：
図４は、メモリチップ３００の内部構成を示すブロック図である。このメモリチップ３００は、データ入出力バッファ１０と、メモリセルアレイ２０と、アドレスバッファ６０とを備えている。メモリセルアレイ２０は、４つのブロック２０Ａ〜２０Ｄに分割されている。第１のブロック２０Ａは、メモリセルサブアレイ２２Ａと、行デコーダ２４Ａと、列デコーダ２６Ａとを有している。他のブロック２０Ｂ〜２０Ｄも同様である。ブロック２０Ａ〜２０Ｄの構成は同一なので、以下では主に第１のブロック２０Ａと、これに関連する他の回路について説明する。
【００３４】
１つのブロック２０Ａの構成は、典型的なＤＲＡＭのメモリセルアレイと同じである。すなわち、サブアレイ２２Ａは、１トランジスタ１キャパシタ型の複数のメモリセルがマトリクス状に配列されたものである。各メモリセルには、ワード線とビット線対とが接続されている。また、サブアレイ２２Ａの中には、図示しないプリチャージ回路やセンスアンプなども設けられている。行デコーダ２４Ａは、サブアレイ２２Ａ内の複数のワード線の中の１つを選択して活性化する。列デコーダ２６Ａは、サブアレイ２２Ａ内の複数組のビット線対の中の１ワード（１６ビット）分のビット線対を同時に選択する。従って、外部装置は、１つのアドレスＡ０〜Ａ１９を入力することにより、１つのブロック内の１６ビット（１ワード）のデータに同時にアクセスすることが可能である。
【００３５】
図４の左下側に示すアドレスバッファ６０には、２０ビットのアドレスＡ０〜Ａ１９が入力される。アドレスＡ０〜Ａ１９は、ＡＴＤ回路１１０から供給されるＡＴＤ信号に同期してアドレスバッファ６０内でラッチされ、他の回路に供給される。最下位の２ビットのアドレスＡ０〜Ａ１は、４つのブロック２０Ａ〜２０Ｄのうちのいずれか１つを選択するためのブロックアドレスとして用いられる。また、ブロックアドレスＡ０〜Ａ１よりも上位の６ビットのアドレスＡ２〜Ａ７は列アドレスとして用いられ、他の１２ビットのアドレスＡ８〜Ａ１９は、行アドレスとして用いられる。従って、ブロックアドレスＡ０〜Ａ１によって４つのブロック２０Ａ〜２０Ｄのうちの１つが選択され、選択されたブロックの中から、列アドレスＡ２〜Ａ７と行アドレスＡ８〜Ａ１９によって１ワード分（１６ビット）のデータが選択される。選択された１ワード分のデータは、データ入出力バッファ１０を介して読み出され、あるいは書き込まれる。
【００３６】
１つのブロック２０Ａには、行プリデコーダ３０Ａと、ブロックコントローラ４０Ａと、リフレッシュ要求信号発生回路５０Ａとがこの順に接続されている。他のブロック２０Ｂ〜２０Ｄについても同様である。メモリチップ３００内には、さらに、リフレッシュタイマ７０と、リフレッシュカウンタコントローラ９０と、リフレッシュカウンタ１００と、ＡＴＤ回路１１０とが設けられている。
【００３７】
リフレッシュタイマ７０は、一定のリフレッシュ周期毎にリフレッシュタイミング信号ＲＦＴＭを発生する回路である。リフレッシュタイマ７０は、例えばリングオシレータによって構成される。リフレッシュ周期は、例えば約３２μｓに設定されている。
【００３８】
ＡＴＤ回路１１０は、外部装置から供給された入出力アドレスＡ０〜Ａ１９の中のいずれか１ビット以上に変化があるか否か検出し、変化が検出されたときには、ＡＴＤ信号を生成する。図５は、ＡＴＤ回路１１０の内部構成を示すブロック図である。ＡＴＤ回路１１０は、２０ビットの入出力アドレスＡ０〜Ａ１９の各ビットに対応した２０個の遷移検出回路１１１と、２０入力ＯＲゲート１１８と、を備えている。個々の遷移検出回路１１１は、インバータ１１２と、２つのパルス発生回路１１３，１１４と、ＯＲゲート１１５とを有している。パルス発生回路１１３，１１４としては、例えばワンショットマルチバイブレータが使用される。
【００３９】
第１のパルス発生回路１１３は、アドレスビットＡ０の立ち上がりエッジに応じて、所定のパルス幅を有するパルスを１つ生成する。また、インバータ１１２と第２のパルス発生回路１１４は、アドレスビットＡ０の立ち下がりエッジに応じて、所定のパルス幅を有するパルスを１つ生成する。従って、ＯＲゲート１１５からは、アドレスビットＡ０の立ち上がりエッジと立ち下がりエッジの各エッジ毎に、パルスが１つずつ出力される。これは、他のアドレスビットＡ１〜Ａ１９についても同様である。
【００４０】
２０入力ＯＲゲート１１８には、２０個の遷移検出回路１１１の出力が入力されている。従って、２０ビットの入出力アドレスＡ０〜Ａ１９の中の１つ以上のビットのレベルが変化すると、ＯＲゲート１１８からパルス状のＡＴＤ信号が出力される。図４に示したように、このＡＴＤ信号は、アドレスバッファ６０やリフレッシュ要求信号発生回路５０Ａ〜５０Ｄに供給されている。
【００４１】
リフレッシュ要求信号発生回路５０Ａ〜５０Ｄは、リフレッシュタイマ７０から供給されるリフレッシュタイミング信号ＲＦＴＭに応じて、各ブロック２０Ａ〜２０Ｄのためのリフレッシュ要求信号ＲＦＲＥＱ０〜ＲＦＲＥＱ３を発生する。このリフレッシュ要求信号ＲＦＲＥＱ０〜ＲＦＲＥＱ３は、対応するブロックコントローラ４０Ａ〜４０Ｄにそれぞれ与えられる。
【００４２】
ブロックコントローラ４０Ａ〜４０Ｄには、リフレッシュ要求信号ＲＦＲＥＱ０〜ＲＦＲＥＱ３とともに、外部装置から与えられたブロックアドレスＡ０〜Ａ１が供給されている。リフレッシュ要求信号ＲＦＲＥＱ０〜ＲＦＲＥＱ３は、４つのブロック２０Ａ〜２０Ｄにおいてリフレッシュ動作を開始すべきことを意味している。また、オペレーションサイクルでは、ブロックアドレスＡ０〜Ａ１は、４つのブロック２０Ａ〜２０Ｄのいずれに外部アクセスが要求されているかを示している。そこで、ブロックコントローラ４０Ａ〜４０Ｄは、これらの信号ＲＦＲＥＱ０〜ＲＦＲＥＱ３，Ａ０〜Ａ１に応じて、４つのブロックに対する外部アクセスと内部リフレッシュとを調停する。この調停は、具体的には、外部アクセス実施信号＃ＥＸ０〜＃ＥＸ３とリフレッシュ実施信号＃ＲＦ０〜＃ＲＦ３のレベルをそれぞれ設定することによって行われる。
【００４３】
行プリデコーダ３０Ａ〜３０Ｄは、外部アクセス実施信号＃ＥＸ０〜＃ＥＸ３とリフレッシュ実施信号＃ＲＦ０〜＃ＲＦ３のレベルに応じて、外部装置から入力された行アドレスＡ８〜Ａ１９と、リフレッシュカウンタ１００から与えられたリフレッシュアドレスＲＦＡ８〜ＲＦＡ１９とのうちの一方を選択して、行デコーダ２４Ａ〜２４Ｄに供給する。このアドレスの選択は、それぞれの行プリデコーダ毎に独立に行なわれる。例えば、リフレッシュの要求があったときに、これと同時に第１のブロック２０Ａに対する外部アクセスの要求がなされたときには、第１の行プリデコータ３０Ａは行アドレスＡ８〜Ａ１９を選択して第１のブロック２０Ａに供給し、一方、他の行プリデコータ３０Ｂ〜３０ＤはリフレッシュアドレスＲＦＡ８〜ＲＦＡ１９を選択して対応するブロック２０Ｂ〜２０Ｄにそれぞれ供給する。
【００４４】
なお、リフレッシュ要求信号発生回路５０Ａ〜５０Ｄと、ブロックコントローラ４０Ａ〜４０Ｄと、行プリデコーダ３０Ａ〜３０Ｄの構成と動作については、さらに後述する。
【００４５】
リフレッシュカウンタコントローラ９０は、４つのブロック２０Ａ〜２０Ｄのすべてにおいて、同一のリフレッシュアドレスに対するリフレッシュ動作が完了したか否かを検出する。この検出は、後述するように、４つのリフレッシュ要求信号ＲＦＲＥＱ０〜ＲＦＲＥＱ３のレベル変化を調べることによって行われる。４つのブロック２０Ａ〜２０Ｄにおけるリフレッシュ動作が完了すると、リフレッシュカウンタコントローラ９０は、リフレッシュカウンタ１００にカウントアップ信号＃ＣＮＴＵＰを供給する。リフレッシュカウンタ１００は、このカウントアップ信号＃ＣＮＴＵＰに応じてリフレッシュアドレスＲＦＡ８〜ＲＦＡ１９の値を１つカウントアップする。
【００４６】
メモリチップ３００は、図４に示した回路の外に、チップセレクト信号＃ＣＳやスヌーズ信号ＺＺに従ってチップ内の回路の動作状態を制御するコントローラや、各種のイネーブル信号＃ＷＥ，＃ＯＥ，＃ＬＢ，＃ＵＢに応じて入出力状態を制御するコントローラなどを有しているが、図４では、図示の便宜上省略されている。
【００４７】
なお、図４に示した回路のうちで、メモリセルアレイ２０と、データ入出力バッファ１０と、アドレスバッファ６０と、ＡＴＤ回路１１０以外の回路（３０Ａ〜３０Ｄ，４０Ａ〜４０Ｄ，５０Ａ〜５０Ｄ，７０，９０，１００）で構成される回路部分は、本発明における「リフレッシュ制御部」に相当する。また、特に、行プリデコーダ３０Ａ〜３０Ｄと、ブロックコントローラ４０Ａ〜４０Ｄと、リフレッシュ要求信号発生回路５０Ａ〜５０Ｄとで構成される回路部分は、内部リフレッシュと外部アクセスとの調停を行う調停回路としての機能を有している。
【００４８】
Ｃ．リフレッシュ制御部の内部構成と動作：
図６は、リフレッシュ要求信号発生回路５０Ａと、ブロックコントローラ４０Ａの内部構成を示すブロック図である。なお、他のリフレッシュ要求信号発生回路５０Ｂ〜５０Ｄや、他のブロックコントローラ４０Ｂ〜４０Ｄもこれらと同一の構成を有している。
【００４９】
リフレッシュ要求信号発生回路５０Ａは、インバータ５２と、ＮＡＮＤゲート５４と、パルス発生回路５５と、２つのラッチ回路５６，５８と、ＡＮＤゲート５７とを備えている。
【００５０】
ＮＡＮＤゲート５４の一方の入力端子にはスヌーズ信号ＺＺが入力されており、他方の入力端子にはＡＴＤ信号がインバータ５２で反転されて入力されている。ＮＡＮＤゲート５４の出力Ｑ５４は、ＡＮＤゲート５７に入力されている。
【００５１】
パルス発生回路５５は、リフレッシュタイミング信号ＲＦＴＭの立ち上がりエッジに応じてパルス信号Ｑ５５を発生する。このパルス発生回路５５は、例えばワンショットマルチバイブレータで構成される。パルス信号Ｑ５５は、第１のラッチ５６のセット入力端子に与えられている。このラッチ５６の出力Ｑ５６は、ＮＡＮＤゲート５４の出力Ｑ５４とともに、ＡＮＤゲート５７に入力されている。ＡＮＤゲート５７の出力Ｑ５７は、第２のラッチ５８のセット入力端子に供給されている。このラッチ５８の出力Ｑ５８は、リフレッシュ要求信号ＲＦＲＥＱ０としてブロックコントローラ４０Ａに供給されており、また、第１のラッチ５６のリセット入力端子にも入力されている。
【００５２】
ブロックコントローラ４０Ａは、外部アクセス実施信号発生回路４２と、リフレッシュ実施信号発生回路４４と、パルス発生回路４６とを備えている。外部アクセス実施信号発生回路４２には、チップセレクト信号＃ＣＳと、ブロックアドレスＡ０〜Ａ１と、ＡＴＤ信号とが入力されている。リフレッシュ実施信号発生回路４４には、これらの信号＃ＣＳ，Ａ０〜Ａ１，ＡＴＤの他に、リフレッシュ要求信号ＲＦＲＥＱ０も入力されている。
【００５３】
外部アクセス実施信号発生回路４２は、ＡＴＤ信号の立ち上がりエッジにおいて、このブロックコントローラ４０Ａに関連するブロック２０Ａに対して外部アクセスが要求されているか否かを判断する。この判断は、チップセレクト信号＃ＣＳと、ブロックアドレスＡ０〜Ａ１とに基づいて行われる。すなわち、チップセレクト信号＃ＣＳがＬレベル（アクティブ）であり、かつ、ブロックアドレスＡ０〜Ａ１が”００”のときには、ブロック２０Ａに対して外部アクセスが要求されているものと判断される。このとき、外部アクセス実施信号発生回路４２は、外部アクセス実施信号＃ＥＸ０をＬレベル（アクティブ）に設定する。また、ブロック２０Ａへの外部アクセスの要求が無いときには、外部アクセス実施信号発生回路４２は、外部アクセス実施信号＃ＥＸ０を非アクティブ（Ｈレベル）に設定する。
【００５４】
リフレッシュ実施信号発生回路４４も、外部アクセス実施信号発生回路４２と同様に、ブロック２０Ａへの外部アクセスが要求されているか否かを判断する。ブロック２０Ａに対して外部アクセスの要求が無く、かつ、リフレッシュ要求があるときには、リフレッシュ実施信号発生回路４４は、リフレッシュ実施信号＃ＲＦ０をＬレベル（アクティブ）に設定する。また、外部アクセスもリフレッシュ要求も無いときには、リフレッシュ実施信号＃ＲＦ０をＨレベル（非アクティブ）に設定する。なお、リフレッシュ実施信号＃ＲＦ０がアクティブになると、ブロック２０Ａにおけるリフレッシュ動作が開始される。
【００５５】
ブロック２０Ａへの外部アクセスの要求がある場合には、リフレッシュ要求があっても、リフレッシュ実施信号＃ＲＦ０はＨレベル（非アクティブ）に設定される。その後、リフレッシュ実施信号＃ＲＦ０は、ブロック２０Ａに対する外部アクセスが終了するまでＨレベルに保持され、外部アクセスが終了した後にＬレベル（アクティブ）に設定される。なお、ブロック２０Ａに対する外部アクセスが終了する場合としては、このブロック２０Ａ以外のブロックに対する外部アクセスが要求される第１の場合と、チップセレクト信号＃ＣＳがＨレベル（非アクティブ）になってスタンバイサイクルとなる第２の場合とが存在する。リフレッシュ実施信号発生回路４４は、ＡＴＤ信号の立ち上がりエッジが発生するたびに、これらの２つの場合のいずれかが発生したか否かを調べ、いずれかが発生した時点でリフレッシュ実施信号＃ＲＦ０をＬレベル（アクティブ）に設定する。こうしてリフレッシュ実施信号＃ＲＦ０がアクティブになると、その時点からブロック２０Ａにおけるリフレッシュ動作が開始される。
【００５６】
パルス発生回路４６は、リフレッシュ実施信号＃ＲＦ０の立ち上がりエッジに応じて、短パルス状のリセット信号ＲＥＳＥＴ０を発生する。このパルス発生回路４６は、例えばワンショットマルチバイブレータで構成される。このリセット信号ＲＥＳＥＴ０は、第２のラッチ５８のリセット入力端子に与えられている。
【００５７】
図７は、スタンバイサイクルにおけるリフレッシュ動作の開始を示すタイミングチャートである。時刻ｔ１では、リフレッシュタイマ７０から供給されるリフレッシュタイミング信号ＲＦＴＭ（図７（ｆ））がＨレベルに立ち上がり、これによって、リフレッシュ動作を開始すべきことがリフレッシュ要求信号発生回路５０Ａに通知される。時刻ｔ１においてリフレッシュタイミング信号ＲＦＴＭがＨレベルに立ち上がると、パルス信号Ｑ５５（図７（ｇ））が発生し、第１のラッチ５６の出力Ｑ５６（図７（ｈ））もこれに応じてＨレベルに立ち上がる。
【００５８】
その後、アドレスＡ０〜Ａ１９（図７（ｄ））が変化して、ＡＴＤ信号のパルスが発生する（図７（ａ））。なお、スタンバイサイクルにおいては、原則として入出力アドレスＡ０〜Ａ１９が変化する必要は無い。しかし、図２で説明したように、スタンバイサイクルでは、ＡＴＤ信号に同期してリフレッシュを実行する第１のリフレッシュモードが採用されている。そこで、外部装置は、スタンバイサイクルの期間中において、少なくとも１つのアドレスビット（例えばＡ０）を定期的に変化させて内部リフレッシュを実行させる。このようなアドレスビットの変化の周期は、リフレッシュタイミング信号ＲＦＴＭで規定されるリフレッシュ周期の１／２以下であることが好ましい。この理由は、リフレッシュ周期の１／２以下の期間毎にアドレスビットが変化すれば、リフレッシュタイミング信号ＲＦＴＭがＨレベルの期間において必ずＡＴＤ信号が発生するからである。
【００５９】
ＡＴＤ信号の立ち上がりエッジの時刻ｔ２においては、第１のラッチ５６の出力Ｑ５６（図７（ｈ））は、Ｈレベルに保たれている。従って、ＡＮＤゲート５７の出力Ｑ５７（図７（ｉ））はＮＡＮＤゲート５４の出力Ｑ５４の変化に応じてＨレベルに立ち上がり、第２のラッチ５８をセットする。この結果、第２のラッチ５８の出力であるリフレッシュ要求信号ＲＦＲＥＱ０（図７（ｊ））がＨレベルに立ち上がる。
【００６０】
なお、時刻ｔ２では、チップセレクト信号＃ＣＳとスヌーズ信号ＺＺがいずれもＨレベルになっているので、時刻ｔ２以降はスタンバイサイクルが実行され、外部アクセスは実行されない。従って、外部アクセス実施信号発生回路４２は、外部アクセス実施信号＃ＥＸ０（図７（ｋ））をＨレベル（非アクティブ）に保持する。
【００６１】
リフレッシュ実施信号発生回路４４は、リフレッシュ要求信号ＲＦＲＥＱ０に応じて、リフレッシュ実施信号＃ＲＦ０（図７（ｌ））をＬレベル（アクティブ）に設定する。この後、リフレッシュ動作を行うために十分な時間が経過すると、リフレッシュ実施信号発生回路４４は、リフレッシュ実施信号＃ＲＦ０をＨレベル（非アクティブ）に立ち上げる。パルス発生回路４６は、リフレッシュ実施信号＃ＲＦ０の立ち上がりエッジに応じてリセット信号ＲＥＳＥＴ０のパルスを発生する（図７（ｍ））。このリセット信号ＲＥＳＥＴ０は、第２のラッチ５８のリセット入力端子に与えられているので、リフレッシュ要求信号ＲＦＲＥＱ０は、リセット信号ＲＥＳＥＴ０のパルスに応じてＬレベル（非アクティブ）に戻る。
【００６２】
なお、リフレッシュ要求信号ＲＦＲＥＱ０は、第１のラッチ５６のリセット入力端子にも入力されているので、このラッチ５６はリフレッシュ要求信号ＲＦＲＥＱ０の立ち上がりに応じてリセットされる（図７（ｈ））。
【００６３】
図８は、オペレーションサイクルにおけるリフレッシュ動作の開始を示すタイミングチャートである。オペレーションサイクルでは、データの書き込みや読み出しが行われるので、アドレスＡ０〜Ａ１９は頻繁に変化する。従って、ＡＴＤ信号のパルスも、アドレスＡ０〜Ａ１９の変化に応じて頻繁に発生する。
【００６４】
時刻ｔ１１においてリフレッシュタイミング信号ＲＦＴＭ（図８（ｆ））がＨレベルに立ち上がると、次のＡＴＤ信号の立ち上がりエッジの時刻ｔ１２においてリフレッシュ要求信号ＲＦＲＥＱ０（図８（ｊ））がＨレベルに立ち上がる。ここまでの動作は、図７に示したスタンバイサイクルにおける動作と同じである。
【００６５】
図８の例では、時刻ｔ１２においてチップセレクト信号＃ＣＳがＬレベルに下がっているので、時刻ｔ１２以降はオペレーションサイクルが実行される。また、このときのブロックアドレスＢＡ（＝Ａ０〜Ａ１）の値は、”００”であり、第１のブロック２０Ａに対する外部アクセスが要求されていることを示している。従って、外部アクセス実施信号発生回路４２（図６）は、外部アクセス実施信号＃ＥＸ０（図８（ｋ））をＬレベル（アクティブ）に設定し、一方、リフレッシュ実施信号発生回路４４は、リフレッシュ実施信号＃ＲＦ０（図８（ｌ））をしばらくの間はＨレベル（非アクティブ）に維持する。
【００６６】
ＡＴＤ信号の次の立ち上がりエッジの時刻ｔ１３では、ブロック２０Ａに対する外部アクセスが継続しているので、外部アクセス実施信号＃ＥＸ０とリフレッシュ要求信号ＲＦＲＥＱ０のレベルには変化は無い。一方、さらに次の立ち上がりエッジの時刻ｔ１４では、ブロックアドレスＢＡが第２のブロック２０Ｂへの外部アクセスを示す値に変化している。そこで、時刻ｔ１４以降のサイクルでは、第１のブロック２０Ａに対する外部アクセス実施信号＃ＥＸ０はＨレベル（非アクティブ）になり、また、リフレッシュ実施信号＃ＲＦ０はＬレベル（アクティブ）になる。この結果、時刻ｔ１４以降のサイクルにおいて、第１のブロック２０Ａでのリフレッシュ動作が実行される。なお、チップ全体のリフレッシュ動作については、さらに後述する。
【００６７】
以上のように、スタンバイサイクルやオペレーションサイクルにおいては、リフレッシュタイミング信号ＲＦＴＭによってリフレッシュ動作をすべきことが通知されると、ＡＴＤ信号に同期してリフレッシュ要求信号ＲＦＲＥＱ０が発生し、これに応じてリフレッシュ動作が開始される。
【００６８】
図９は、スヌーズ状態おけるリフレッシュ動作の開始を示すタイミングチャートである。スヌーズ状態では、スヌーズ信号ＺＺはＬレベルに保たれているので、ＮＡＮＤゲート５４の出力Ｑ５４はＨレベルに保たれる（図９（ｅ））。従って、時刻ｔ２１においてリフレッシュタイミング信号ＲＦＴＭ（図９（ｆ））が立ち上がり、これに応じて第１のラッチ５６の出力Ｑ５６（図９（ｈ））も立ち上がると、ＡＮＤゲート５７の出力Ｑ５７（図９（ｉ））がＨレベルに立ち上がる。また、第２のラッチ５８の出力であるリフレッシュ要求信号ＲＦＲＥＱ０（図９（ｊ））も、これに応じてＨレベルに立ち上がる。スヌーズ状態では外部アクセスは行われないので、リフレッシュ要求信号ＲＦＲＥＱ０がＨレベルになると、リフレッシュ実施信号＃ＲＦ０が必ずＬレベル（アクティブ）になり、リフレッシュ動作が直ちに開始される。この時点以降の動作は図７と同様である。
【００６９】
このように、スヌーズ状態では、リフレッシュタイミング信号ＲＦＴＭによって内部リフレッシュを実行すべきことが通知されると、４つのブロック２０Ａ〜２０Ｄにおけるリフレッシュ動作が直ちに開始される。従って、スヌーズ状態では、アドレスＡ０〜Ａ１９やＡＴＤ信号を必要とすることなく、メモリチップ３００の内部回路のみでリフレッシュ動作を実行することが可能である。
【００７０】
図１０は、スヌーズ状態からオペレーションサイクルに移行する場合を示すタイミングチャートである。時刻ｔ２１では、スヌーズ状態においてリフレッシュ動作が開始されている。リフレッシュが開始されるときの各信号の動作（図１０（ｅ）〜（ｍ））は、図９と同じである。時刻ｔ２２では、リフレッシュ実施信号＃ＲＦ０（図１０（ｌ））がＬレベル（アクティブ）に設定され、これに応じて第１のブロック２０Ａにおけるリフレッシュが開始される。
【００７１】
この例では、この時刻ｔ２２においてチップセレクト信号＃ＣＳとスヌーズ信号ＺＺが変化して、オペレーションサイクルが開始されている。このとき、リフレッシュが既に開始されているので、外部アクセスはこのリフレッシュが終了してから行われる。すなわち、外部アクセス実施信号＃ＥＸ０（図１０（ｋ））は、オペレーションサイクルが始まった時刻ｔ２２から時間Ｔｄだけ遅れてＬレベル（アクティブ）になる。
【００７２】
オペレーションサイクルにおける外部アクセス実施信号＃ＥＸ０のタイミングは、図１０のような場合に常に適合できるように設定されている。すなわち、オペレーションサイクルにおいては、外部アクセス実施信号＃ＥＸ０のレベルは、オペレーションサイクルが開始される時刻（具体的には、チップセレクト信号＃ＣＳがＨレベルからＬレベルに変化する時刻）から、所定の遅延時間Ｔｄだけ遅れて外部アクセスが開始されるように設定される。これは、他のブロックに対する外部アクセス実施信号＃ＥＸ１〜＃ＥＸ３も同じである。
【００７３】
メモリチップ３００のサイクル周期Ｔｃは、図１０のような場合においても外部アクセスが１回のサイクル周期Ｔｃ内で終了するように、十分長く設定されることが好ましい。すなわち、サイクル周期Ｔｃの長さは、オペレーションサイクルが開始される時刻においてちょうど内部リフレッシュが開始されていた場合を想定しても、そのオペレーションサイクルにおいて外部アクセスが完了できるように設定されていることが好ましい。このようにすれば、図１０のような場合でも外部アクセスを１回のサイクル周期Ｔｃの中で完了できるので、外部装置は内部リフレッシュを考慮せずに、任意のタイミングでメモリチップ３００にアクセスすることが可能である。これによって、リフレッシュの透過性を高めることが可能である。
【００７４】
図１１は、行プリデコーダ３０Ａの内部構成を示すブロック図である。行プリデコーダ３０Ａは、２つのスイッチ＆ラッチ回路３４，３６と、判定回路３８とを備えている。他の行プリデコーダ３０Ｂ〜３０Ｄも同一の構成を有している。
【００７５】
判定回路３８には、ブロックコントローラ４０Ａから供給された外部アクセス実施信号＃ＥＸ０とリフレッシュ実施信号＃ＲＦ０とが入力されている。外部アクセス実施信号＃ＥＸ０がアクティブ（Ｌレベル）のときには、判定回路３８は、第１のスイッチ＆ラッチ回路３４に供給するラッチ信号ＬＥＸをアクティブに設定する。第１のスイッチ＆ラッチ回路３４は、このラッチ信号ＬＥＸに応じて、外部装置から入力された行アドレスＡ８〜Ａ１９をラッチして行デコーダ２４Ａに供給する。このとき、第２のスイッチ＆ラッチ回路３６に供給されるラッチ信号ＬＲＦは非アクティブに設定され、第２のスイッチ＆ラッチ回路３６からの出力が禁止される。
【００７６】
一方、リフレッシュ実施信号＃ＲＦ０がアクティブ（Ｌレベル）のときには、判定回路３８は、第２のスイッチ＆ラッチ回路３６に供給するラッチ信号ＬＲＦをアクティブに設定する。第２のスイッチ＆ラッチ回路３６は、このラッチ信号ＬＥＸに応じてリフレッシュアドレスＲＦＡ８〜ＲＦＡ１９をラッチして行デコーダ２４Ａに供給する。このとき、第１のスイッチ＆ラッチ回路３４に供給されるラッチ信号ＬＥＸは非アクティブに設定され、第１のスイッチ＆ラッチ回路３４からの出力が禁止される。
【００７７】
なお、ブロックコントローラ４０Ａ（図６）は、同一のブロック２０Ａに対する外部アクセス実施信号＃ＥＸ０とリフレッシュ実施信号＃ＲＦ０とを同時にアクティブにすることが無いように構成されている。外部アクセス実施信号＃ＥＸ０とリフレッシュ実施信号＃ＲＦ０がいずれも非アクティブのときには、行プリデコーダ３０Ａは、行デコーダ２４Ａにアドレスを供給しない。
【００７８】
このように、行プリデコーダ３０Ａは、外部アクセス実施信号＃ＥＸ０とリフレッシュ実施信号＃ＲＦ０のレベルに応じて、外部装置から入力された行アドレスＡ８〜Ａ１９と、リフレッシュアドレスＲＦＡ８〜ＲＦＡ１９とのうちの一方を選択して供給する。従って、ブロック２０Ａに対して外部アクセスが要求されているときには、行アドレスＡ８〜Ａ１９に応じてブロック２０Ａ内の１本のワード線が活性化される。一方、ブロック２０Ａに対して外部アクセスが要求されておらず、かつ、リフレッシュが要求されているときには、リフレッシュアドレスＲＦＡ８〜ＲＦＡ１９に応じて、ブロック２０Ａの１本のワード線上の複数のメモリセルに関するリフレッシュ動作が実行される。
【００７９】
上述した図７〜図１０の動作は、他のブロック２０Ｂ〜２０Ｄも同様である。但し、外部アクセスは、ブロックアドレスＡ０〜Ａ１で指定された１つのブロックのみに関して実行され、２つ以上のブロックに対して同時に外部アクセスが行われることは無い。一方、以下に説明するように、リフレッシュ動作は、４つのブロック２０Ａ〜２０Ｄにおいて同時に実施することができる。
【００８０】
Ｄ．チップ全体のリフレッシュ動作：
図１２は、スタンバイサイクルにおけるチップ全体のリフレッシュ動作を示すタイミングチャートである。図７において説明したように、時刻ｔ１においてリフレッシュタイミング信号ＲＦＴＭ（図１２（ｅ））が立ち上がると、ＡＴＤ信号（図１２（ａ））の立ち上がりエッジ（時刻ｔ２）に同期して、ブロック２０Ａに対するリフレッシュ要求信号ＲＦＲＥＱ０がＨレベルに立ち上がる。このとき、他のブロック２０Ｂ〜２０Ｄに対するリフレッシュ要求信号ＲＦＲＥＱ１〜ＲＥＲＥＱ３も同時にＨレベルに立ち上がる。スタンバイサイクルでは、外部アクセスは行われないので、４つのブロック２０Ａ〜２０Ｄに対する外部アクセス要求信号＃ＥＸ０〜＃ＥＸ３はＨレベル（非アクティブ）に保持され、リフレッシュ実施信号＃ＲＦ０〜３はＬレベル（アクティブ）に設定される。この結果、４つのブロック２０Ａ〜２０Ｄにおいて、同じリフレッシュアドレスＲＦＡ８〜ＲＦＡ１９（図１２（ｔ））で指定されるｎ番目のワード線上のすべてのメモリセルがリフレッシュされる。
【００８１】
４つのブロック２０Ａ〜２０Ｄにおけるリフレッシュ動作がすべて完了すると、４つのリフレッシュ要求信号ＲＦＲＥＱ０〜ＲＦＲＥＱ３（図１２（ｆ）〜（ｉ））がＬレベルに戻る。リフレッシュカウンタコントローラ９０（図４）は、これらのリフレッシュ要求信号ＲＦＲＥＱ０〜ＲＦＲＥＱ３のレベル変化に応じて、カウントアップ信号＃ＣＮＴＵＰ（図１２（ｓ））を発生する。
【００８２】
図１３は、リフレッシュカウンタコントローラ９０の内部構成を示すブロック図である。このコントローラ９０は、４入力ＮＯＲゲート９２と、ＮＡＮＤゲート９４と、遅延回路９６と、インバータ９８とを備えている。４入力ＮＯＲゲート９２には、４つのリフレッシュ要求信号ＲＦＲＥＱ０〜ＲＦＲＥＱ３が入力されている。４入力ＮＯＲゲート９２の出力Ｑ９２は、ＮＡＮＤゲート９４の一方の入力端子に入力されている。出力Ｑ９２は、さらに、遅延回路９６で遅延され、インバータ９８で反転された後に、ＮＡＮＤゲート９４の他方の入力端子に入力されている。この構成から理解できるように、ＮＡＮＤゲート９４から出力されるカウントアップ信号＃ＣＮＴＵＰは、４つのリフレッシュ要求信号ＲＦＲＥＱ０〜ＲＦＲＥＱ３が共にＬレベルに立ち下がった後に、遅延回路９６における遅延時間だけＬレベルとなるようなパルス信号となる（図１２（ｓ））。
【００８３】
リフレッシュカウンタ１００は、このカウントアップ信号＃ＣＮＴＵＰに応じて、リフレッシュアドレスＲＦＡ８〜ＲＦＡ１９（図１２（ｔ））を１つカウントアップする。従って、次のリフレッシュ動作は、ｎ＋１番目のワード線に関して行われる。
【００８４】
このように、スタンバイサイクルでは、いずれのブロック２０Ａ〜２０Ｄに対しても外部アクセスが無いので、４つのブロック２０Ａ〜２０Ｄにおいて同時にリフレッシュ動作が実行される。
【００８５】
図１４は、オペレーションサイクルにおけるチップ全体のリフレッシュ動作を示すタイミングチャートである。図８においても説明したように、時刻ｔ１１においてリフレッシュタイミング信号ＲＦＴＭ（図１４（ｅ））が立ち上がると、ＡＴＤ信号（図１４（ａ））の次の立ち上がりエッジ（時刻ｔ１２）に同期して、ブロック２０Ａに対するリフレッシュ要求信号ＲＦＲＥＱ０がＨレベルに立ち上がる。このとき、他のブロック２０Ｂ〜２０Ｄに対するリフレッシュ要求信号ＲＦＲＥＱ１〜ＲＦＲＥＱ３も同時にＨレベルに立ち上がる。この時刻ｔ１２では、ブロックアドレスＡ０〜Ａ１の値が”００”であり、第１のブロックに対する外部アクセスが要求されている。従って、第１のブロック２０Ａに対する外部アクセス実施信号＃ＥＸ０（図１４（ｋ））がＬレベル（アクティブ）に設定され、リフレッシュ実施信号＃ＲＦ０はＨレベル（非アクティブ）に維持される。ここまでの動作は、図８に説明したものと同じである。
【００８６】
時刻ｔ１２において外部アクセスが要求されていない他のブロック２０Ｂ〜２０Ｄに関しては、外部アクセス実施信号＃ＥＸ１〜＃ＥＸ３（図１４（ｌ）〜（ｎ））はＨレベル（非アクティブ）に保持され、リフレッシュ実施信号＃ＲＦ０（図１４（ｐ）〜（ｒ））はＬレベル（アクティブ）に設定される。従って、時刻ｔ１２から始まるサイクルでは、第１のブロック２０Ａに対しては外部アクセスが実行され、他の３つのブロック２０Ｂ〜２０Ｄに対してはリフレッシュ動作が行われる。３つのブロック２０Ｂ〜２０Ｄに関するリフレッシュ要求信号ＲＦＲＥＱ１〜ＲＦＲＥＱ３は、リフレッシュ動作の終了に応じてＬレベルに戻る。一方、リフレッシュ動作が保留されているブロック２０Ａに対するリフレッシュ要求信号ＲＦＲＥＱ０は、Ｈレベルのまま維持される。
【００８７】
次のＡＴＤ信号の立ち上がりエッジ（時刻ｔ１３）においても、第１のブロック２０Ａに対する外部アクセスが継続されているので、このブロック２０Ａにおけるリフレッシュ動作は行われない。従って、リフレッシュ要求信号ＲＦＲＥＱ０はＨレベルに維持される。
【００８８】
さらに次のＡＴＤ信号の立ち上がりエッジ（時刻ｔ１４）においては、ブロックアドレスＢＡ（＝Ａ０〜Ａ１）が、第２のブロック２０Ｂを示す値に変化している。そこで、外部アクセス実施信号発生回路４２は、第１のブロック２０Ａに対する外部アクセス実施信号＃ＥＸ０（図１４（ｋ））をＨレベル（非アクティブ）に立ち上げるとともに、リフレッシュ実施信号＃ＲＦ０（図１４（ｏ））をＬレベル（アクティブ）に設定して、リフレッシュ動作を実行させる。すなわち、時刻ｔ１４から始まるサイクルでは、第１のブロック２０Ａにおいてのみリフレッシュ動作が行われる。このリフレッシュ動作が終了すると、リフレッシュ要求信号ＲＦＲＥＱ０がＬレベルに戻る。
【００８９】
こうして、４つのブロック２０Ａ〜２０Ｄにおけるリフレッシュ動作がすべて完了して４つのリフレッシュ要求信号ＲＦＲＥＱ０〜ＲＦＲＥＱ３がＬレベルに戻ると、カウントアップ信号＃ＣＮＴＵＰ（図１４（ｓ））が発生し、リフレッシュアドレスＲＦＡ８〜ＲＦＡ１９（図１４（ｔ））が１つカウントアップされる。
【００９０】
なお、同じブロック２０Ａに対する外部アクセスが、１リフレッシュ周期（リフレッシュタイミング信号ＲＦＴＭの周期）以上継続している場合も考えられる。このような場合には、リフレッシュアドレスＲＦＡ８〜ＲＦＡ１９がカウントアップされる前に、次のリフレッシュタイミングが生じてしまう。このときには、４つのブロック２０Ａ〜２０Ｄについて、再度ｎ番目のワード線についてのリフレッシュが図１４の手順で実行される。すなわち、リフレッシュアドレスのカウントアップは、すべてのブロックにおいて、同じリフレッシュアドレスに関するリフレッシュ動作が完了した後に行われるので、４つのブロック２０Ａ〜２０Ｄのすべてのワード線に関するリフレッシュを確実に実行することが可能である。
【００９１】
このように、オペレーションサイクルにおいては、リフレッシュ動作が要求されているときには、外部アクセスが要求されているブロックに関するリフレッシュ動作のみが延期され、他の３つのブロックにおいてはリフレッシュ動作がそのまま実行される。そして、外部アクセスがなされていたブロックに対する外部アクセスが終了すると、そのブロックに対するリフレッシュ動作が実行される。このような動作には、以下のようないくつかの利点がある。
【００９２】
第１の利点は、リフレッシュの透過性を確保できる点である。ここで、「リフレッシュの透過性」とは、外部装置から見たときに、内部リフレッシュによって外部アクセスが遅れることが無いことを意味している。すなわち、オペレーションサイクルにおいて、各ブロックで外部アクセスを実行するか、リフレッシュ動作を実行するかは、いずれもＡＴＤ信号に同期して判断される。また、リフレッシュ動作は、１回のサイクル周期Ｔｃ内で完結する。従って、外部アクセスの要求があったときには、その外部アクセスを延期することなく常に直ちに実行することができる。
【００９３】
第２の利点は、メモリチップ３００への外部アクセスが長時間継続しても、その期間の中で外部アクセスの対象となるブロックが変化していれば、すべてのブロックに関してリフレッシュを実行することが可能な点である。この第２の利点は、リフレッシュの透過性をさらに高める効果がある。このような利点を発揮するためには、メモリセルアレイ２０は、４つのブロックに分割されている必要は無く、少なくとも２つのブロックに分割されていればよい。但し、外部アクセスの対象となるブロックは、なるべく頻繁に変化することが好ましい。このためには、なるべく頻繁に変化する２ビットをブロックアドレスＡ０〜Ａ１として割り当てればよい。通常は、複数のアドレスビットの中で、より下位のビットほど変化しやすい傾向にある。従って、一般にメモリセルアレイの複数のブロックを識別するためのブロックアドレスとしては、複数のアドレスビットの中の最下位の数ビットを割り当てることが好ましい。
【００９４】
図１５は、スヌーズ状態におけるチップ全体のリフレッシュ動作を示すタイミングチャートである。図９でも説明したように、時刻ｔ２１においてリフレッシュタイミング信号ＲＦＴＭ（図１５（ｅ））が立ち上がると、直ちに４つのブロック２０Ａ〜２０Ｄに対するリフレッシュ要求信号ＲＦＲＥＱ０〜ＲＥＲＥＱ３がＨレベルに立ち上がる。スヌーズ状態では外部アクセスは行われないので、４つのブロック２０Ａ〜２０Ｄに対する外部アクセス実施信号＃ＥＸ０〜＃ＥＸ３はＨレベル（非アクティブ）に維持され、リフレッシュ実施信号＃ＲＦ０〜＃ＲＦ３はＬレベル（アクティブ）に立ち下がる。この結果、４つのブロック２０Ａ〜２０Ｄにおいて、同じｎ番目のワード線上のすべてのメモリセルがリフレッシュされる。その後の動作は、図１２に示したスタンバイサイクルのものと同じである。
【００９５】
このように、スヌーズ状態では、リフレッシュ動作の開始タイミングはＡＴＤ信号に同期しておらず、リフレッシュタイミング信号ＲＦＴＭによってリフレッシュ動作の開始時期が示されると、直ちに４つのブロック２０Ａ〜２０Ｄにおいて同時にリフレッシュ動作が実行される。
【００９６】
以上説明したように、本実施例のメモリチップ３００は、オペレーションサイクルでは、ＡＴＤ信号に同期して（すなわちアドレスＡ０〜Ａ１９の変化に同期して）外部アクセスの要求と内部リフレッシュの要求とを同時に判断しているので、外部アクセスを遅延させることが無い。また、スヌーズ状態では、リフレッシュタイミング信号ＲＦＴＭによってリフレッシュが要求されたときに、すべてのブロック２０Ａ〜２０Ｄに対してリフレッシュを実行しているので、外部装置からアドレスＡ０〜Ａ１９が供給されていなくてもリフレッシュを行うことが可能である。
【００９７】
すなわち、上記実施例では、オペレーションサイクルとスヌーズ状態とにおいてリフレッシュ動作の開始タイミングを決定する信号（ＡＴＤ信号とリフレッシュタイミング信号ＲＦＴＭ）を変更しているので、それぞれの状態に適したリフレッシュ動作を行うことが可能である。具体的には、オペレーションサイクルではリフレッシュの透過性を保持するようにリフレッシュ動作を実行することができ、一方、スヌーズ状態では低消費電力の動作状態においてリフレッシュ動作を確実に実行することが可能である。
【００９８】
Ｅ．電子機器への適用例：
図１６は、本発明による半導体メモリ装置を利用した電子機器の一実施例としての携帯電話機の斜視図である。この携帯電話機６００は、本体部６１０と、蓋部６２０とを備えている。本体部６１０には、キーボード６１２と、液晶表示部６１４と、受話部６１６と、本体アンテナ部６１８とが設けられている。また、蓋部６２０には、送話部６２２が設けられている。
【００９９】
図１７は、携帯電話機６００の電気的構成を示すブロック図である。ＣＰＵ６３０には、図示しないバスラインを介して、キーボード６１２と、液晶表示部６１４を駆動するためのＬＣＤドライバ６３２と、ＳＲＡＭ６４０と、ＶＳＲＡＭ６４２と、ＥＥＰＲＯＭ６４４とが接続されている。
【０１００】
ＳＲＡＭ６４０は、例えば高速なキャッシュメモリとして利用される。また、ＶＲＡＭ６４２は、例えば画像処理用の作業メモリとして利用される。このＶＳＲＡＭ６４２（疑似ＳＲＡＭあるいは仮想ＳＲＡＭと呼ばれる）としては、上述したメモリチップ３００を採用することができる。ＥＥＰＲＯＭ６４４は、携帯電話機６００の各種の設定値を格納するために利用される。
【０１０１】
携帯電話機６００の動作を一時的に停止させるときには、ＶＳＲＡＭ６４２をスヌーズ状態に維持しておくことができる。こうすれば、ＶＳＲＡＭ６４２が内部リフレッシュを自動的に行うので、ＶＳＲＡＭ６４２内のデータを消失させずに保持しておくことが可能である。特に、上述したメモリチップ３００は比較的大容量なので、画像データなどの大量のデータを長時間保持し続けることができるという利点がある。
【０１０２】
Ｆ．変形例：
なお、この発明は上記の実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形も可能である。
【０１０３】
Ｆ１．変形例１：
上記実施例では、スタンバイサイクルにおいて第１のリフレッシュモードに従ってリフレッシュ動作を行っていたが、スタンバイサイクルにおいては第２のリフレッシュモードに従ってリフレッシュ動作を行うようにしてもよい。また、第１や第２のリフレッシュモードとは異なる他のリフレッシュモードに従ってリフレッシュ動作を行うようにしてもよい。
【０１０４】
Ｆ２．変形例２：
上記各実施例においては、第２のリフレッシュモードにおいて、リフレッシュタイミング信号ＲＦＴＭの発生後に直ちにリフレッシュ動作を開始していたが、この代わりに、リフレッシュタイミング信号ＲＦＴＭの発生した後にさらに所定の期間経過した後にリフレッシュ動作を開始するようにしてもよい。すなわち、一般に、第２のリフレッシュモードでは、アドレスＡ０〜Ａ１９やＡＴＤ信号の有無に拘わらず、リフレッシュタイミング信号ＲＦＴＭの発生に応じてメモリセルアレイにリフレッシュ動作を開始させるようにすればよい。
【図面の簡単な説明】
【図１】本発明の一実施例としてのメモリチップ３００の端子の構成を示す説明図。
【図２】チップセレクト信号＃ＣＳとスヌーズ信号ＺＺのレベルに応じたメモリチップ３００の動作状態の区分を示す説明図。
【図３】メモリチップ３００の動作の概要を示すタイミングチャート。
【図４】メモリチップ３００の内部構成を示すブロック図。
【図５】ＡＴＤ回路１１０の内部構成を示すブロック図。
【図６】リフレッシュ要求信号発生回路５０Ａと、ブロックコントローラ４０Ａの内部構成を示すブロック図。
【図７】スタンバイサイクルにおけるリフレッシュ動作の開始を示すタイミングチャート。
【図８】オペレーションサイクルにおけるリフレッシュ動作の開始を示すタイミングチャート。
【図９】スヌーズ状態おけるリフレッシュ動作の開始を示すタイミングチャート。
【図１０】スヌーズ状態からオペレーションサイクルに移行する場合の動作を示すタイミングチャート。
【図１１】行プリデコーダ３０Ａの内部構成を示すブロック図。
【図１２】スタンバイサイクルにおけるチップ全体のリフレッシュ動作を示すタイミングチャート。
【図１３】リフレッシュカウンタコントローラ９０の内部構成を示すブロック図。
【図１４】オペレーションサイクルにおけるチップ全体のリフレッシュ動作を示すタイミングチャート。
【図１５】スヌーズ状態におけるチップ全体のリフレッシュ動作を示すタイミングチャート。
【図１６】本発明による半導体メモリ装置を利用した電子機器の一実施例としての携帯電話機の斜視図。
【図１７】携帯電話機６００の電気的構成を示すブロック図。
【符号の説明】
１０…データ入出力バッファ
２０…メモリセルアレイ
２０Ａ〜２０Ｄ…ブロック
２２Ａ…メモリセルサブアレイ
２４Ａ〜２４Ｄ…行デコーダ
２６Ａ〜２６Ｄ…列デコーダ
３０Ａ〜３０Ｄ…行プリデコーダ
３４，３６…ラッチ回路
３６…ラッチ回路
３８…判定回路
４０Ａ〜４０Ｄ…ブロックコントローラ
４２…外部アクセス実施信号発生回路
４４…リフレッシュ実施信号発生回路
４６…パルス発生回路
５０Ａ〜５０Ｄ…リフレッシュ要求信号発生回路
５２…インバータ
５４…ＮＡＮＤゲート
５５…パルス発生回路
５６…ラッチ
５７…ＡＮＤゲート
５８…ラッチ
６０…アドレスバッファ
７０…リフレッシュタイマ
９０…リフレッシュカウンタコントローラ
９４…ＮＡＮＤゲート
９６…遅延回路
９８…インバータ
１００…リフレッシュカウンタ
１１０…ＡＴＤ回路
１１１…遷移検出回路
１１２…インバータ
１１３，１１４…パルス発生回路
１１５…ＯＲゲート
１１８…ＯＲゲート
３００…メモリチップ
６００…携帯電話機
６１０…本体部
６１２…キーボード
６１４…液晶表示部
６１６…受話部
６１８…本体アンテナ部
６２０…蓋部
６２２…送話部
６３０…ＣＰＵ
６３２…ＬＣＤドライバ
６４０…ＳＲＡＭ
６４２…ＶＲＡＭ
６４２…ＶＳＲＡＭ
６４４…ＥＥＰＲＯＭ
Claims (6)
- 半導体メモリ装置であって、
ダイナミック型メモリセルを有するメモリセルアレイと、
前記メモリセルアレイのリフレッシュ動作の実行タイミングの決定に使用されるリフレッシュタイミング信号を発生するリフレッシュタイマを有し、前記リフレッシュタイミング信号に少なくとも応じて、前記メモリセルアレイにリフレッシュ動作を実行させるリフレッシュ制御部と、
前記半導体メモリ装置の動作状態を規定する動作状態信号を外部装置から受けるための動作状態信号入力端子と、
複数ビットのアドレス信号を外部装置から受けるためのアドレス信号入力端子と、
前記複数ビットのアドレス信号の変化を検出してアドレス遷移信号を生成するアドレス遷移検出回路と、
を備え、
前記リフレッシュ制御部は、
（ｉ）前記動作状態信号が、前記半導体メモリ装置でのデータの読み出しと書き込みの少なくとも一方が可能なリード／ライトサイクルを実行するための第１の動作状態を示すときには、前記リフレッシュタイミング信号の発生後に、前記アドレス遷移信号に同期して前記メモリセルアレイにリフレッシュ動作を開始させる第１のリフレッシュモードに従って内部リフレッシュを実行し、
（ｉｉ）前記動作状態信号が第２の動作状態を示すときには、前記アドレス遷移信号に依存せず、かつ、前記アドレス遷移信号の発生とは無関係にリフレッシュ周期毎に発生する前記リフレッシュタイミング信号に応じて前記メモリセルアレイにリフレッシュ動作を開始させる第２のリフレッシュモードに従って内部リフレッシュを実行することを特徴とする半導体メモリ装置。 - 請求項１記載の半導体メモリ装置であって、
前記第２の動作状態は、前記半導体メモリ装置でのデータの読み出しと書き込みとが不可能であり、かつ、前記第１の動作状態よりも消費電力が少ない低消費電力状態を含む、半導体メモリ装置。 - 請求項２記載の半導体メモリ装置であって、
前記第２の動作状態は、前記半導体メモリ装置の消費電力が最も低い状態である、半導体メモリ装置。 - 請求項１ないし３のいずれかに記載の半導体メモリ装置であって、
前記リード／ライトサイクルのサイクル周期の長さは、あるリード／ライトサイクルが開始された時点において内部リフレッシュが開始されていた場合にも、そのリード／ライトサイクル内において前記内部リフレッシュの後に前記データの読み出しまたは書き込みが完了できるように設定されている、半導体メモリ装置。 - 請求項１ないし４のいずれかに記載の半導体メモリ装置であって、
前記メモリセルアレイは複数のブロックに分割されており、
前記リフレッシュ制御部は、前記第１のリフレッシュモードによるリフレッシュ動作の開始の際に、前記複数のブロックの中の１つのブロックにおいてデータの読み出しまたは書き込みが行われているときには、前記データの読み出しまたは書き込みが行われているブロック以外のブロックにおいてリフレッシュ動作を実行させるとともに、前記データの読み出しまたは書き込みが行われているブロックに関しては、前記読み出しまたは書き込みが終了した後に当該ブロックにリフレッシュ動作を実行させる、半導体メモリ装置。 - ダイナミック型メモリセルを有するメモリセルアレイと、前記メモリセルアレイのリフレッシュ動作の実行タイミングの決定に使用されるリフレッシュタイミング信号を発生するリフレッシュタイマとを有する半導体メモリ装置において、前記メモリセルアレイのリフレッシュを制御する方法であって、
（ａ）前記半導体メモリ装置に入力される複数ビットのアドレス信号の変化を検出してアドレス遷移信号を生成する工程と、
（ｂ）前記リフレッシュタイミング信号の発生に応じて内部リフレッシュを実行する工程と、
を備え、
前記工程（ｂ）は、
（ｉ）前記半導体メモリ装置がデータの読み出しと書き込みの少なくとも一方が可能なリード／ライトサイクルを実行するための第１の動作状態にあるときには、前記リフレッシュタイミング信号の発生後に、前記アドレス遷移信号に同期して前記メモリセルアレイがリフレッシュ動作を開始する第１のリフレッシュモードに従って内部リフレッシュを実行する工程と、
（ｉｉ）前記半導体メモリ装置が第２の動作状態にあるときには、前記アドレス遷移信号に依存せず、かつ、前記アドレス遷移信号の発生とは無関係にリフレッシュ周期毎に発生する前記リフレッシュタイミング信号に応じて前記メモリセルアレイがリフレッシュ動作を開始する第２のリフレッシュモードに従って内部リフレッシュを実行する工程と、
を含むことを特徴とするリフレッシュ制御方法。
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