JPS62289996A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS62289996A JPS62289996A JP61132555A JP13255586A JPS62289996A JP S62289996 A JPS62289996 A JP S62289996A JP 61132555 A JP61132555 A JP 61132555A JP 13255586 A JP13255586 A JP 13255586A JP S62289996 A JPS62289996 A JP S62289996A
- Authority
- JP
- Japan
- Prior art keywords
- address
- circuit
- buffer circuit
- refresh
- counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 6
- 238000010586 diagram Methods 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000011514 reflex Effects 0.000 description 2
- 239000009566 Mao-to Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
3、発明の詳細な説明
〔産業上の利用分野〕
本発明に半導体集積回路に関し、特に外部アドレス入力
信号の入力容量低減を図った半導体集積回路に関する。
信号の入力容量低減を図った半導体集積回路に関する。
半導体メモIJHパターンの微細化により大容量化が進
んできている。その中でも高集積化が可能なlトランジ
スタ、1キヤパシタのメモリセル(以後ITセルと称す
る)で構成されたダイナミックランダムアクセスメモリ
(以後DRAMと称する)が主流となp1現在では25
6キロビツトの量産タイプから1メガビツトの14発タ
イプにまでその内容が拡大されている。
んできている。その中でも高集積化が可能なlトランジ
スタ、1キヤパシタのメモリセル(以後ITセルと称す
る)で構成されたダイナミックランダムアクセスメモリ
(以後DRAMと称する)が主流となp1現在では25
6キロビツトの量産タイプから1メガビツトの14発タ
イプにまでその内容が拡大されている。
しかし、DRAMは、情報をキャパシタのみに頼ってい
るため時間とともに情報が失われてしまい、一定の時間
内にメモリセルへの再書き込み(以後リフレッシュと称
する)動作が必要であることが使い難い要因となってい
る。リフレッシュ動作の最も一般的な方法として、ロウ
アドレスのみ指定するRASオンリーリフL/ ッシュ
(On ly Refresh)があるが、外部からア
ドレスを指定する必要があるため、現在ではチップ内部
にリフレッシュアドレス指定用のカウンターk 内11
L、RA S (oウアドレスストロープ)とCAS
(カラムアドレスストローブ)の入力タイミングにより
リフレッシュアドレスカウンタを動作させシリアルにワ
ード線を選択するCA8ビフォア(Before)RA
Sリフレッシa、(几efresh)や、カウンタの他
にタイマーによりリフレッシュパルスを発生させるオー
トリフ v y V z (Auto Refresh
)等があるが、このようにチップ内部にリフレッシエア
ドレス指定用のカウンタをもったりフレッシェ動作を行
なう場合、アドレスバッファ回路は外部アドレス信号と
リフレッシュアドレスカウンタの出力信号を兼用してい
るのが一般的である。このように兼用化した場合、リフ
レッシュ用のアドレス端子の位置によってボンディング
及びアドレスの入力容量の関係上アドレスバッファ回路
及びリフレッシエアドレスカウンタのレイアウトが問題
となってくる。
るため時間とともに情報が失われてしまい、一定の時間
内にメモリセルへの再書き込み(以後リフレッシュと称
する)動作が必要であることが使い難い要因となってい
る。リフレッシュ動作の最も一般的な方法として、ロウ
アドレスのみ指定するRASオンリーリフL/ ッシュ
(On ly Refresh)があるが、外部からア
ドレスを指定する必要があるため、現在ではチップ内部
にリフレッシュアドレス指定用のカウンターk 内11
L、RA S (oウアドレスストロープ)とCAS
(カラムアドレスストローブ)の入力タイミングにより
リフレッシュアドレスカウンタを動作させシリアルにワ
ード線を選択するCA8ビフォア(Before)RA
Sリフレッシa、(几efresh)や、カウンタの他
にタイマーによりリフレッシュパルスを発生させるオー
トリフ v y V z (Auto Refresh
)等があるが、このようにチップ内部にリフレッシエア
ドレス指定用のカウンタをもったりフレッシェ動作を行
なう場合、アドレスバッファ回路は外部アドレス信号と
リフレッシュアドレスカウンタの出力信号を兼用してい
るのが一般的である。このように兼用化した場合、リフ
レッシュ用のアドレス端子の位置によってボンディング
及びアドレスの入力容量の関係上アドレスバッファ回路
及びリフレッシエアドレスカウンタのレイアウトが問題
となってくる。
第2(a)図は300ミル(mil)16ピyDIP(
Dual−In−Line−Package)の平面図
である。
Dual−In−Line−Package)の平面図
である。
たとえば、256キロビツ)DRAMの標準パッケージ
としてはこの第2(a)図に示す16ビンの300m1
l DIP(Dual−In−Line−Packa
ge)があり、そのピン配置は互換性を保つために第2
Ca1図のように標準化されている。第3(a)図は第
2(a)図の300m1l 16ビンDIPのチップ
上における各ポンディングパッドのパッドレイアウト図
である。簡単なためにグランドパッドVssがある側ヲ
Vss側とすると、八〇”” A@のアドレスパッドの
うちA0〜AI、 A?はVDD側、A6. k@はV
ss側にレイアウトすることになる。もし、リフレッシ
ュサイクルt−256サイクルとするとmAo〜A1が
リフレッシュアドレス端子となff、Astiリフレッ
シェに関係ないアドレスであるため問題とならないが、
A6はリフレッシエアドレス端子となるため、アドレス
バッファ回路のみ1Vss 側に設置してVDDに設
置されたカウンタの出力を引き回すか、VDD[llに
バッファ回路とカウンタを設置してアドレス入力信号を
引き回すことになる。
としてはこの第2(a)図に示す16ビンの300m1
l DIP(Dual−In−Line−Packa
ge)があり、そのピン配置は互換性を保つために第2
Ca1図のように標準化されている。第3(a)図は第
2(a)図の300m1l 16ビンDIPのチップ
上における各ポンディングパッドのパッドレイアウト図
である。簡単なためにグランドパッドVssがある側ヲ
Vss側とすると、八〇”” A@のアドレスパッドの
うちA0〜AI、 A?はVDD側、A6. k@はV
ss側にレイアウトすることになる。もし、リフレッシ
ュサイクルt−256サイクルとするとmAo〜A1が
リフレッシュアドレス端子となff、Astiリフレッ
シェに関係ないアドレスであるため問題とならないが、
A6はリフレッシエアドレス端子となるため、アドレス
バッファ回路のみ1Vss 側に設置してVDDに設
置されたカウンタの出力を引き回すか、VDD[llに
バッファ回路とカウンタを設置してアドレス入力信号を
引き回すことになる。
第2Φ)図は300m1l 18ピyDIP(D平面図
である。たとえば、1メガビットDRAMの標準パッケ
ージは第2(b)図に示すたとえば300m1118ビ
ンDIPであり、もしリフレッシュサイクル’!+1−
256サイクルとすればAO,A、のリフレ。
である。たとえば、1メガビットDRAMの標準パッケ
ージは第2(b)図に示すたとえば300m1118ビ
ンDIPであり、もしリフレッシュサイクル’!+1−
256サイクルとすればAO,A、のリフレ。
シェアドレス端子’1VDD側に設置することができる
が、センス増幅回路が4096個も必要となって消費電
流の大幅な増大を招くため、512リフレツシスサイク
ルが一般的となっている。そのため、リフレッシエアド
レス端子Ao−Asのうち、Ao又はA8のどちらかの
端子はVss側に設置しなければならない。
が、センス増幅回路が4096個も必要となって消費電
流の大幅な増大を招くため、512リフレツシスサイク
ルが一般的となっている。そのため、リフレッシエアド
レス端子Ao−Asのうち、Ao又はA8のどちらかの
端子はVss側に設置しなければならない。
第35)図は第2−)図の300m1l18ピyDIP
のチップ上における各ポンディングパッドのバッドレイ
アウト図である。第3伽)図に示すポンディングパッド
レイアウトの場合も第305)図によって説明したと同
様な問題が生ずる。
のチップ上における各ポンディングパッドのバッドレイ
アウト図である。第3伽)図に示すポンディングパッド
レイアウトの場合も第305)図によって説明したと同
様な問題が生ずる。
前述したように、従来のりフレッシェアドレスカウンタ
を有するアドレスバッファ回路は、外部アドレス信号と
りフレッシェアドレスカウンタの出力信号を兼用した回
路となっているため、外部アドレス信号線を引き回して
VDD側にリフレッシュアドレスカウンタとアドレスバ
ッファ回路をレイアウトするか、もしくはアドレスバッ
ファ回路とりフレッシ為アドレスカウンタを分離してリ
フレッシエアドレスカウンタの出力信号を引き回す必要
があり、このためアドレス入力の入力容量の最大規格値
が満足できなくなったり、メモリの速度等の特性に大き
な影響を及ぼすという欠点がある。
を有するアドレスバッファ回路は、外部アドレス信号と
りフレッシェアドレスカウンタの出力信号を兼用した回
路となっているため、外部アドレス信号線を引き回して
VDD側にリフレッシュアドレスカウンタとアドレスバ
ッファ回路をレイアウトするか、もしくはアドレスバッ
ファ回路とりフレッシ為アドレスカウンタを分離してリ
フレッシエアドレスカウンタの出力信号を引き回す必要
があり、このためアドレス入力の入力容量の最大規格値
が満足できなくなったり、メモリの速度等の特性に大き
な影響を及ぼすという欠点がある。
また、4メガビツトまで300m目18ピンのパッケー
ジが使用されるとすれば、ケースに入る最大チップの短
辺方向のサイズは変わらないため必然的に長辺方向に伸
びざるを得す上記の問題は、さらに深刻化してくるとい
う欠点がある。
ジが使用されるとすれば、ケースに入る最大チップの短
辺方向のサイズは変わらないため必然的に長辺方向に伸
びざるを得す上記の問題は、さらに深刻化してくるとい
う欠点がある。
本発明の半導体集積回路は、外部アドレス信号を入力と
する第1のアドレスバッファ回路と、リフレッシュアド
レス指定用のリフレッシエアドレスカウンタと、前記リ
フレッシュアドレスカウンタの出力信号を入力とする第
2のアドレスバッファ回路を具備し、前記第1のアドレ
スバッファ回路と第2のアドレスバッファ回路の出力と
をワイヤードOR接続した構造を備えて構成される。
する第1のアドレスバッファ回路と、リフレッシュアド
レス指定用のリフレッシエアドレスカウンタと、前記リ
フレッシュアドレスカウンタの出力信号を入力とする第
2のアドレスバッファ回路を具備し、前記第1のアドレ
スバッファ回路と第2のアドレスバッファ回路の出力と
をワイヤードOR接続した構造を備えて構成される。
次に本発明について図面を参照して説明する。
第1図は、本発明の一実施例を示すブロック図である。
第1図において、1はリフレッシュ制御回路、2はリフ
レッシエアドレスカウンタ、3,4はアドレスバッファ
回路、5はアドレス制御回路、6はデコーダ回路、Ai
(EXT)は外部アドレス信号、aはリフレッシュ制御
信号、a′はアドレスバッファ回路出力ハイインピーダ
ンス化信号、bi、biはリフレッシエアドレスカウン
タ出力信号、Ci、 Ci、 fi、 fitiアドレ
ス信号、dはアドレス制御信号である。
レッシエアドレスカウンタ、3,4はアドレスバッファ
回路、5はアドレス制御回路、6はデコーダ回路、Ai
(EXT)は外部アドレス信号、aはリフレッシュ制御
信号、a′はアドレスバッファ回路出力ハイインピーダ
ンス化信号、bi、biはリフレッシエアドレスカウン
タ出力信号、Ci、 Ci、 fi、 fitiアドレ
ス信号、dはアドレス制御信号である。
次に本実施例の動作について説明する。まず、通常の読
出し/書込みサイクルの場合、外部アドレスから入力さ
れた外部アドレス信号Ai(EXT)をアドレスバッフ
ァ回路4で増幅してデコーダ回路6に入力する。その時
アドレスバッファ回路4の出力するアドレス信号f t
* ” H、アドレスバッファ回路3の出力するアドレ
ス信号C+、Ciとデコーダ6t−介してワイヤードO
R接続となっているため、リフレッシュ用のアドレスバ
ッファ回路3の出力全ハイインピーダンス化する。また
、リフレッシ為サイクルの場合は、リフレッシエアドレ
スカウンタ2で指定されたりフレッシェアドレスカウン
タ出力信号bi、bit−アドレスバッファ回路3で増
幅してデコーダ回路6へ入力する。
出し/書込みサイクルの場合、外部アドレスから入力さ
れた外部アドレス信号Ai(EXT)をアドレスバッフ
ァ回路4で増幅してデコーダ回路6に入力する。その時
アドレスバッファ回路4の出力するアドレス信号f t
* ” H、アドレスバッファ回路3の出力するアドレ
ス信号C+、Ciとデコーダ6t−介してワイヤードO
R接続となっているため、リフレッシュ用のアドレスバ
ッファ回路3の出力全ハイインピーダンス化する。また
、リフレッシ為サイクルの場合は、リフレッシエアドレ
スカウンタ2で指定されたりフレッシェアドレスカウン
タ出力信号bi、bit−アドレスバッファ回路3で増
幅してデコーダ回路6へ入力する。
この時はアドレスバッファ回路4の出力はハイインピー
ダンス化される。アドレスバッファ回路4の出力やハイ
インピーダンスにする手段は、リフレッシュ制御回路1
でリフレックエ動作か否かの判定するアドレスバッファ
回路出力ハイインピーダス化信%atによっていずれの
アドレスバッファ回路をハイインピーダンスにするか簡
単に制御することができる。
ダンス化される。アドレスバッファ回路4の出力やハイ
インピーダンスにする手段は、リフレッシュ制御回路1
でリフレックエ動作か否かの判定するアドレスバッファ
回路出力ハイインピーダス化信%atによっていずれの
アドレスバッファ回路をハイインピーダンスにするか簡
単に制御することができる。
以上説明したように本発明は、外部アドレス指定用のア
ドレスバッファ回路とりフレッシェアドレスカウンタ指
定用のアドレスバッファ回路とを別別に設け、そ詐ぞれ
の出力をワイヤードOR接続することにより、アドレス
バッファ回路及びリフレッシエアドレスカウンタのレイ
アウトが容易になるとともに、アドレスの入力容量の低
減、配線の引き回しがなくなり、速度等の特性が大幅に
改善できる。
ドレスバッファ回路とりフレッシェアドレスカウンタ指
定用のアドレスバッファ回路とを別別に設け、そ詐ぞれ
の出力をワイヤードOR接続することにより、アドレス
バッファ回路及びリフレッシエアドレスカウンタのレイ
アウトが容易になるとともに、アドレスの入力容量の低
減、配線の引き回しがなくなり、速度等の特性が大幅に
改善できる。
また、2個のアドレスバッファ回路のうち、リフレッシ
エアドレスカウンタ指定用のアドレスバッファ回路は、
入力信号が電源電圧又はグランド電圧のレベルとなるた
め、外部アドレス指定用のアドレスバッファ回路に比べ
て簡単なバッファ回路で構成することができ、面積の増
大はさほど大きくはならなくてすむ。
エアドレスカウンタ指定用のアドレスバッファ回路は、
入力信号が電源電圧又はグランド電圧のレベルとなるた
め、外部アドレス指定用のアドレスバッファ回路に比べ
て簡単なバッファ回路で構成することができ、面積の増
大はさほど大きくはならなくてすむ。
さらに、1メガビットDRAMから4メガピツ)DRA
Mまでは、300m1l 18ビyDIPが使用され
る可能性がきくチップの長辺方向へ伸びるため、本発明
はさらに有効となるといり効果がある。
Mまでは、300m1l 18ビyDIPが使用され
る可能性がきくチップの長辺方向へ伸びるため、本発明
はさらに有効となるといり効果がある。
第1図は本発明の一実施例を示すブロック図、第2(a
)図は300m1l 16ビンDIPの平面図、第2
俤)図t!300m1l 18ビンDIPの平面図、
第3(a1図は第2(−図の3oomtl 16ビyD
IPのパッドレイアウト図、第3Φ)図は第2(b)図
の300m1l18ピンDIPのパッドレイアウト図で
ある。 1・・・・・・リフレッシュ制御回路、2・・・・・・
リフレッシュアト0レスカウンタ、3・・・・・・アド
レスバッファ回路、4・・・・・・アドレスバッファ回
路、5・・・・・・アドレス制御回路、6・・・・−デ
コーダ回路。 寥1 旧 第2(幻現 察2渕田
)図は300m1l 16ビンDIPの平面図、第2
俤)図t!300m1l 18ビンDIPの平面図、
第3(a1図は第2(−図の3oomtl 16ビyD
IPのパッドレイアウト図、第3Φ)図は第2(b)図
の300m1l18ピンDIPのパッドレイアウト図で
ある。 1・・・・・・リフレッシュ制御回路、2・・・・・・
リフレッシュアト0レスカウンタ、3・・・・・・アド
レスバッファ回路、4・・・・・・アドレスバッファ回
路、5・・・・・・アドレス制御回路、6・・・・−デ
コーダ回路。 寥1 旧 第2(幻現 察2渕田
Claims (1)
- 外部アドレス信号を入力とする第1のアドレスバッファ
回路と、リフレッシュアドレス指定用のリフレッシュア
ドレスカウンタと、前記リフレッシュアドレスカウンタ
の出力信号を入力とする第2のアドレスバッファ回路と
を具備し、前記第1のアドレスバッファ回路と第2のア
ドレスバッファ回路の出力とをワイヤードOR接続した
ことを特徴とする半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61132555A JPH0612614B2 (ja) | 1986-06-06 | 1986-06-06 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61132555A JPH0612614B2 (ja) | 1986-06-06 | 1986-06-06 | 半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62289996A true JPS62289996A (ja) | 1987-12-16 |
JPH0612614B2 JPH0612614B2 (ja) | 1994-02-16 |
Family
ID=15084024
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61132555A Expired - Lifetime JPH0612614B2 (ja) | 1986-06-06 | 1986-06-06 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0612614B2 (ja) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57147193A (en) * | 1981-03-05 | 1982-09-10 | Fujitsu Ltd | Address buffer |
JPS6142795A (ja) * | 1984-08-03 | 1986-03-01 | Toshiba Corp | 半導体記憶装置の行デコ−ダ系 |
-
1986
- 1986-06-06 JP JP61132555A patent/JPH0612614B2/ja not_active Expired - Lifetime
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57147193A (en) * | 1981-03-05 | 1982-09-10 | Fujitsu Ltd | Address buffer |
JPS6142795A (ja) * | 1984-08-03 | 1986-03-01 | Toshiba Corp | 半導体記憶装置の行デコ−ダ系 |
Also Published As
Publication number | Publication date |
---|---|
JPH0612614B2 (ja) | 1994-02-16 |
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JPS62289996A (ja) | 半導体集積回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
EXPY | Cancellation because of completion of term |