JPS62289996A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS62289996A JPS62289996A JP61132555A JP13255586A JPS62289996A JP S62289996 A JPS62289996 A JP S62289996A JP 61132555 A JP61132555 A JP 61132555A JP 13255586 A JP13255586 A JP 13255586A JP S62289996 A JPS62289996 A JP S62289996A
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- JP
- Japan
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- circuit
- buffer circuit
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- 239000004065 semiconductor Substances 0.000 title claims description 6
- 238000010586 diagram Methods 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000011514 reflex Effects 0.000 description 2
- 239000009566 Mao-to Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔産業上の利用分野〕
本発明に半導体集積回路に関し、特に外部アドレス入力
信号の入力容量低減を図った半導体集積回路に関する。
信号の入力容量低減を図った半導体集積回路に関する。
半導体メモＩＪＨパターンの微細化により大容量化が進
んできている。その中でも高集積化が可能なｌトランジ
スタ、１キヤパシタのメモリセル（以後ＩＴセルと称す
る）で構成されたダイナミックランダムアクセスメモリ
（以後ＤＲＡＭと称する）が主流となｐ１現在では２５
６キロビツトの量産タイプから１メガビツトの１４発タ
イプにまでその内容が拡大されている。
んできている。その中でも高集積化が可能なｌトランジ
スタ、１キヤパシタのメモリセル（以後ＩＴセルと称す
る）で構成されたダイナミックランダムアクセスメモリ
（以後ＤＲＡＭと称する）が主流となｐ１現在では２５
６キロビツトの量産タイプから１メガビツトの１４発タ
イプにまでその内容が拡大されている。
しかし、ＤＲＡＭは、情報をキャパシタのみに頼ってい
るため時間とともに情報が失われてしまい、一定の時間
内にメモリセルへの再書き込み（以後リフレッシュと称
する）動作が必要であることが使い難い要因となってい
る。リフレッシュ動作の最も一般的な方法として、ロウ
アドレスのみ指定するＲＡＳオンリーリフＬ／ ッシュ
（Ｏｎ ｌｙ Ｒｅｆｒｅｓｈ）があるが、外部からア
ドレスを指定する必要があるため、現在ではチップ内部
にリフレッシュアドレス指定用のカウンターｋ 内１１
Ｌ、ＲＡ Ｓ （ｏウアドレスストロープ）とＣＡＳ
（カラムアドレスストローブ）の入力タイミングにより
リフレッシュアドレスカウンタを動作させシリアルにワ
ード線を選択するＣＡ８ビフォア（Ｂｅｆｏｒｅ）ＲＡ
Ｓリフレッシａ、（几ｅｆｒｅｓｈ）や、カウンタの他
にタイマーによりリフレッシュパルスを発生させるオー
トリフ ｖ ｙ Ｖ ｚ （Ａｕｔｏ Ｒｅｆｒｅｓｈ
）等があるが、このようにチップ内部にリフレッシエア
ドレス指定用のカウンタをもったりフレッシェ動作を行
なう場合、アドレスバッファ回路は外部アドレス信号と
リフレッシュアドレスカウンタの出力信号を兼用してい
るのが一般的である。このように兼用化した場合、リフ
レッシュ用のアドレス端子の位置によってボンディング
及びアドレスの入力容量の関係上アドレスバッファ回路
及びリフレッシエアドレスカウンタのレイアウトが問題
となってくる。
るため時間とともに情報が失われてしまい、一定の時間
内にメモリセルへの再書き込み（以後リフレッシュと称
する）動作が必要であることが使い難い要因となってい
る。リフレッシュ動作の最も一般的な方法として、ロウ
アドレスのみ指定するＲＡＳオンリーリフＬ／ ッシュ
（Ｏｎ ｌｙ Ｒｅｆｒｅｓｈ）があるが、外部からア
ドレスを指定する必要があるため、現在ではチップ内部
にリフレッシュアドレス指定用のカウンターｋ 内１１
Ｌ、ＲＡ Ｓ （ｏウアドレスストロープ）とＣＡＳ
（カラムアドレスストローブ）の入力タイミングにより
リフレッシュアドレスカウンタを動作させシリアルにワ
ード線を選択するＣＡ８ビフォア（Ｂｅｆｏｒｅ）ＲＡ
Ｓリフレッシａ、（几ｅｆｒｅｓｈ）や、カウンタの他
にタイマーによりリフレッシュパルスを発生させるオー
トリフ ｖ ｙ Ｖ ｚ （Ａｕｔｏ Ｒｅｆｒｅｓｈ
）等があるが、このようにチップ内部にリフレッシエア
ドレス指定用のカウンタをもったりフレッシェ動作を行
なう場合、アドレスバッファ回路は外部アドレス信号と
リフレッシュアドレスカウンタの出力信号を兼用してい
るのが一般的である。このように兼用化した場合、リフ
レッシュ用のアドレス端子の位置によってボンディング
及びアドレスの入力容量の関係上アドレスバッファ回路
及びリフレッシエアドレスカウンタのレイアウトが問題
となってくる。
第２（ａ）図は３００ミル（ｍｉｌ）１６ピｙＤＩＰ（
Ｄｕａｌ−Ｉｎ−Ｌｉｎｅ−Ｐａｃｋａｇｅ）の平面図
である。
Ｄｕａｌ−Ｉｎ−Ｌｉｎｅ−Ｐａｃｋａｇｅ）の平面図
である。
たとえば、２５６キロビツ）ＤＲＡＭの標準パッケージ
としてはこの第２（ａ）図に示す１６ビンの３００ｍ１
ｌ ＤＩＰ（Ｄｕａｌ−Ｉｎ−Ｌｉｎｅ−Ｐａｃｋａ
ｇｅ）があり、そのピン配置は互換性を保つために第２
Ｃａ１図のように標準化されている。第３（ａ）図は第
２（ａ）図の３００ｍ１ｌ １６ビンＤＩＰのチップ
上における各ポンディングパッドのパッドレイアウト図
である。簡単なためにグランドパッドＶｓｓがある側ヲ
Ｖｓｓ側とすると、八〇”” Ａ＠のアドレスパッドの
うちＡ０〜ＡＩ、 Ａ？はＶＤＤ側、Ａ６． ｋ＠はＶ
ｓｓ側にレイアウトすることになる。もし、リフレッシ
ュサイクルｔ−２５６サイクルとするとｍＡｏ〜Ａ１が
リフレッシュアドレス端子となｆｆ、Ａｓｔｉリフレッ
シェに関係ないアドレスであるため問題とならないが、
Ａ６はリフレッシエアドレス端子となるため、アドレス
バッファ回路のみ１Ｖｓｓ 側に設置してＶＤＤに設
置されたカウンタの出力を引き回すか、ＶＤＤ［ｌｌに
バッファ回路とカウンタを設置してアドレス入力信号を
引き回すことになる。
としてはこの第２（ａ）図に示す１６ビンの３００ｍ１
ｌ ＤＩＰ（Ｄｕａｌ−Ｉｎ−Ｌｉｎｅ−Ｐａｃｋａ
ｇｅ）があり、そのピン配置は互換性を保つために第２
Ｃａ１図のように標準化されている。第３（ａ）図は第
２（ａ）図の３００ｍ１ｌ １６ビンＤＩＰのチップ
上における各ポンディングパッドのパッドレイアウト図
である。簡単なためにグランドパッドＶｓｓがある側ヲ
Ｖｓｓ側とすると、八〇”” Ａ＠のアドレスパッドの
うちＡ０〜ＡＩ、 Ａ？はＶＤＤ側、Ａ６． ｋ＠はＶ
ｓｓ側にレイアウトすることになる。もし、リフレッシ
ュサイクルｔ−２５６サイクルとするとｍＡｏ〜Ａ１が
リフレッシュアドレス端子となｆｆ、Ａｓｔｉリフレッ
シェに関係ないアドレスであるため問題とならないが、
Ａ６はリフレッシエアドレス端子となるため、アドレス
バッファ回路のみ１Ｖｓｓ 側に設置してＶＤＤに設
置されたカウンタの出力を引き回すか、ＶＤＤ［ｌｌに
バッファ回路とカウンタを設置してアドレス入力信号を
引き回すことになる。
第２Φ）図は３００ｍ１ｌ １８ピｙＤＩＰ（Ｄ平面図
である。たとえば、１メガビットＤＲＡＭの標準パッケ
ージは第２（ｂ）図に示すたとえば３００ｍ１１１８ビ
ンＤＩＰであり、もしリフレッシュサイクル’！＋１−
２５６サイクルとすればＡＯ，Ａ、のリフレ。
である。たとえば、１メガビットＤＲＡＭの標準パッケ
ージは第２（ｂ）図に示すたとえば３００ｍ１１１８ビ
ンＤＩＰであり、もしリフレッシュサイクル’！＋１−
２５６サイクルとすればＡＯ，Ａ、のリフレ。
シェアドレス端子’１ＶＤＤ側に設置することができる
が、センス増幅回路が４０９６個も必要となって消費電
流の大幅な増大を招くため、５１２リフレツシスサイク
ルが一般的となっている。そのため、リフレッシエアド
レス端子Ａｏ−Ａｓのうち、Ａｏ又はＡ８のどちらかの
端子はＶｓｓ側に設置しなければならない。
が、センス増幅回路が４０９６個も必要となって消費電
流の大幅な増大を招くため、５１２リフレツシスサイク
ルが一般的となっている。そのため、リフレッシエアド
レス端子Ａｏ−Ａｓのうち、Ａｏ又はＡ８のどちらかの
端子はＶｓｓ側に設置しなければならない。
第３５）図は第２−）図の３００ｍ１ｌ１８ピｙＤＩＰ
のチップ上における各ポンディングパッドのバッドレイ
アウト図である。第３伽）図に示すポンディングパッド
レイアウトの場合も第３０５）図によって説明したと同
様な問題が生ずる。
のチップ上における各ポンディングパッドのバッドレイ
アウト図である。第３伽）図に示すポンディングパッド
レイアウトの場合も第３０５）図によって説明したと同
様な問題が生ずる。
前述したように、従来のりフレッシェアドレスカウンタ
を有するアドレスバッファ回路は、外部アドレス信号と
りフレッシェアドレスカウンタの出力信号を兼用した回
路となっているため、外部アドレス信号線を引き回して
ＶＤＤ側にリフレッシュアドレスカウンタとアドレスバ
ッファ回路をレイアウトするか、もしくはアドレスバッ
ファ回路とりフレッシ為アドレスカウンタを分離してリ
フレッシエアドレスカウンタの出力信号を引き回す必要
があり、このためアドレス入力の入力容量の最大規格値
が満足できなくなったり、メモリの速度等の特性に大き
な影響を及ぼすという欠点がある。
を有するアドレスバッファ回路は、外部アドレス信号と
りフレッシェアドレスカウンタの出力信号を兼用した回
路となっているため、外部アドレス信号線を引き回して
ＶＤＤ側にリフレッシュアドレスカウンタとアドレスバ
ッファ回路をレイアウトするか、もしくはアドレスバッ
ファ回路とりフレッシ為アドレスカウンタを分離してリ
フレッシエアドレスカウンタの出力信号を引き回す必要
があり、このためアドレス入力の入力容量の最大規格値
が満足できなくなったり、メモリの速度等の特性に大き
な影響を及ぼすという欠点がある。
また、４メガビツトまで３００ｍ目１８ピンのパッケー
ジが使用されるとすれば、ケースに入る最大チップの短
辺方向のサイズは変わらないため必然的に長辺方向に伸
びざるを得す上記の問題は、さらに深刻化してくるとい
う欠点がある。
ジが使用されるとすれば、ケースに入る最大チップの短
辺方向のサイズは変わらないため必然的に長辺方向に伸
びざるを得す上記の問題は、さらに深刻化してくるとい
う欠点がある。
本発明の半導体集積回路は、外部アドレス信号を入力と
する第１のアドレスバッファ回路と、リフレッシュアド
レス指定用のリフレッシエアドレスカウンタと、前記リ
フレッシュアドレスカウンタの出力信号を入力とする第
２のアドレスバッファ回路を具備し、前記第１のアドレ
スバッファ回路と第２のアドレスバッファ回路の出力と
をワイヤードＯＲ接続した構造を備えて構成される。
する第１のアドレスバッファ回路と、リフレッシュアド
レス指定用のリフレッシエアドレスカウンタと、前記リ
フレッシュアドレスカウンタの出力信号を入力とする第
２のアドレスバッファ回路を具備し、前記第１のアドレ
スバッファ回路と第２のアドレスバッファ回路の出力と
をワイヤードＯＲ接続した構造を備えて構成される。
次に本発明について図面を参照して説明する。
第１図は、本発明の一実施例を示すブロック図である。
第１図において、１はリフレッシュ制御回路、２はリフ
レッシエアドレスカウンタ、３，４はアドレスバッファ
回路、５はアドレス制御回路、６はデコーダ回路、Ａｉ
（ＥＸＴ）は外部アドレス信号、ａはリフレッシュ制御
信号、ａ′はアドレスバッファ回路出力ハイインピーダ
ンス化信号、ｂｉ、ｂｉはリフレッシエアドレスカウン
タ出力信号、Ｃｉ、 Ｃｉ、 ｆｉ、 ｆｉｔｉアドレ
ス信号、ｄはアドレス制御信号である。
レッシエアドレスカウンタ、３，４はアドレスバッファ
回路、５はアドレス制御回路、６はデコーダ回路、Ａｉ
（ＥＸＴ）は外部アドレス信号、ａはリフレッシュ制御
信号、ａ′はアドレスバッファ回路出力ハイインピーダ
ンス化信号、ｂｉ、ｂｉはリフレッシエアドレスカウン
タ出力信号、Ｃｉ、 Ｃｉ、 ｆｉ、 ｆｉｔｉアドレ
ス信号、ｄはアドレス制御信号である。
次に本実施例の動作について説明する。まず、通常の読
出し／書込みサイクルの場合、外部アドレスから入力さ
れた外部アドレス信号Ａｉ（ＥＸＴ）をアドレスバッフ
ァ回路４で増幅してデコーダ回路６に入力する。その時
アドレスバッファ回路４の出力するアドレス信号ｆ ｔ
＊ ” Ｈ、アドレスバッファ回路３の出力するアドレ
ス信号Ｃ＋、Ｃｉとデコーダ６ｔ−介してワイヤードＯ
Ｒ接続となっているため、リフレッシュ用のアドレスバ
ッファ回路３の出力全ハイインピーダンス化する。また
、リフレッシ為サイクルの場合は、リフレッシエアドレ
スカウンタ２で指定されたりフレッシェアドレスカウン
タ出力信号ｂｉ、ｂｉｔ−アドレスバッファ回路３で増
幅してデコーダ回路６へ入力する。
出し／書込みサイクルの場合、外部アドレスから入力さ
れた外部アドレス信号Ａｉ（ＥＸＴ）をアドレスバッフ
ァ回路４で増幅してデコーダ回路６に入力する。その時
アドレスバッファ回路４の出力するアドレス信号ｆ ｔ
＊ ” Ｈ、アドレスバッファ回路３の出力するアドレ
ス信号Ｃ＋、Ｃｉとデコーダ６ｔ−介してワイヤードＯ
Ｒ接続となっているため、リフレッシュ用のアドレスバ
ッファ回路３の出力全ハイインピーダンス化する。また
、リフレッシ為サイクルの場合は、リフレッシエアドレ
スカウンタ２で指定されたりフレッシェアドレスカウン
タ出力信号ｂｉ、ｂｉｔ−アドレスバッファ回路３で増
幅してデコーダ回路６へ入力する。
この時はアドレスバッファ回路４の出力はハイインピー
ダンス化される。アドレスバッファ回路４の出力やハイ
インピーダンスにする手段は、リフレッシュ制御回路１
でリフレックエ動作か否かの判定するアドレスバッファ
回路出力ハイインピーダス化信％ａｔによっていずれの
アドレスバッファ回路をハイインピーダンスにするか簡
単に制御することができる。
ダンス化される。アドレスバッファ回路４の出力やハイ
インピーダンスにする手段は、リフレッシュ制御回路１
でリフレックエ動作か否かの判定するアドレスバッファ
回路出力ハイインピーダス化信％ａｔによっていずれの
アドレスバッファ回路をハイインピーダンスにするか簡
単に制御することができる。
以上説明したように本発明は、外部アドレス指定用のア
ドレスバッファ回路とりフレッシェアドレスカウンタ指
定用のアドレスバッファ回路とを別別に設け、そ詐ぞれ
の出力をワイヤードＯＲ接続することにより、アドレス
バッファ回路及びリフレッシエアドレスカウンタのレイ
アウトが容易になるとともに、アドレスの入力容量の低
減、配線の引き回しがなくなり、速度等の特性が大幅に
改善できる。
ドレスバッファ回路とりフレッシェアドレスカウンタ指
定用のアドレスバッファ回路とを別別に設け、そ詐ぞれ
の出力をワイヤードＯＲ接続することにより、アドレス
バッファ回路及びリフレッシエアドレスカウンタのレイ
アウトが容易になるとともに、アドレスの入力容量の低
減、配線の引き回しがなくなり、速度等の特性が大幅に
改善できる。
また、２個のアドレスバッファ回路のうち、リフレッシ
エアドレスカウンタ指定用のアドレスバッファ回路は、
入力信号が電源電圧又はグランド電圧のレベルとなるた
め、外部アドレス指定用のアドレスバッファ回路に比べ
て簡単なバッファ回路で構成することができ、面積の増
大はさほど大きくはならなくてすむ。
エアドレスカウンタ指定用のアドレスバッファ回路は、
入力信号が電源電圧又はグランド電圧のレベルとなるた
め、外部アドレス指定用のアドレスバッファ回路に比べ
て簡単なバッファ回路で構成することができ、面積の増
大はさほど大きくはならなくてすむ。
さらに、１メガビットＤＲＡＭから４メガピツ）ＤＲＡ
Ｍまでは、３００ｍ１ｌ １８ビｙＤＩＰが使用され
る可能性がきくチップの長辺方向へ伸びるため、本発明
はさらに有効となるといり効果がある。
Ｍまでは、３００ｍ１ｌ １８ビｙＤＩＰが使用され
る可能性がきくチップの長辺方向へ伸びるため、本発明
はさらに有効となるといり効果がある。
第１図は本発明の一実施例を示すブロック図、第２（ａ
）図は３００ｍ１ｌ １６ビンＤＩＰの平面図、第２
俤）図ｔ！３００ｍ１ｌ １８ビンＤＩＰの平面図、
第３（ａ１図は第２（−図の３ｏｏｍｔｌ １６ビｙＤ
ＩＰのパッドレイアウト図、第３Φ）図は第２（ｂ）図
の３００ｍ１ｌ１８ピンＤＩＰのパッドレイアウト図で
ある。 １・・・・・・リフレッシュ制御回路、２・・・・・・
リフレッシュアト０レスカウンタ、３・・・・・・アド
レスバッファ回路、４・・・・・・アドレスバッファ回
路、５・・・・・・アドレス制御回路、６・・・・−デ
コーダ回路。 寥１ 旧 第２（幻現 察２渕田
）図は３００ｍ１ｌ １６ビンＤＩＰの平面図、第２
俤）図ｔ！３００ｍ１ｌ １８ビンＤＩＰの平面図、
第３（ａ１図は第２（−図の３ｏｏｍｔｌ １６ビｙＤ
ＩＰのパッドレイアウト図、第３Φ）図は第２（ｂ）図
の３００ｍ１ｌ１８ピンＤＩＰのパッドレイアウト図で
ある。 １・・・・・・リフレッシュ制御回路、２・・・・・・
リフレッシュアト０レスカウンタ、３・・・・・・アド
レスバッファ回路、４・・・・・・アドレスバッファ回
路、５・・・・・・アドレス制御回路、６・・・・−デ
コーダ回路。 寥１ 旧 第２（幻現 察２渕田
Claims (1)
- 外部アドレス信号を入力とする第１のアドレスバッファ
回路と、リフレッシュアドレス指定用のリフレッシュア
ドレスカウンタと、前記リフレッシュアドレスカウンタ
の出力信号を入力とする第２のアドレスバッファ回路と
を具備し、前記第１のアドレスバッファ回路と第２のア
ドレスバッファ回路の出力とをワイヤードＯＲ接続した
ことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61132555A JPH0612614B2 (ja) | 1986-06-06 | 1986-06-06 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61132555A JPH0612614B2 (ja) | 1986-06-06 | 1986-06-06 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62289996A true JPS62289996A (ja) | 1987-12-16 |
| JPH0612614B2 JPH0612614B2 (ja) | 1994-02-16 |
Family
ID=15084024
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61132555A Expired - Lifetime JPH0612614B2 (ja) | 1986-06-06 | 1986-06-06 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0612614B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57147193A (en) * | 1981-03-05 | 1982-09-10 | Fujitsu Ltd | Address buffer |
| JPS6142795A (ja) * | 1984-08-03 | 1986-03-01 | Toshiba Corp | 半導体記憶装置の行デコ−ダ系 |
-
1986
- 1986-06-06 JP JP61132555A patent/JPH0612614B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57147193A (en) * | 1981-03-05 | 1982-09-10 | Fujitsu Ltd | Address buffer |
| JPS6142795A (ja) * | 1984-08-03 | 1986-03-01 | Toshiba Corp | 半導体記憶装置の行デコ−ダ系 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0612614B2 (ja) | 1994-02-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| EXPY | Cancellation because of completion of term |