JPH01294295A - パーシャル・ランダム・アクセス・メモリ - Google Patents
パーシャル・ランダム・アクセス・メモリInfo
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- JPH01294295A JPH01294295A JP63124113A JP12411388A JPH01294295A JP H01294295 A JPH01294295 A JP H01294295A JP 63124113 A JP63124113 A JP 63124113A JP 12411388 A JP12411388 A JP 12411388A JP H01294295 A JPH01294295 A JP H01294295A
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- 230000003068 static effect Effects 0.000 claims description 6
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
-
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Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、スタテイ／り・ランダム・アクセス・メモリ
（Ｓｔａｔｉｃ Ｒａｎｄｏｎ Ａｃｃｅｓｓ Ｈｅｌ
１ｏｒｙ：ＲＡＮ ）に係つ、特に部分書き込み可能な
ＲＡＭ （以下、パーシャルＲＡ Ｍという。）に関し 任意のビットを任意にパーシャルアクセスすることが可
能なパーシャルＲＡＭを提供することを目的とし、 スタティック・ランダム・アクセス・メモリのメ”モリ
セルアレイ（１００）を、互に独立して活性化可能な複
数のワード線（ＷＬ 、ＷＬ２）に接続された複数の
パーシャルアクセスメモリセル（ＭＣ、ＭＣ２）を混在
させて構成する。
（Ｓｔａｔｉｃ Ｒａｎｄｏｎ Ａｃｃｅｓｓ Ｈｅｌ
１ｏｒｙ：ＲＡＮ ）に係つ、特に部分書き込み可能な
ＲＡＭ （以下、パーシャルＲＡ Ｍという。）に関し 任意のビットを任意にパーシャルアクセスすることが可
能なパーシャルＲＡＭを提供することを目的とし、 スタティック・ランダム・アクセス・メモリのメ”モリ
セルアレイ（１００）を、互に独立して活性化可能な複
数のワード線（ＷＬ 、ＷＬ２）に接続された複数の
パーシャルアクセスメモリセル（ＭＣ、ＭＣ２）を混在
させて構成する。
本発明は、スタティック・ランダム・アクセス・メモリ
（Ｓｔａｔｉｃ Ｒａｎｄｏｎ Ａｃｃｅｓｓ Ｈｅｎ
ｏｒｙ：ＲへＮ ）に係り、特に部分書き込み可能なＲ
ＡＭ（以下、パーシャルＲＡＭという。）に関する。
（Ｓｔａｔｉｃ Ｒａｎｄｏｎ Ａｃｃｅｓｓ Ｈｅｎ
ｏｒｙ：ＲへＮ ）に係り、特に部分書き込み可能なＲ
ＡＭ（以下、パーシャルＲＡＭという。）に関する。
ＲＡＭは情報の書き込み、読み出しを任意に行うことが
でき、使用に当っての自由度が高く、またダイナミック
ＲＡＭに比べてリフレッシュ動作を必要としない等の有
利な点を有するため、一般に広く用いられている。
でき、使用に当っての自由度が高く、またダイナミック
ＲＡＭに比べてリフレッシュ動作を必要としない等の有
利な点を有するため、一般に広く用いられている。
最近では、特定の使用目的に適した仕様で形成されるＩ
ＣとしてＡＳＩＣ（八Ｉ）Ｉ）ｌｉｃａｔｉＯｎ５ｐｅ
ｃｉｆｉｃ ＩＣ）といわれるカスタムＩＣの要求が高
まっており、このカスタムＩＣに使用されるＲＡＭとし
てさらに自由度の高いものが要請されている。
ＣとしてＡＳＩＣ（八Ｉ）Ｉ）ｌｉｃａｔｉＯｎ５ｐｅ
ｃｉｆｉｃ ＩＣ）といわれるカスタムＩＣの要求が高
まっており、このカスタムＩＣに使用されるＲＡＭとし
てさらに自由度の高いものが要請されている。
ＲＡＭは、１ビット分のデータを記憶するメモリセルを
Ｙ（行）Ｘ（列）のマトリクス状に並べてメモリセルア
レイを構成し、アドレスデコーダによってデコードした
アドレス信号によりＹ行のいずれかのワード線を指定し
、入出力回路からのデータ信号によりＸ列のいずれかの
ビット線を介してデータの書き込み、読み出しを行うよ
うに構成されている。
Ｙ（行）Ｘ（列）のマトリクス状に並べてメモリセルア
レイを構成し、アドレスデコーダによってデコードした
アドレス信号によりＹ行のいずれかのワード線を指定し
、入出力回路からのデータ信号によりＸ列のいずれかの
ビット線を介してデータの書き込み、読み出しを行うよ
うに構成されている。
第９図にマスクスライス型のＲＡＭの概念図を示し、第
１０図にそのメモリセル（１ビット分）の回路を示す、
このＲＡＭは９ワ一ドＸラビツト分の記憶容量を有する
例である。アドレス端子Ａｏ〜Ａ３にアドレス信号を入
力することによりアドレスデコーダ１によりデコードさ
れ“ｏｏｏｏ”〜″１０００”のいずれかのアドレスに
対応する行が指定される。そして、データ端子に入力デ
ータＤ。〜Ｄ４を入力してデータの書き込み、読み出し
を行う。
１０図にそのメモリセル（１ビット分）の回路を示す、
このＲＡＭは９ワ一ドＸラビツト分の記憶容量を有する
例である。アドレス端子Ａｏ〜Ａ３にアドレス信号を入
力することによりアドレスデコーダ１によりデコードさ
れ“ｏｏｏｏ”〜″１０００”のいずれかのアドレスに
対応する行が指定される。そして、データ端子に入力デ
ータＤ。〜Ｄ４を入力してデータの書き込み、読み出し
を行う。
各メモリセルＭＣは、２つのＣＭＯＳトランジスタを用
いたインバータ３．４によりフリップフロップを構成し
たもので、いわゆるＦ／Ｆタイプのメモリセルである。
いたインバータ３．４によりフリップフロップを構成し
たもので、いわゆるＦ／Ｆタイプのメモリセルである。
各メモリセルＭＣはＮチャネル転送ゲート（Ｎチャネル
トランジスタ）５゜６を介してビット線ＤＬ、ＤＬにそ
れぞれ接続されている。各Ｎチャネル転送ゲート５．６
のゲートはワード線ＷＬに接続されている。
トランジスタ）５゜６を介してビット線ＤＬ、ＤＬにそ
れぞれ接続されている。各Ｎチャネル転送ゲート５．６
のゲートはワード線ＷＬに接続されている。
アドレスデコーダ１からのアドレス信号が与えられると
、ワード線ＷＬは活性化（Ｈレベル信号が印加）され、
両Ｎチャネル転送ゲート５．６がＯＮとなって開き、ビ
ット線ＤＬ、ＤＬからのデータ信号のやりとりが可能と
なる。そこで、ビット線ＤＬ、ＤＬにデータ信号を与え
ることにより、１ビット分のデータ（０又は１）が書込
まれ、あるいは読出されることとなる。なお、ワード線
ＷＬを活性化すると、そのアドレス上に並ぶすべてのメ
モリセルの書き込み、読み出しが可能な状態となる。
、ワード線ＷＬは活性化（Ｈレベル信号が印加）され、
両Ｎチャネル転送ゲート５．６がＯＮとなって開き、ビ
ット線ＤＬ、ＤＬからのデータ信号のやりとりが可能と
なる。そこで、ビット線ＤＬ、ＤＬにデータ信号を与え
ることにより、１ビット分のデータ（０又は１）が書込
まれ、あるいは読出されることとなる。なお、ワード線
ＷＬを活性化すると、そのアドレス上に並ぶすべてのメ
モリセルの書き込み、読み出しが可能な状態となる。
ところで、特にユーザの指定するカスタムＩＣ等に用い
られるＲＡＭにおいては、ある条件下では全ビットの書
替えを行うが、他の条件下では上位ビットのみか下位ビ
ットのみ、あるいは中間ビットのみというように特定の
ビットのみを部分的に書替えたいという要請がある。こ
のような要請としては、例えば、浮動小数点データの如
く指数部と仮数部に分ｔｊされたデータを処理する場合
に、指数データのみ書替えるといった例が挙げられる。
られるＲＡＭにおいては、ある条件下では全ビットの書
替えを行うが、他の条件下では上位ビットのみか下位ビ
ットのみ、あるいは中間ビットのみというように特定の
ビットのみを部分的に書替えたいという要請がある。こ
のような要請としては、例えば、浮動小数点データの如
く指数部と仮数部に分ｔｊされたデータを処理する場合
に、指数データのみ書替えるといった例が挙げられる。
別の形態では、７２ビフトデータのうち上位または下位
の３６ビツトのみを書替えるというような場合である。
の３６ビツトのみを書替えるというような場合である。
このような書き込みをパーシャルライト（Ｐａｒｔｉａ
ｌ Ｗｒｉｔｅ ）と呼ぶ。
ｌ Ｗｒｉｔｅ ）と呼ぶ。
このようなパーシャルライト機能を従来のメモリセル構
造のＲＡＭにおいて実現するために、従来では書き込み
制御系統を上位ビットと下位ビットとで２重にもたせる
等の手段を講じて対応していた。
造のＲＡＭにおいて実現するために、従来では書き込み
制御系統を上位ビットと下位ビットとで２重にもたせる
等の手段を講じて対応していた。
上記従来のパーシャルライト手段の問題点は、制御系統
の設は力次第でそのＲＡＭのパーシャルライト機能が固
定してしまうこと、および制御系統の多重化による構成
の複雑化を招来する点にある。
の設は力次第でそのＲＡＭのパーシャルライト機能が固
定してしまうこと、および制御系統の多重化による構成
の複雑化を招来する点にある。
すなわち、カスタムＩＣに塔載されるＲＡＭにおいては
、ユーザの要求に応じて使用されるデータのビット幅が
区々であり、またパーシャルライトするビット位置や幅
もそれぞれ異なる。さらに、ビット幅の相違からパーシ
ャルライトするビットとそうでないビットとの境目も一
様ではない。このような場合に、制御系統を多重化する
という手段だけでは対応が困難であり、自由度が低いも
のとなる。
、ユーザの要求に応じて使用されるデータのビット幅が
区々であり、またパーシャルライトするビット位置や幅
もそれぞれ異なる。さらに、ビット幅の相違からパーシ
ャルライトするビットとそうでないビットとの境目も一
様ではない。このような場合に、制御系統を多重化する
という手段だけでは対応が困難であり、自由度が低いも
のとなる。
本発明は、任意のビットを任意にパーシャルアクセスす
ることが可能なパーシャルＲＡＭを提供することを目的
とする。
ることが可能なパーシャルＲＡＭを提供することを目的
とする。
〔課題を解決するための手段〕
第１図に本発明の原理図を示す。第１図に示すＲＡＭに
おいて、メモリセルアレイ１００はパーシャルアクセス
可能な複数のメモリセルアレイすなわち、第１メモリセ
ルアレイ２００、第２メモリセルアレイ３００で構成さ
れる。
おいて、メモリセルアレイ１００はパーシャルアクセス
可能な複数のメモリセルアレイすなわち、第１メモリセ
ルアレイ２００、第２メモリセルアレイ３００で構成さ
れる。
第１メモリセルアレイ２００の各メモリセルＭＣは第１
のワード線ＷＬ１に接続されている。
のワード線ＷＬ１に接続されている。
一方、第２メモリセルアレイ３００の各メモリセルＭＣ
は第２のワード線ＷＬ２に接続されている。第１のワー
ド線ＷＬ１と第２のワード線ＷＬ２とは互に独立して活
性化可能である。
は第２のワード線ＷＬ２に接続されている。第１のワー
ド線ＷＬ１と第２のワード線ＷＬ２とは互に独立して活
性化可能である。
第１メモリセルアレイ２００をアクセスする場合には第
１ワード線Ｗ Ｌ １を選択することにより、各メモリ
セルＭＣ１がアクセス可能となる。また、第２メモリセ
ルアレイ３００をアクセスする場合には第２ワード線Ｗ
Ｌ２を選択することによりメモリセルＭＣ２がアクセス
可能となる。
１ワード線Ｗ Ｌ １を選択することにより、各メモリ
セルＭＣ１がアクセス可能となる。また、第２メモリセ
ルアレイ３００をアクセスする場合には第２ワード線Ｗ
Ｌ２を選択することによりメモリセルＭＣ２がアクセス
可能となる。
このように、互に独立して活性化可能な複数の各ワード
線にそれぞれ異なるメモリセルアレイが接続されている
ので選択されたワード線に対応するメモリセルのみ書き
込み可能となり、パーシャルアクセスが実現される。
線にそれぞれ異なるメモリセルアレイが接続されている
ので選択されたワード線に対応するメモリセルのみ書き
込み可能となり、パーシャルアクセスが実現される。
次に、本発明の実施例を図面に基づいて説明する。
茅」」Ｓ１凹
第２図に本発明に係る第１実施例を示す、この実施例は
８ビツト幅のＲＡＭを示し、第１ボートと第２ボートの
２つの入力ボートを有するデュアルポート形のＲＡＭで
あり、いずれのボートからもアクセス可能となっている
。
８ビツト幅のＲＡＭを示し、第１ボートと第２ボートの
２つの入力ボートを有するデュアルポート形のＲＡＭで
あり、いずれのボートからもアクセス可能となっている
。
メモリセルアレイは３つの領域からなる。第１の領域は
第１のパーシャルメモリセルＭＣ１を用いたアレイ、第
２の領域は第２のパーシャルメモリセルＭ Ｃ２を用い
たアレイ、第３の領域は第３のパーシャルメモリセルＭ
Ｃ３を用いたアレイである。
第１のパーシャルメモリセルＭＣ１を用いたアレイ、第
２の領域は第２のパーシャルメモリセルＭ Ｃ２を用い
たアレイ、第３の領域は第３のパーシャルメモリセルＭ
Ｃ３を用いたアレイである。
入力データはり。〜Ｄ７の８ビツトである。このうち入
力データＤ。〜Ｄ４の５ビツトは第１ボートから書き込
み読み出しが可能である。一方、入力データＤ３〜Ｄ７
の５ビツトは第２ボートから書き込み、読み出しが可能
である。入力データＤ、Ｄ４のビットについては第１、
第２のいずれのボートからも書き込み、読み出しが可能
である。
力データＤ。〜Ｄ４の５ビツトは第１ボートから書き込
み読み出しが可能である。一方、入力データＤ３〜Ｄ７
の５ビツトは第２ボートから書き込み、読み出しが可能
である。入力データＤ、Ｄ４のビットについては第１、
第２のいずれのボートからも書き込み、読み出しが可能
である。
アクセスする場合は、第１ボートのアドレスデコーダ７
にアドレス信号が入力され、指定される行のワード線が
活性化された状態でデータＤ。〜Ｄ４を入力することに
よりデータが入出力回路８を介して第１６１域（ＭＣ１
）および第３領域（３７１Ｃ３）にパーシャルライトか
可能である。また、これとは別のタイミングで第２ボー
トのアドレスデコーダ９にアドレス信号を入力し、指定
される行のワード線を活性化した状態でデータＤ３〜Ｄ
７を入力することによりそのデータは入出力回路１０を
介して第３領域（ＭＣ３）および第２１Ｉｎ＋！！ｌｌ
（ＭＣ２）に対してパーシャルライトが可能となる。こ
のように、特定の領域に対して選択的にパーシャルライ
トが可能である。
にアドレス信号が入力され、指定される行のワード線が
活性化された状態でデータＤ。〜Ｄ４を入力することに
よりデータが入出力回路８を介して第１６１域（ＭＣ１
）および第３領域（３７１Ｃ３）にパーシャルライトか
可能である。また、これとは別のタイミングで第２ボー
トのアドレスデコーダ９にアドレス信号を入力し、指定
される行のワード線を活性化した状態でデータＤ３〜Ｄ
７を入力することによりそのデータは入出力回路１０を
介して第３領域（ＭＣ３）および第２１Ｉｎ＋！！ｌｌ
（ＭＣ２）に対してパーシャルライトが可能となる。こ
のように、特定の領域に対して選択的にパーシャルライ
トが可能である。
次に、上記のようなパーシャルライト機能を実現するた
めの各メモリセルＭＣ，ＭＣ２゜ＭＣ３およびその周辺
回路の構成を説明する。
めの各メモリセルＭＣ，ＭＣ２゜ＭＣ３およびその周辺
回路の構成を説明する。
第３図に示すように、第１メモリセルＭＣ１のインバー
タ３．４の両端にはＮチャネル転送ゲート５，６を介し
てビット線ＤＬ 、ＤＬ、がそれぞれ接続されている
。各Ｎチャネル転送ゲート５゜６の各ゲートはそれぞれ
第１ワード線ＷＬ１に接続されている。第２ワード線Ｗ
Ｌ２はバイパスされ、この第１メモリセルＭＣ１に対し
ては影響を与えない、よって第１メモリセルＭＣ１は第
１ワード線ＷＬ１によってのみパーシャルライトが可能
である。
タ３．４の両端にはＮチャネル転送ゲート５，６を介し
てビット線ＤＬ 、ＤＬ、がそれぞれ接続されている
。各Ｎチャネル転送ゲート５゜６の各ゲートはそれぞれ
第１ワード線ＷＬ１に接続されている。第２ワード線Ｗ
Ｌ２はバイパスされ、この第１メモリセルＭＣ１に対し
ては影響を与えない、よって第１メモリセルＭＣ１は第
１ワード線ＷＬ１によってのみパーシャルライトが可能
である。
第４図に示すように、第２メモリセルＭＣ２のインバー
タ３．４の両端にはＮチャネル転送ゲート１１，１２を
介してビット線ＤＬ、ＤＬ２がそれぞれ接続されている
。各Ｎチャネル転送ゲートの各ゲートはそれぞれ第２ワ
ード線Ｗ Ｌ ２に接続されている。第１ワード線はバ
イパスされ、この第２メモリセルＭ Ｃ２に対しては何
ら影響を与えない。よって、第２メモリセルＭＣ２は第
２ワード線ＷＬ によってのみパーシャルライトが可
能である。
タ３．４の両端にはＮチャネル転送ゲート１１，１２を
介してビット線ＤＬ、ＤＬ２がそれぞれ接続されている
。各Ｎチャネル転送ゲートの各ゲートはそれぞれ第２ワ
ード線Ｗ Ｌ ２に接続されている。第１ワード線はバ
イパスされ、この第２メモリセルＭ Ｃ２に対しては何
ら影響を与えない。よって、第２メモリセルＭＣ２は第
２ワード線ＷＬ によってのみパーシャルライトが可
能である。
第４図に示すように、第３メモリセルＭＣ３のインバー
タ３．４の両端にはＮチャネル転送ゲート７．８および
を介してビット線ＤＬ１．ＤＬ１およびＤＬ、ＤＬ２が
それぞれ接続されている。
タ３．４の両端にはＮチャネル転送ゲート７．８および
を介してビット線ＤＬ１．ＤＬ１およびＤＬ、ＤＬ２が
それぞれ接続されている。
Ｎチャネル転送ゲートのうち、７．８は第１ワード線Ｗ
Ｌ１に接続され、１１．１２は第２ワード線Ｗ Ｌ ２
に接続されている。よって、第３メモリセルＭ Ｃ３は
第１および第２のワード線Ｗ Ｌ ｉ 。
Ｌ１に接続され、１１．１２は第２ワード線Ｗ Ｌ ２
に接続されている。よって、第３メモリセルＭ Ｃ３は
第１および第２のワード線Ｗ Ｌ ｉ 。
ＷＬ のいずれによってもパーシャルライトが可能で
ある。但し、入力データ端子はＤ Ｌ １゜ＤＬ と
ＤＬ、ＤＬ２のそれぞれから入力される。
ある。但し、入力データ端子はＤ Ｌ １゜ＤＬ と
ＤＬ、ＤＬ２のそれぞれから入力される。
ここで、第６図に以上に述べたパーシャルＲＡＭのメモ
リセルをゲートアレイの基本セルを用いて構成した例を
平面図で示す、なお、説明を簡単にするなめ、第１メモ
リセルＭＣ１に対応するものについて示すが、他のメモ
リセルＭ Ｃ２。
リセルをゲートアレイの基本セルを用いて構成した例を
平面図で示す、なお、説明を簡単にするなめ、第１メモ
リセルＭＣ１に対応するものについて示すが、他のメモ
リセルＭ Ｃ２。
ＭＣ３についても第４図、第５図の回路図と一致する配
線パターンとすることにより実装できるので説明は省略
する。
線パターンとすることにより実装できるので説明は省略
する。
第６図において、左側からＮＭＯＳトランジスタＴ１．
ＰＭＯＳトランジスタＴ２がレイアウトされ、このＮＭ
ＯＳトランジスタＴ１とＰＭＯＳトランジスタＴ２によ
り、図示する回路パターンのＣＭＯＳトランジスタイン
バータ３．４が構成され、第１メモリセルＭ Ｃｉとな
る。さらに、その右側にＮＭＯＳトランジスタＴ３〜Ｔ
６がレイアウトされ、各Ｎチャネル転送ゲート７．８゜
１１．１２として用いられる。上記各トランジスタＴ１
〜Ｔ６は斜線で示すポリシリコンゲート１３、実線で示
すメタル第１層１４、破線で示すメタル第２層１５、黒
丸で示すメタル第１層とトランジスタとのコンタクト１
６、二重丸で示すメタル第２層とメタル第１層とのコン
タクト１７により例えば第１図に示すパターンに接続さ
れている。
ＰＭＯＳトランジスタＴ２がレイアウトされ、このＮＭ
ＯＳトランジスタＴ１とＰＭＯＳトランジスタＴ２によ
り、図示する回路パターンのＣＭＯＳトランジスタイン
バータ３．４が構成され、第１メモリセルＭ Ｃｉとな
る。さらに、その右側にＮＭＯＳトランジスタＴ３〜Ｔ
６がレイアウトされ、各Ｎチャネル転送ゲート７．８゜
１１．１２として用いられる。上記各トランジスタＴ１
〜Ｔ６は斜線で示すポリシリコンゲート１３、実線で示
すメタル第１層１４、破線で示すメタル第２層１５、黒
丸で示すメタル第１層とトランジスタとのコンタクト１
６、二重丸で示すメタル第２層とメタル第１層とのコン
タクト１７により例えば第１図に示すパターンに接続さ
れている。
次に動作を説明する。
第２図〜第５図を参照して、データｐ。〜Ｄ４の５ビツ
トのみパーシャルライトを行う場合、第１ボートアドレ
スデコーダ７に入力されたアドレス信号によって指定さ
れる第１ワード線ＷＬ１が活性化され、Ｎチャネル転送
ゲート５．６がＯＮとなる。このとき与えられたビット
線ＤＬ１゜ＤＬ１上のデータが第１メモリセルＭＣ１、
第３メモリセルＭＣ３に書込まれる。第２ボートアドレ
スデコーダ９にはアドレス信号は与えられないので第２
メモリセルＭＣ２内のデータは変らない。
トのみパーシャルライトを行う場合、第１ボートアドレ
スデコーダ７に入力されたアドレス信号によって指定さ
れる第１ワード線ＷＬ１が活性化され、Ｎチャネル転送
ゲート５．６がＯＮとなる。このとき与えられたビット
線ＤＬ１゜ＤＬ１上のデータが第１メモリセルＭＣ１、
第３メモリセルＭＣ３に書込まれる。第２ボートアドレ
スデコーダ９にはアドレス信号は与えられないので第２
メモリセルＭＣ２内のデータは変らない。
一方、データＤ 〜Ｄ７の５ビツトについてパシャルラ
イト デコーダ９に入力されたアドレス信号により指定される
第２ワード線ＷＬ２が活性化される．Ｎチャネル転送ゲ
ート７、８がＯＮとなる。このとき与えられたビット線
ＤＬ，ＤＬ，，のデータが第３メモリセルＭＣ 、第２
メモリセルＭ Ｃ ２に書込まれる．第１ボートアドレ
スデコーダ７にはアドレス信号が与えられないので第１
メモリセルＭＣ１内のデータは変らない。
イト デコーダ９に入力されたアドレス信号により指定される
第２ワード線ＷＬ２が活性化される．Ｎチャネル転送ゲ
ート７、８がＯＮとなる。このとき与えられたビット線
ＤＬ，ＤＬ，，のデータが第３メモリセルＭＣ 、第２
メモリセルＭ Ｃ ２に書込まれる．第１ボートアドレ
スデコーダ７にはアドレス信号が与えられないので第１
メモリセルＭＣ１内のデータは変らない。
１１叉里ヱ
上記第１実施例（第２図）は第１、第２、第３の各メモ
リセルＭ Ｃ 、 Ｍ Ｃ ２ 、 Ｍ Ｃ ３を規
則的に配置したものであるが、これに限定されることな
く任意の配置パターンによってパーシャルライトが可能
である．その−例を第７図に示す。
リセルＭ Ｃ 、 Ｍ Ｃ ２ 、 Ｍ Ｃ ３を規
則的に配置したものであるが、これに限定されることな
く任意の配置パターンによってパーシャルライトが可能
である．その−例を第７図に示す。
この第２実施例は各メモリセルＭＣ．ＭＣ２。
ＭＣ３を交互に並べたものであり、同じくデュアルポー
ト構造にていずれのボートからもアクセス可能となって
いる．各メモリセルＭＣ１〜ＭＣ３の構成は第３図〜第
５図に示すものと同じであるので説明を省略する。
ト構造にていずれのボートからもアクセス可能となって
いる．各メモリセルＭＣ１〜ＭＣ３の構成は第３図〜第
５図に示すものと同じであるので説明を省略する。
第３実施例
上記第１、第２の実施例はデータをいくつかに分割して
パーシャルライトを行うようにしたものであるが、この
ような各メモリセルに常に全ビットに対してアクセス可
能な第３のボートを設けることにより、パーシャルライ
ト機能とともに全ピット爵替えを行うように構成しうる
。その例を第８図に示す。
パーシャルライトを行うようにしたものであるが、この
ような各メモリセルに常に全ビットに対してアクセス可
能な第３のボートを設けることにより、パーシャルライ
ト機能とともに全ピット爵替えを行うように構成しうる
。その例を第８図に示す。
第８図において、ＭＣ４は上記実施例と同様な構成のメ
モリセルであり、第３のワード線ＷＬ３がＮチャネル転
送ゲート１８．１９のゲートに接続され、第３のビット
線ＤＬ 、ＤＬ３がメモリセルＭ Ｃ４に接続されて
いる。
モリセルであり、第３のワード線ＷＬ３がＮチャネル転
送ゲート１８．１９のゲートに接続され、第３のビット
線ＤＬ 、ＤＬ３がメモリセルＭ Ｃ４に接続されて
いる。
以上述べたように、本発明によれば、互に独立して活性
可能な複数のワード線にそれぞれ接続された複数のパー
シャルアクセスメモリを混在させてメモリセルアレイを
構成したことにより、任意のメモリセルのデータを任意
に選択的部分書き込みを行うことができる。その結果、
特に仕様の異なるカスタムＩＣにおいて複雑な制御系統
を用いることなく、自由度の高いパーシャルＲＡＭを提
供することができる。
可能な複数のワード線にそれぞれ接続された複数のパー
シャルアクセスメモリを混在させてメモリセルアレイを
構成したことにより、任意のメモリセルのデータを任意
に選択的部分書き込みを行うことができる。その結果、
特に仕様の異なるカスタムＩＣにおいて複雑な制御系統
を用いることなく、自由度の高いパーシャルＲＡＭを提
供することができる。
第１図は本発明の原理説明図、
第２図は本発明の第１実施例を示すＲＡＭ概念図、
第３図〜第５図は第１実施例の各メモリセルの回路図、
第６図はメモリセルの実装パターン例を示す平面図、
第７図は本発明の第２実施例を示すＲＡＭ概念図、
第８図は本発明の第３実施例を示す回路図、第９図は従
来のＲＡＭ概念図、 第１０図は従来のメモリセルの回路図である。 ＷＬｌ・・・第１ワード線、 ＷＬ２・・・第２ワード線、 ＤＬ、ＤＬｌ・・・第１ビツト線、 ＤＬ、ＤＬ２・・・第２ビツト線、 ＭＣ，・・・第１メモリセル、 Ｍ Ｃ２・・・第２メモリセル、 ＭＣ３・・・第３メモリセル、 １００・・・メモリセルアレイ、 ２００・・・第１メモリセルアレイ、 ３００・・・第２メモリセルアレイ。 瀉ＩＪモ１てルアンイ 第２メモ、ｉでレアン
１メモリてルアレ・ｆ −：＝ 三つ゛″ｙ、埋λ弓＝１ ”二 ｌ 旦。 １０：、′￥２−″−ト入出力、−路 を発１つ第１月施グｌｌ”ｉ−云すＲＡ＼Ｉ慨ごコ、耳
２ 図 第１実施例の第１メモリセルの回路口 笛 ３ ズ 第１実施例の第２メモリセルの旦路図 可 ４ ズ 第１実施例の第３メモリセルの回路７ 鷹 ５ 図 本発明の第３実施例を示す回路図 第 ８ 図
来のＲＡＭ概念図、 第１０図は従来のメモリセルの回路図である。 ＷＬｌ・・・第１ワード線、 ＷＬ２・・・第２ワード線、 ＤＬ、ＤＬｌ・・・第１ビツト線、 ＤＬ、ＤＬ２・・・第２ビツト線、 ＭＣ，・・・第１メモリセル、 Ｍ Ｃ２・・・第２メモリセル、 ＭＣ３・・・第３メモリセル、 １００・・・メモリセルアレイ、 ２００・・・第１メモリセルアレイ、 ３００・・・第２メモリセルアレイ。 瀉ＩＪモ１てルアンイ 第２メモ、ｉでレアン
１メモリてルアレ・ｆ −：＝ 三つ゛″ｙ、埋λ弓＝１ ”二 ｌ 旦。 １０：、′￥２−″−ト入出力、−路 を発１つ第１月施グｌｌ”ｉ−云すＲＡ＼Ｉ慨ごコ、耳
２ 図 第１実施例の第１メモリセルの回路口 笛 ３ ズ 第１実施例の第２メモリセルの旦路図 可 ４ ズ 第１実施例の第３メモリセルの回路７ 鷹 ５ 図 本発明の第３実施例を示す回路図 第 ８ 図
Claims (1)
- スタティック・ランダム・アクセス・メモリのメモリセ
ルアレイ（１００）を、互に独立して活性化可能な複数
のワード線（ＷＬ＿１、ＷＬ＿２）に接続された複数の
パーシャルアクセスメモリセル（ＭＣ＿１、ＭＣ＿２）
を混在させることにより構成したことを特徴とするパー
シャル・ランダム・アクセス・メモリ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63124113A JPH01294295A (ja) | 1988-05-20 | 1988-05-20 | パーシャル・ランダム・アクセス・メモリ |
| US07/347,320 US5060200A (en) | 1988-05-20 | 1989-05-04 | Partial random access memory |
| EP89304828A EP0342875B1 (en) | 1988-05-20 | 1989-05-12 | Partial random access memory |
| KR1019890006787A KR930001734B1 (ko) | 1988-05-20 | 1989-05-20 | 파셜 랜덤 액세스 메모리 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63124113A JPH01294295A (ja) | 1988-05-20 | 1988-05-20 | パーシャル・ランダム・アクセス・メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01294295A true JPH01294295A (ja) | 1989-11-28 |
Family
ID=14877245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63124113A Pending JPH01294295A (ja) | 1988-05-20 | 1988-05-20 | パーシャル・ランダム・アクセス・メモリ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5060200A (ja) |
| EP (1) | EP0342875B1 (ja) |
| JP (1) | JPH01294295A (ja) |
| KR (1) | KR930001734B1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005259320A (ja) * | 2004-03-15 | 2005-09-22 | Nec Electronics Corp | パーシャル・デュアル・ポート・メモリ及び該メモリを用いた電子機器 |
| JP2005259321A (ja) * | 2004-03-15 | 2005-09-22 | Nec Electronics Corp | フレキシブル・マルチエリア・メモリ及び該メモリを用いた電子機器 |
| JP2007172805A (ja) * | 2005-12-22 | 2007-07-05 | Samsung Electronics Co Ltd | ポート間データ転送機能を有するマルチパスアクセス可能な半導体メモリ装置 |
| JP2007172809A (ja) * | 2005-12-22 | 2007-07-05 | Samsung Electronics Co Ltd | 半導体メモリ装置及びその方法 |
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|---|---|---|---|---|
| WO1997027592A1 (en) * | 1996-01-24 | 1997-07-31 | Cypress Semiconductor Corporation | Interdigitated memory array |
| US6118727A (en) * | 1998-03-10 | 2000-09-12 | Cypress Semiconductor Corporation | Semiconductor memory with interdigitated array having bit line pairs accessible from either of two sides of the array |
| US6163495A (en) * | 1999-09-17 | 2000-12-19 | Cypress Semiconductor Corp. | Architecture, method(s) and circuitry for low power memories |
| JP4165070B2 (ja) * | 2002-01-11 | 2008-10-15 | ソニー株式会社 | 半導体メモリ装置、動きベクトル検出装置および動き補償予測符号化装置 |
| KR100927760B1 (ko) * | 2002-01-11 | 2009-11-20 | 소니 가부시끼 가이샤 | 메모리 셀 회로, 메모리 장치, 움직임 벡터 검출 장치 및움직임 보상 예측 부호화 장치 |
| JP4553185B2 (ja) * | 2004-09-15 | 2010-09-29 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
| JP4912016B2 (ja) * | 2005-05-23 | 2012-04-04 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
Family Cites Families (6)
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|---|---|---|---|---|
| US3893087A (en) * | 1974-02-08 | 1975-07-01 | Gen Instrument Corp | Random access memory with shared column conductors |
| JPS589285A (ja) * | 1981-07-08 | 1983-01-19 | Toshiba Corp | 半導体装置 |
| JPS58211392A (ja) * | 1982-05-31 | 1983-12-08 | Toshiba Corp | 半導体記憶装置 |
| US4599708A (en) * | 1983-12-30 | 1986-07-08 | International Business Machines Corporation | Method and structure for machine data storage with simultaneous write and read |
| JPS6142795A (ja) * | 1984-08-03 | 1986-03-01 | Toshiba Corp | 半導体記憶装置の行デコ−ダ系 |
| JP2569010B2 (ja) * | 1986-05-21 | 1997-01-08 | 株式会社日立製作所 | 半導体メモリ |
-
1988
- 1988-05-20 JP JP63124113A patent/JPH01294295A/ja active Pending
-
1989
- 1989-05-04 US US07/347,320 patent/US5060200A/en not_active Expired - Fee Related
- 1989-05-12 EP EP89304828A patent/EP0342875B1/en not_active Expired - Lifetime
- 1989-05-20 KR KR1019890006787A patent/KR930001734B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2005259320A (ja) * | 2004-03-15 | 2005-09-22 | Nec Electronics Corp | パーシャル・デュアル・ポート・メモリ及び該メモリを用いた電子機器 |
| JP2005259321A (ja) * | 2004-03-15 | 2005-09-22 | Nec Electronics Corp | フレキシブル・マルチエリア・メモリ及び該メモリを用いた電子機器 |
| JP2007172805A (ja) * | 2005-12-22 | 2007-07-05 | Samsung Electronics Co Ltd | ポート間データ転送機能を有するマルチパスアクセス可能な半導体メモリ装置 |
| JP2007172809A (ja) * | 2005-12-22 | 2007-07-05 | Samsung Electronics Co Ltd | 半導体メモリ装置及びその方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0342875B1 (en) | 1994-08-24 |
| EP0342875A3 (en) | 1991-09-04 |
| KR900019013A (ko) | 1990-12-22 |
| US5060200A (en) | 1991-10-22 |
| EP0342875A2 (en) | 1989-11-23 |
| KR930001734B1 (ko) | 1993-03-12 |
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