JP2556208B2 - レベル変換回路 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は、ＥＣＬレベルで入力さ
れる複数の論理信号をＭＯＳレベルの複数の論理信号に
変換する場合などに適用して好適なレベル変換回路に関
する。
れる複数の論理信号をＭＯＳレベルの複数の論理信号に
変換する場合などに適用して好適なレベル変換回路に関
する。
【０００２】
【従来の技術】従来、Ｂｉ−ＣＭＯＳにより構成される
ＲＡＭとして、図６にその要部を示すようなものが提案
されている。図中、１はチップ本体、２1、２2はＥＣＬ
レベルのアドレス信号Ａ1、Ａ2が入力されるアドレス信
号入力端子、３はアドレス信号Ａ1、Ａ2を入力し、ＥＣ
Ｌレベルの相補信号Ａ1、Ａ1バー、Ａ2、Ａ2バーを出力
する入力バッファ回路、４はＥＣＬレベルの相補信号Ａ
1、Ａ1バー、Ａ2、Ａ2バーを入力し、これらをＭＯＳレ
ベルの相補信号ａ1、ａ1バー、ａ2、ａ2バーに変換する
レベル変換回路、５はＭＯＳレベルの相補信号ａ1、ａ1
バー、ａ2、ａ2バーを入力し、メモリセルを選択するに
必要なデコード信号ｂ1、ｂ2、ｂ3、ｂ4を出力するアド
レスデコーダ、６はメモリセルアレイ、７はセンスアン
プ、８はデータ出力端子である。
ＲＡＭとして、図６にその要部を示すようなものが提案
されている。図中、１はチップ本体、２1、２2はＥＣＬ
レベルのアドレス信号Ａ1、Ａ2が入力されるアドレス信
号入力端子、３はアドレス信号Ａ1、Ａ2を入力し、ＥＣ
Ｌレベルの相補信号Ａ1、Ａ1バー、Ａ2、Ａ2バーを出力
する入力バッファ回路、４はＥＣＬレベルの相補信号Ａ
1、Ａ1バー、Ａ2、Ａ2バーを入力し、これらをＭＯＳレ
ベルの相補信号ａ1、ａ1バー、ａ2、ａ2バーに変換する
レベル変換回路、５はＭＯＳレベルの相補信号ａ1、ａ1
バー、ａ2、ａ2バーを入力し、メモリセルを選択するに
必要なデコード信号ｂ1、ｂ2、ｂ3、ｂ4を出力するアド
レスデコーダ、６はメモリセルアレイ、７はセンスアン
プ、８はデータ出力端子である。
【０００３】図７は図６における入力バッファ回路３及
びレベル変換回路４を示す回路図であり、入力バッファ
回路３は、２個の入力バッファ回路９1、９2を設けて構
成されており、図中、１０1、１０2は接地電圧０［Ｖ］
に設定される電源線、１１1、１１2は直流電圧、−５.
２［Ｖ］に設定される電源線、１２1、１２2、１３1、
１３2は負荷抵抗、１４1、１４2、１５1、１５2はＮＰ
Ｎトランジスタ、１６1、１６2は定電流源、１７1、１
７2は基準電圧ＶRが入力される基準電圧入力端子であ
る。
びレベル変換回路４を示す回路図であり、入力バッファ
回路３は、２個の入力バッファ回路９1、９2を設けて構
成されており、図中、１０1、１０2は接地電圧０［Ｖ］
に設定される電源線、１１1、１１2は直流電圧、−５.
２［Ｖ］に設定される電源線、１２1、１２2、１３1、
１３2は負荷抵抗、１４1、１４2、１５1、１５2はＮＰ
Ｎトランジスタ、１６1、１６2は定電流源、１７1、１
７2は基準電圧ＶRが入力される基準電圧入力端子であ
る。
【０００４】また、レベル変換回路４も、２個のレベル
変換回路１８1、１８2を設けて構成されており、図中、
１９1、１９2は０［Ｖ］に設定される電源線、２０1、
２０2は直流電圧、−５［Ｖ］に設定される電源線、２
１1、２１2、２２1、２２2はｐＭＯＳ、２３1、２３2、
２４1、２４2はｎＭＯＳ、２５1、２６1、２５2、２６2
は出力端子である。
変換回路１８1、１８2を設けて構成されており、図中、
１９1、１９2は０［Ｖ］に設定される電源線、２０1、
２０2は直流電圧、−５［Ｖ］に設定される電源線、２
１1、２１2、２２1、２２2はｐＭＯＳ、２３1、２３2、
２４1、２４2はｎＭＯＳ、２５1、２６1、２５2、２６2
は出力端子である。
【０００５】ここに、入力バッファ回路９1において
は、例えば、アドレス信号Ａ1がＬレベルの場合、ＮＰ
Ｎトランジスタ１４1及び１５1がそれぞれＯＦＦ及びＯ
Ｎとなり、ノード２７及び２８のレベルはそれぞれＨレ
ベル（−０.８［Ｖ］）及びＬレベル（−１.６［Ｖ］）
となる。この結果、レベル変換回路１８1においては、
ｐＭＯＳ２１1及び２２1がそれぞれＯＮ及びＯＦＦ、ｎ
ＭＯＳ２３1及び２４1がそれぞれＯＦＦ及びＯＮとな
り、出力端子２５1及び２６1のレベルはそれぞれＨレベ
ル（０［Ｖ］）及びＬレベル（−５［Ｖ］）となる。
は、例えば、アドレス信号Ａ1がＬレベルの場合、ＮＰ
Ｎトランジスタ１４1及び１５1がそれぞれＯＦＦ及びＯ
Ｎとなり、ノード２７及び２８のレベルはそれぞれＨレ
ベル（−０.８［Ｖ］）及びＬレベル（−１.６［Ｖ］）
となる。この結果、レベル変換回路１８1においては、
ｐＭＯＳ２１1及び２２1がそれぞれＯＮ及びＯＦＦ、ｎ
ＭＯＳ２３1及び２４1がそれぞれＯＦＦ及びＯＮとな
り、出力端子２５1及び２６1のレベルはそれぞれＨレベ
ル（０［Ｖ］）及びＬレベル（−５［Ｖ］）となる。
【０００６】これに対して、アドレス信号Ａ1がＨレベ
ルの場合、ＮＰＮトランジスタ１４1及び１５1がそれぞ
れＯＮ及びＯＦＦとなり、ノード２７及び２８のレベル
はそれぞれＬレベル（−１.６［Ｖ］）及びＨレベル
（−０.８［Ｖ］）となる。この結果、レベル変換回路
１８1においては、ｐＭＯＳ２１1及び２２1がそれぞれ
ＯＦＦ及びＯＮ、ｎＭＯＳ２３1及び２４1がそれぞれＯ
Ｎ及びＯＦＦとなって、出力端子２５1及び２６1のレベ
ルはそれぞれＬレベル（−５［Ｖ］）及びＨレベル（０
［Ｖ］）となる。入力バッファ回路９2及びレベル変換
回路１８2も、同様に動作する。
ルの場合、ＮＰＮトランジスタ１４1及び１５1がそれぞ
れＯＮ及びＯＦＦとなり、ノード２７及び２８のレベル
はそれぞれＬレベル（−１.６［Ｖ］）及びＨレベル
（−０.８［Ｖ］）となる。この結果、レベル変換回路
１８1においては、ｐＭＯＳ２１1及び２２1がそれぞれ
ＯＦＦ及びＯＮ、ｎＭＯＳ２３1及び２４1がそれぞれＯ
Ｎ及びＯＦＦとなって、出力端子２５1及び２６1のレベ
ルはそれぞれＬレベル（−５［Ｖ］）及びＨレベル（０
［Ｖ］）となる。入力バッファ回路９2及びレベル変換
回路１８2も、同様に動作する。
【０００７】
【発明が解決しようとする課題】ところで、図６に示す
ようなＢｉ−ＣＭＯＳによって構成されるＲＡＭにおい
ては、図８に示すように、ワイヤードオア回路（バイポ
ーラトランジスタを使用してなるワイヤードオア回路）
２９を設け、このワイヤードオア回路２９においてアド
レス信号Ａ1、Ａ2のデコードを行い、ＥＣＬレベルのデ
コード信号Ｂ1〜Ｂ4を得、これらＥＣＬレベルのデコー
ド信号Ｂ1〜Ｂ4をレベル変換回路３０でＭＯＳレベルの
デコード信号ｂ1〜ｂ4にレベル変換できるように構成で
きれば、図６のＲＡＭよりも高速化を図ることができ
る。しかしながら、図７に示す従来のレベル変換回路４
は、入力信号として相補信号を必要とするので、相補信
号を出力しないワイヤードオア回路２９の後段のレベル
変換回路３０としては使用することができない。
ようなＢｉ−ＣＭＯＳによって構成されるＲＡＭにおい
ては、図８に示すように、ワイヤードオア回路（バイポ
ーラトランジスタを使用してなるワイヤードオア回路）
２９を設け、このワイヤードオア回路２９においてアド
レス信号Ａ1、Ａ2のデコードを行い、ＥＣＬレベルのデ
コード信号Ｂ1〜Ｂ4を得、これらＥＣＬレベルのデコー
ド信号Ｂ1〜Ｂ4をレベル変換回路３０でＭＯＳレベルの
デコード信号ｂ1〜ｂ4にレベル変換できるように構成で
きれば、図６のＲＡＭよりも高速化を図ることができ
る。しかしながら、図７に示す従来のレベル変換回路４
は、入力信号として相補信号を必要とするので、相補信
号を出力しないワイヤードオア回路２９の後段のレベル
変換回路３０としては使用することができない。
【０００８】本発明は、かかる点に鑑み、相補信号でな
い複数の被レベル変換信号をレベル変換できるように
し、これを、例えばＢｉ−ＣＭＯＳからなるＲＡＭに使
用する場合には、アドレス信号をデコードする回路とし
てワイヤードオア回路を使用し、高速化を図ることがで
きるようにしたレベル変換回路を提供することを目的と
する。
い複数の被レベル変換信号をレベル変換できるように
し、これを、例えばＢｉ−ＣＭＯＳからなるＲＡＭに使
用する場合には、アドレス信号をデコードする回路とし
てワイヤードオア回路を使用し、高速化を図ることがで
きるようにしたレベル変換回路を提供することを目的と
する。
【０００９】
【課題を解決するための手段】図１は本発明の原理説明
図であり、図中、３１1〜３１nは第１〜第ｎの回路、３
２1〜３２nは第１〜第ｎの回路３１1〜３１nに設けられ
た被レベル変換信号入力端子、３３11〜３３1n、３３21
〜３３2n・・・３３n1〜３３nnは第１〜第ｎの回路３１
1〜３１nに設けられた出力端子、３４1〜３４nは信号
線、３５1〜３５nはレベル変換信号出力端子、Ｂ1〜Ｂn
は被レベル変換信号、ｂ1〜ｂnはレベル変換信号であ
る。
図であり、図中、３１1〜３１nは第１〜第ｎの回路、３
２1〜３２nは第１〜第ｎの回路３１1〜３１nに設けられ
た被レベル変換信号入力端子、３３11〜３３1n、３３21
〜３３2n・・・３３n1〜３３nnは第１〜第ｎの回路３１
1〜３１nに設けられた出力端子、３４1〜３４nは信号
線、３５1〜３５nはレベル変換信号出力端子、Ｂ1〜Ｂn
は被レベル変換信号、ｂ1〜ｂnはレベル変換信号であ
る。
【００１０】ここに、第１〜第ｎの回路３１1〜３１
nは、被レベル変換信号Ｂ1〜Ｂnが一方のレベルにある
場合、第１の出力端子３３11、３３21・・・３３n1に第
１の電圧を出力すると共に、第２〜第ｎの出力端子３３
12〜３３1n、３３22〜３３2n・・・３３n2〜３３nnに第
１の電圧と異なる第２の電圧を出力し、被レベル変換信
号Ｂ1〜Ｂnが他方のレベルにある場合には、第１〜第ｎ
の出力端子３３11〜３３1n、３３21〜３３2n・・・３３
n1〜３３nnがハイインピーダンス状態になるように構成
される。
nは、被レベル変換信号Ｂ1〜Ｂnが一方のレベルにある
場合、第１の出力端子３３11、３３21・・・３３n1に第
１の電圧を出力すると共に、第２〜第ｎの出力端子３３
12〜３３1n、３３22〜３３2n・・・３３n2〜３３nnに第
１の電圧と異なる第２の電圧を出力し、被レベル変換信
号Ｂ1〜Ｂnが他方のレベルにある場合には、第１〜第ｎ
の出力端子３３11〜３３1n、３３21〜３３2n・・・３３
n1〜３３nnがハイインピーダンス状態になるように構成
される。
【００１１】そこで、本発明においては、第１〜第ｎの
回路３１1〜３１nの第１の出力端子３３11、３３21・・
・３３n1は、それぞれ第１〜第ｎのレベル変換信号出力
端子３５1〜３５nに接続され、第１〜第ｎの回路３１1
〜３１nの第２〜第ｎの出力端子３３12〜３３1n、３３
22〜３３2n・・・３３n2〜３３nnは、それぞれ第１〜第
ｎの回路３１1〜３１nにおいて、第１の出力端子３３11
〜３３n1が接続されたレベル変換信号出力端子以外のｎ
−１個のレベル変換信号出力端子に接続される。
回路３１1〜３１nの第１の出力端子３３11、３３21・・
・３３n1は、それぞれ第１〜第ｎのレベル変換信号出力
端子３５1〜３５nに接続され、第１〜第ｎの回路３１1
〜３１nの第２〜第ｎの出力端子３３12〜３３1n、３３
22〜３３2n・・・３３n2〜３３nnは、それぞれ第１〜第
ｎの回路３１1〜３１nにおいて、第１の出力端子３３11
〜３３n1が接続されたレベル変換信号出力端子以外のｎ
−１個のレベル変換信号出力端子に接続される。
【００１２】
【作用】本発明は、被レベル変換信号Ｂ1〜Ｂnをレベル
変換したレベル変換信号ｂ1〜ｂnをレベル変換信号出力
端子３５1〜３５nに出力するものであるが、被レベル変
換信号Ｂ1〜Ｂnのいずれか１個が一方のレベルにあり、
他のｎ−１個の被レベル変換信号が他方のレベルにある
場合にのみ、正常なレベル変換を行うものである。
変換したレベル変換信号ｂ1〜ｂnをレベル変換信号出力
端子３５1〜３５nに出力するものであるが、被レベル変
換信号Ｂ1〜Ｂnのいずれか１個が一方のレベルにあり、
他のｎ−１個の被レベル変換信号が他方のレベルにある
場合にのみ、正常なレベル変換を行うものである。
【００１３】
【実施例】以下、図２〜図４を参照して、本発明の一実
施例及びその応用例について説明する。
施例及びその応用例について説明する。
【００１４】本発明の一実施例・・図２ 図２は本発明の一実施例を示す回路図である。本実施例
は、図１において、ｎ＝４とした場合、即ち、第１〜第
ｎの回路３３1〜３３nとして第１〜第４の回路３１1〜
３１4を設けた場合であり、ＥＣＬレベルの被レベル変
換信号Ｂ1〜Ｂ4をＭＯＳレベルのレベル変換信号ｂ1〜
ｂ4に変換するというものである。
は、図１において、ｎ＝４とした場合、即ち、第１〜第
ｎの回路３３1〜３３nとして第１〜第４の回路３１1〜
３１4を設けた場合であり、ＥＣＬレベルの被レベル変
換信号Ｂ1〜Ｂ4をＭＯＳレベルのレベル変換信号ｂ1〜
ｂ4に変換するというものである。
【００１５】ここに、第１の回路３１1〜３１4におい
て、３６1〜３６4は０［Ｖ］に設定される電源線、３７
1〜３７4は直流電圧、例えば−５［Ｖ］に設定される電
源線、３８1〜３８4、３９1〜３９4はｐＭＯＳ、４０1
〜４０4、４１1〜４１4、４２1〜４２4、４３1〜４３4
はｎＭＯＳである。
て、３６1〜３６4は０［Ｖ］に設定される電源線、３７
1〜３７4は直流電圧、例えば−５［Ｖ］に設定される電
源線、３８1〜３８4、３９1〜３９4はｐＭＯＳ、４０1
〜４０4、４１1〜４１4、４２1〜４２4、４３1〜４３4
はｎＭＯＳである。
【００１６】ここに、第１の回路３１1において、ｐＭ
ＯＳ３８1は、そのゲートを被レベル変換信号入力端子
３２1に接続され、そのソースを電源線３６1に接続さ
れ、そのドレインを第１の出力端子３３11に接続されて
いる。また、ｐＭＯＳ３９1は、そのゲートを被レベル
変換信号入力端子３２1に接続され、そのソースを電源
線３６1に接続され、そのドレインをｎＭＯＳ４０1のゲ
ート及びドレインに接続され、ｎＭＯＳ４０1は、その
ソースを電源線３７1に接続されている。
ＯＳ３８1は、そのゲートを被レベル変換信号入力端子
３２1に接続され、そのソースを電源線３６1に接続さ
れ、そのドレインを第１の出力端子３３11に接続されて
いる。また、ｐＭＯＳ３９1は、そのゲートを被レベル
変換信号入力端子３２1に接続され、そのソースを電源
線３６1に接続され、そのドレインをｎＭＯＳ４０1のゲ
ート及びドレインに接続され、ｎＭＯＳ４０1は、その
ソースを電源線３７1に接続されている。
【００１７】また、ｎＭＯＳ４１1は、そのゲートをｎ
ＭＯＳ４０1のゲートに接続され、そのドレインを第２
の出力端子３３12に接続され、そのソースを電源線３７
1に接続されている。また、ｎＭＯＳ４２1は、そのゲー
トをｎＭＯＳ４０1のゲートに接続され、そのドレイン
を第３の出力端子３３13に接続され、そのソースを電源
線３７1に接続されている。また、ｎＭＯＳ４３1は、そ
のゲートをｎＭＯＳ４０ 1のゲートに接続され、そのド
レインを第４の出力端子３３14に接続され、そのソース
を電源線３７1に接続されている。
ＭＯＳ４０1のゲートに接続され、そのドレインを第２
の出力端子３３12に接続され、そのソースを電源線３７
1に接続されている。また、ｎＭＯＳ４２1は、そのゲー
トをｎＭＯＳ４０1のゲートに接続され、そのドレイン
を第３の出力端子３３13に接続され、そのソースを電源
線３７1に接続されている。また、ｎＭＯＳ４３1は、そ
のゲートをｎＭＯＳ４０ 1のゲートに接続され、そのド
レインを第４の出力端子３３14に接続され、そのソース
を電源線３７1に接続されている。
【００１８】また、第２の回路３１2において、ｐＭＯ
Ｓ３８2は、そのゲートを被レベル変換信号入力端子３
２2に接続され、そのソースを電源線３６2に接続され、
そのドレインを第１の出力端子３３21に接続されてい
る。また、ｐＭＯＳ３９2は、そのゲートを被レベル変
換信号入力端子３２2に接続され、そのソースを電源線
３６2に接続され、そのドレインをｎＭＯＳ４０2のゲー
ト及びドレインに接続されており、ｎＭＯＳ４０2は、
そのソースを電源線３７2に接続されている。
Ｓ３８2は、そのゲートを被レベル変換信号入力端子３
２2に接続され、そのソースを電源線３６2に接続され、
そのドレインを第１の出力端子３３21に接続されてい
る。また、ｐＭＯＳ３９2は、そのゲートを被レベル変
換信号入力端子３２2に接続され、そのソースを電源線
３６2に接続され、そのドレインをｎＭＯＳ４０2のゲー
ト及びドレインに接続されており、ｎＭＯＳ４０2は、
そのソースを電源線３７2に接続されている。
【００１９】また、ｎＭＯＳ４１2は、そのゲートをｎ
ＭＯＳ４０2のゲートに接続され、そのドレインを第２
の出力端子３３22に接続され、そのソースを電源線３７
2に接続されている。また、ｎＭＯＳ４２2は、そのゲー
トをｎＭＯＳ４０2のゲートに接続され、そのドレイン
を第３の出力端子３３23に接続され、そのソースを電源
線３７2に接続されている。また、ｎＭＯＳ４３2は、そ
のゲートをｎＭＯＳ４０ 2のゲートに接続され、そのド
レインを第４の出力端子３３24に接続され、そのソース
を電源線３７2に接続されている。
ＭＯＳ４０2のゲートに接続され、そのドレインを第２
の出力端子３３22に接続され、そのソースを電源線３７
2に接続されている。また、ｎＭＯＳ４２2は、そのゲー
トをｎＭＯＳ４０2のゲートに接続され、そのドレイン
を第３の出力端子３３23に接続され、そのソースを電源
線３７2に接続されている。また、ｎＭＯＳ４３2は、そ
のゲートをｎＭＯＳ４０ 2のゲートに接続され、そのド
レインを第４の出力端子３３24に接続され、そのソース
を電源線３７2に接続されている。
【００２０】また、第３の回路３１3において、ｐＭＯ
Ｓ３８3は、そのゲートを被レベル変換信号入力端子３
２3に接続され、そのソースを電源線３６3に接続され、
そのドレインを第１の出力端子３３31に接続されてい
る。また、ｐＭＯＳ３９3は、そのゲートを被レベル変
換信号入力端子３２3に接続され、そのソースを電源線
３６3に接続され、そのドレインをｎＭＯＳ４０3のゲー
ト及びドレインに接続されており、ｎＭＯＳ４０3は、
そのソースを電源線３７3に接続されている。
Ｓ３８3は、そのゲートを被レベル変換信号入力端子３
２3に接続され、そのソースを電源線３６3に接続され、
そのドレインを第１の出力端子３３31に接続されてい
る。また、ｐＭＯＳ３９3は、そのゲートを被レベル変
換信号入力端子３２3に接続され、そのソースを電源線
３６3に接続され、そのドレインをｎＭＯＳ４０3のゲー
ト及びドレインに接続されており、ｎＭＯＳ４０3は、
そのソースを電源線３７3に接続されている。
【００２１】また、ｎＭＯＳ４１3は、そのゲートをｎ
ＭＯＳ４０3のゲートに接続され、そのドレインを第２
の出力端子３３32に接続され、そのソースを電源線３７
3に接続されている。また、ｎＭＯＳ４２3は、そのゲー
トをｎＭＯＳ４０3のゲートに接続され、そのドレイン
を第３の出力端子３３33に接続され、そのソースを電源
線３７3に接続されている。また、ｎＭＯＳ４３3は、そ
のゲートをｎＭＯＳ４０ 3のゲートに接続され、そのド
レインを第４の出力端子３３34に接続され、そのソース
を電源線３７3に接続されている。
ＭＯＳ４０3のゲートに接続され、そのドレインを第２
の出力端子３３32に接続され、そのソースを電源線３７
3に接続されている。また、ｎＭＯＳ４２3は、そのゲー
トをｎＭＯＳ４０3のゲートに接続され、そのドレイン
を第３の出力端子３３33に接続され、そのソースを電源
線３７3に接続されている。また、ｎＭＯＳ４３3は、そ
のゲートをｎＭＯＳ４０ 3のゲートに接続され、そのド
レインを第４の出力端子３３34に接続され、そのソース
を電源線３７3に接続されている。
【００２２】また、第４の回路３１4において、ｐＭＯ
Ｓ３８4は、そのゲートを被レベル変換信号入力端子３
２4に接続され、そのソースを電源線３６4に接続され、
そのドレインを第１の出力端子３３41に接続されてい
る。また、ｐＭＯＳ３９4は、そのゲートを被レベル変
換信号入力端子３２4に接続され、そのソースを電源線
３６4に接続され、そのドレインをｎＭＯＳ４０4のゲー
ト及びドレインに接続されており、ｎＭＯＳ４０4は、
そのソースを電源線３７4に接続されている。
Ｓ３８4は、そのゲートを被レベル変換信号入力端子３
２4に接続され、そのソースを電源線３６4に接続され、
そのドレインを第１の出力端子３３41に接続されてい
る。また、ｐＭＯＳ３９4は、そのゲートを被レベル変
換信号入力端子３２4に接続され、そのソースを電源線
３６4に接続され、そのドレインをｎＭＯＳ４０4のゲー
ト及びドレインに接続されており、ｎＭＯＳ４０4は、
そのソースを電源線３７4に接続されている。
【００２３】また、ｎＭＯＳ４１4は、そのゲートをｎ
ＭＯＳ４０4のゲートに接続され、そのドレインを第２
の出力端子３３42に接続され、そのソースを電源線３７
4に接続されている。また、ｎＭＯＳ４２4は、そのゲー
トをｎＭＯＳ４０4のゲートに接続され、そのドレイン
を第３の出力端子３３43に接続され、そのソースを電源
線３７4に接続されている。また、ｎＭＯＳ４３4は、そ
のゲートをｎＭＯＳ４０ 4のゲートに接続され、そのド
レインを第４の出力端子３３44に接続され、そのソース
を電源線３７4に接続されている。
ＭＯＳ４０4のゲートに接続され、そのドレインを第２
の出力端子３３42に接続され、そのソースを電源線３７
4に接続されている。また、ｎＭＯＳ４２4は、そのゲー
トをｎＭＯＳ４０4のゲートに接続され、そのドレイン
を第３の出力端子３３43に接続され、そのソースを電源
線３７4に接続されている。また、ｎＭＯＳ４３4は、そ
のゲートをｎＭＯＳ４０ 4のゲートに接続され、そのド
レインを第４の出力端子３３44に接続され、そのソース
を電源線３７4に接続されている。
【００２４】なお、ｐＭＯＳ３８1〜３８4、３９1〜３
９4は、被レベル変換信号Ｂ1〜Ｂ4がＨレベル（−０.８
［Ｖ］）のとき、ＯＦＦとなり、レベル変換対象信号Ｂ
1〜Ｂ 4がＬレベル（−１.６［Ｖ］）のとき、ＯＮとな
るように構成されている。また、ｎＭＯＳ４０1〜４０4
は、ｐＭＯＳ３９1〜３９4がＯＮのとき、ＯＮとなり、
ｐＭＯＳ３９1〜３９4がＯＦＦのとき、ＯＦＦとなるよ
うに構成されており、ｎＭＯＳ４１1〜４１4、４２1〜
４２4、４３1〜４３4は、ｎＭＯＳ４０1〜４０4と同一
特性を有するように構成されている。
９4は、被レベル変換信号Ｂ1〜Ｂ4がＨレベル（−０.８
［Ｖ］）のとき、ＯＦＦとなり、レベル変換対象信号Ｂ
1〜Ｂ 4がＬレベル（−１.６［Ｖ］）のとき、ＯＮとな
るように構成されている。また、ｎＭＯＳ４０1〜４０4
は、ｐＭＯＳ３９1〜３９4がＯＮのとき、ＯＮとなり、
ｐＭＯＳ３９1〜３９4がＯＦＦのとき、ＯＦＦとなるよ
うに構成されており、ｎＭＯＳ４１1〜４１4、４２1〜
４２4、４３1〜４３4は、ｎＭＯＳ４０1〜４０4と同一
特性を有するように構成されている。
【００２５】また、第１の回路３１1において、第１の
出力端子３３11は、信号線３４1を介してレベル変換信
号出力端子３５1に接続され、第２の出力端子３３
12は、信号線３４2を介してレベル変換信号出力端子３
５2に接続され、第３の出力端子３３ 13は、信号線３４3
を介してレベル変換信号出力端子３５3に接続され、第
４の出力端子３３14は、信号線３４4を介してレベル変
換信号出力端子３５4に接続されている。
出力端子３３11は、信号線３４1を介してレベル変換信
号出力端子３５1に接続され、第２の出力端子３３
12は、信号線３４2を介してレベル変換信号出力端子３
５2に接続され、第３の出力端子３３ 13は、信号線３４3
を介してレベル変換信号出力端子３５3に接続され、第
４の出力端子３３14は、信号線３４4を介してレベル変
換信号出力端子３５4に接続されている。
【００２６】また、第２の回路３１2において、第１の
出力端子３３21は、信号線３４2を介してレベル変換信
号出力端子３５2に接続され、第２の出力端子３３
22は、信号線３４1を介してレベル変換信号出力端子３
５1に接続され、第３の出力端子３３ 23は、信号線３４3
を介してレベル変換信号出力端子３５3に接続され、第
４の出力端子３３24は、信号線３４4を介してレベル変
換信号出力端子３５4に接続されている。
出力端子３３21は、信号線３４2を介してレベル変換信
号出力端子３５2に接続され、第２の出力端子３３
22は、信号線３４1を介してレベル変換信号出力端子３
５1に接続され、第３の出力端子３３ 23は、信号線３４3
を介してレベル変換信号出力端子３５3に接続され、第
４の出力端子３３24は、信号線３４4を介してレベル変
換信号出力端子３５4に接続されている。
【００２７】また、第３の回路３１3において、第１の
出力端子３３31は、信号線３４3を介してレベル変換信
号出力端子３５3に接続され、第２の出力端子３３
32は、信号線３４1を介してレベル変換信号出力端子３
５1に接続され、第３の出力端子３３ 33は、信号線３４2
を介してレベル変換信号出力端子３５2に接続され、第
４の出力端子３３34は、信号線３４4を介してレベル変
換信号出力端子３５4に接続されている。
出力端子３３31は、信号線３４3を介してレベル変換信
号出力端子３５3に接続され、第２の出力端子３３
32は、信号線３４1を介してレベル変換信号出力端子３
５1に接続され、第３の出力端子３３ 33は、信号線３４2
を介してレベル変換信号出力端子３５2に接続され、第
４の出力端子３３34は、信号線３４4を介してレベル変
換信号出力端子３５4に接続されている。
【００２８】また、第４の回路３１4において、第１の
出力端子３３41は、信号線３４4を介してレベル変換信
号出力端子３５4に接続され、第２の出力端子３３
42は、信号線３４1を介してレベル変換信号出力端子３
５1に接続され、第３の出力端子３３ 43は、信号線３４2
を介してレベル変換信号出力端子３５2に接続され、第
４の出力端子３３44は、信号線３４3を介してレベル変
換信号出力端子３５3に接続されている。
出力端子３３41は、信号線３４4を介してレベル変換信
号出力端子３５4に接続され、第２の出力端子３３
42は、信号線３４1を介してレベル変換信号出力端子３
５1に接続され、第３の出力端子３３ 43は、信号線３４2
を介してレベル変換信号出力端子３５2に接続され、第
４の出力端子３３44は、信号線３４3を介してレベル変
換信号出力端子３５3に接続されている。
【００２９】したがって、本実施例のレベル変換回路
は、表１に、被レベル変換信号Ｂ1〜Ｂ4と、レベル変換
信号ｂ1〜ｂ4との関係を示すように動作することにな
る。
は、表１に、被レベル変換信号Ｂ1〜Ｂ4と、レベル変換
信号ｂ1〜ｂ4との関係を示すように動作することにな
る。
【００３０】
【表１】
【００３１】本発明の一実施例の第１応用例・・図３、
図４ 図３は本発明の一実施例の第１応用例であり、Ｂｉ−Ｃ
ＭＯＳからなるＲＡＭのレベル変換回路に本発明の一実
施例を適用したものである。図中、４４はバイポーラト
ランジスタからなるワイヤードオア回路、４５は本発明
の一実施例のレベル変換回路である。その他について
は、図６と同様に構成されている。
図４ 図３は本発明の一実施例の第１応用例であり、Ｂｉ−Ｃ
ＭＯＳからなるＲＡＭのレベル変換回路に本発明の一実
施例を適用したものである。図中、４４はバイポーラト
ランジスタからなるワイヤードオア回路、４５は本発明
の一実施例のレベル変換回路である。その他について
は、図６と同様に構成されている。
【００３２】ここに、ワイヤードオア回路４４は、例え
ば、図４に示すように構成される。図中、４６1〜４６4
は相補信号Ａ1、Ａ1バー、Ａ2、Ａ2バーが入力される入
力端子、４７1〜４７4は２個のエミッタを有するマルチ
エミッタ形のＮＰＮトランジスタ、４８1〜４８4は信号
線、４９1〜４９4は定電流源、５０はワイヤードオア回
路４４を選択すべき選択信号Ｓバーが入力される選択信
号入力端子、５１は４個のエミッタを有するマルチエミ
ッタ形のＮＰＮトランジスタであり、選択時、選択信号
ＳバーはＬレベルに設定され、非選択時は、Ｈレベルに
設定される。
ば、図４に示すように構成される。図中、４６1〜４６4
は相補信号Ａ1、Ａ1バー、Ａ2、Ａ2バーが入力される入
力端子、４７1〜４７4は２個のエミッタを有するマルチ
エミッタ形のＮＰＮトランジスタ、４８1〜４８4は信号
線、４９1〜４９4は定電流源、５０はワイヤードオア回
路４４を選択すべき選択信号Ｓバーが入力される選択信
号入力端子、５１は４個のエミッタを有するマルチエミ
ッタ形のＮＰＮトランジスタであり、選択時、選択信号
ＳバーはＬレベルに設定され、非選択時は、Ｈレベルに
設定される。
【００３３】本例の場合、ＥＣＬレベルの相補信号
Ａ1、Ａ1バー、Ａ2、Ａ2バーと、被レベル変換信号（Ｅ
ＣＬレベルのデコード信号）Ｂ1、Ｂ2、Ｂ3、Ｂ4と、レ
ベル変換信号（ＭＯＳレベルのデコード信号）ｂ1、
ｂ2、ｂ3、ｂ4との関係は表２に示すようになる。
Ａ1、Ａ1バー、Ａ2、Ａ2バーと、被レベル変換信号（Ｅ
ＣＬレベルのデコード信号）Ｂ1、Ｂ2、Ｂ3、Ｂ4と、レ
ベル変換信号（ＭＯＳレベルのデコード信号）ｂ1、
ｂ2、ｂ3、ｂ4との関係は表２に示すようになる。
【００３４】
【表２】
【００３５】本発明の一実施例の第２応用例・・図５ 図５は本発明の一実施例の第２応用例の要部を示す図で
あり、第１応用例を改良するものである。即ち、第１応
用例においては、ワイヤードオア回路４４が非選択とさ
れる場合、選択信号ＳバーはＨレベルに設定されるが、
この場合、被レベル変換信号Ｂ1〜Ｂ4はＨレベルにな
り、レベル変換信号出力端子３５1〜３５4がフローティ
ング状態となってしまう。この第２応用例は、これを回
避しようとするものであって、反転選択信号Ｓが入力さ
れる反転選択信号入力端子５２と、ＮＰＮトランジスタ
５３と、信号線５４と、定電流源５５と、第１〜第ｎの
回路３１1〜３１4と同一回路構成の第５の回路３１5と
を設けて構成されている。
あり、第１応用例を改良するものである。即ち、第１応
用例においては、ワイヤードオア回路４４が非選択とさ
れる場合、選択信号ＳバーはＨレベルに設定されるが、
この場合、被レベル変換信号Ｂ1〜Ｂ4はＨレベルにな
り、レベル変換信号出力端子３５1〜３５4がフローティ
ング状態となってしまう。この第２応用例は、これを回
避しようとするものであって、反転選択信号Ｓが入力さ
れる反転選択信号入力端子５２と、ＮＰＮトランジスタ
５３と、信号線５４と、定電流源５５と、第１〜第ｎの
回路３１1〜３１4と同一回路構成の第５の回路３１5と
を設けて構成されている。
【００３６】ここに、ＮＰＮトランジスタ５３は、その
ベースを反転選択信号入力端子５２に接続され、そのコ
レクタを０［Ｖ］に設定される電源線５６に接続され、
そのエミッタを信号線５４に接続されている。また、第
５の回路３１5は、その被レベル変換信号入力端子３２5
を信号線５４に接続され、その第１〜第４の出力端子３
３51〜３３54をそれぞれ信号線３４1〜３４4に接続され
ている。
ベースを反転選択信号入力端子５２に接続され、そのコ
レクタを０［Ｖ］に設定される電源線５６に接続され、
そのエミッタを信号線５４に接続されている。また、第
５の回路３１5は、その被レベル変換信号入力端子３２5
を信号線５４に接続され、その第１〜第４の出力端子３
３51〜３３54をそれぞれ信号線３４1〜３４4に接続され
ている。
【００３７】かかる第２応用例によれば、ワイヤードオ
ア回路４４が非選択とされる場合、レベル変換信号出力
端子３５1〜３５4は、Ｌレベルに設定され、フローティ
ング状態になることが回避される。
ア回路４４が非選択とされる場合、レベル変換信号出力
端子３５1〜３５4は、Ｌレベルに設定され、フローティ
ング状態になることが回避される。
【００３８】
【発明の効果】以上のように、本発明によれば、被レベ
ル変換信号のいずれか１個が一方のレベルにあり、残り
が他方のレベルにある場合に、正常なレベル変換を行う
レベル変換回路を得ることができ、これを、例えば、Ｂ
ｉ−ＣＭＯＳからなるＲＡＭに使用する場合には、アド
レス信号をデコードする回路としてワイヤードオア回路
を使用することができ、高速化を図ることができる。
ル変換信号のいずれか１個が一方のレベルにあり、残り
が他方のレベルにある場合に、正常なレベル変換を行う
レベル変換回路を得ることができ、これを、例えば、Ｂ
ｉ−ＣＭＯＳからなるＲＡＭに使用する場合には、アド
レス信号をデコードする回路としてワイヤードオア回路
を使用することができ、高速化を図ることができる。
【図１】本発明の原理説明図である。
【図２】本発明の一実施例を示す回路図である。
【図３】本発明の一実施例の第１応用例を示す回路図で
ある。
ある。
【図４】ワイヤードオア回路及び本発明の一実施例のレ
ベル変換回路を示す回路図である。
ベル変換回路を示す回路図である。
【図５】本発明の一実施例の第２応用例の要部を示す回
路図である。
路図である。
【図６】従来のＢｉ−ＣＭＯＳからなるＲＡＭを示すブ
ロック図である。
ロック図である。
【図７】入力バッファ回路及び従来のレベル変換回路を
示す回路図である。
示す回路図である。
【図８】発明が解決しようとする課題を説明するための
図である。
図である。
３１1〜３１n 第１〜第ｎの回路 ３２1〜３２n 被レベル変換信号入力端子 ３５1〜３５n レベル変換信号出力端子
Claims (2)
- 【請求項１】被レベル変換信号（Ｂ1〜Ｂn）が入力され
る被レベル変換信号入力端子（３２ 1〜３２n）と、第１
〜第ｎの出力端子（３３11〜３３1n、３３21〜３３2n・
・・３３n1〜３３nn）とを有し、前記被レベル変換信号
（Ｂ1〜Ｂn）が一方のレベルにある場合、前記第１の出
力端子（３３11〜３３n1）に第１の電圧を出力すると共
に前記第２〜第ｎの出力端子（３３12〜３３1n、３３22
〜３３2n・・・３３n2〜３３nn）に第２の電圧を出力
し、前記被レベル変換信号（Ｂ1〜Ｂn）が他方のレベル
にある場合には、前記第１〜第ｎの出力端子（３３11〜
３３1n、３３21〜３３2n・・・３３n1〜３３nn）がハイ
インピーダンス状態となるように構成されている第１〜
第ｎの回路（３１1〜３１n）と、第１〜第ｎのレベル変
換信号出力端子（３５1〜３５n）とを設け、前記第１〜
第ｎの回路（３１1〜３１n）の第１の出力端子（３３11
〜３３n1）は、それぞれ第１〜第ｎのレベル変換信号出
力端子（３５1〜３５n）に接続され、第１〜第ｎの回路
（３１1〜３１n）の第２〜第ｎの出力端子（３３12〜３
３1n、３３22〜３３2n・・・３３n2〜３３nn）は、それ
ぞれ第１〜第ｎの回路（３１ 1〜３１n）において、前記
第１の出力端子（３３11〜３３n1）が接続されたレベル
変換信号出力端子以外のｎ−１個のレベル変換信号出力
端子に接続されていることを特徴とするレベル変換回
路。 - 【請求項２】前記第１〜第ｎの回路は、一導電形の第１
及び第２のＭＯＳトランジスタと、他の導電形の第１〜
第ｎのＭＯＳトランジスタとを有し、前記一導電形の第
１のＭＯＳトランジスタは、そのゲートを前記被レベル
変換信号入力端子に接続され、そのソースを前記第１の
電圧を供給する第１の電源線に接続され、そのドレイン
を前記第１の出力端子に接続され、前記一導電形の第２
のＭＯＳトランジスタは、そのゲートを前記被レベル変
換信号入力端子に接続され、そのソースを前記第１の電
源線に接続され、そのドレインを前記他の導電形の第１
のＭＯＳトランジスタのゲート及びドレインに接続さ
れ、前記他の導電形の第１のＭＯＳトランジスタは、そ
のソースを前記第２の電圧を供給する第２の電源線に接
続され、前記他の導電形の第２〜第ｎのＭＯＳトランジ
スタは、そのゲートを共に前記他の導電形の第１のＭＯ
Ｓトランジスタのゲートに接続され、そのドレインをそ
れぞれ前記第２〜第ｎの出力端子に接続され、そのソー
スを前記第２の電源線に接続されていることを特徴とす
る請求項１記載のレベル変換回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3055039A JP2556208B2 (ja) | 1991-03-19 | 1991-03-19 | レベル変換回路 |
| KR1019920004544A KR950006353B1 (ko) | 1991-03-19 | 1992-03-19 | Ecl 레벨신호를 mos 레벨신호로 변환하는 레벨 변환회로와 이 레벨 변환 회로를 갖는 어드레스 신호 디코딩 장치 |
| EP92400746A EP0507646A1 (en) | 1991-03-19 | 1992-03-19 | Level conversion circuit for converting ECL-level signals into MOS-level signals and address signal decoding system having the level conversion circuit |
| US07/854,533 US5223752A (en) | 1991-03-19 | 1992-03-19 | Level conversion circuit for converting ecl-level signals into mos-level signals and address signal decoding system having the level conversion circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3055039A JP2556208B2 (ja) | 1991-03-19 | 1991-03-19 | レベル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04289590A JPH04289590A (ja) | 1992-10-14 |
| JP2556208B2 true JP2556208B2 (ja) | 1996-11-20 |
Family
ID=12987521
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3055039A Expired - Lifetime JP2556208B2 (ja) | 1991-03-19 | 1991-03-19 | レベル変換回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5223752A (ja) |
| EP (1) | EP0507646A1 (ja) |
| JP (1) | JP2556208B2 (ja) |
| KR (1) | KR950006353B1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0989673A3 (en) * | 1998-09-16 | 2001-02-07 | Microchip Technology Inc. | Low power digital input circuit |
| US20150091705A1 (en) * | 2013-09-27 | 2015-04-02 | Mckesson Automation Inc. | Systems, methods, apparatuses, and computer program product for inventory tracking and control |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6119226A (ja) * | 1984-07-05 | 1986-01-28 | Hitachi Ltd | レベル変換回路 |
| JPS6142795A (ja) * | 1984-08-03 | 1986-03-01 | Toshiba Corp | 半導体記憶装置の行デコ−ダ系 |
| JP2901973B2 (ja) * | 1987-04-30 | 1999-06-07 | 株式会社日立製作所 | 半導体集積回路装置 |
| JPS63209220A (ja) * | 1987-02-26 | 1988-08-30 | Toshiba Corp | インバ−タ回路 |
| JPH01117417A (ja) * | 1987-10-30 | 1989-05-10 | Fujitsu Ltd | レベル変換回路 |
| JPH01205788A (ja) * | 1988-02-12 | 1989-08-18 | Toshiba Corp | 半導体集積回路 |
| JPH02166826A (ja) * | 1988-12-20 | 1990-06-27 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| US5157283A (en) * | 1988-12-23 | 1992-10-20 | Samsung Electronics Co., Ltd. | Tree decoder having two bit partitioning |
| US5017812A (en) * | 1990-03-20 | 1991-05-21 | Integrated Device Technology, Inc. | Combined ECL-to-TTL translator and decoder |
-
1991
- 1991-03-19 JP JP3055039A patent/JP2556208B2/ja not_active Expired - Lifetime
-
1992
- 1992-03-19 EP EP92400746A patent/EP0507646A1/en not_active Ceased
- 1992-03-19 US US07/854,533 patent/US5223752A/en not_active Expired - Fee Related
- 1992-03-19 KR KR1019920004544A patent/KR950006353B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04289590A (ja) | 1992-10-14 |
| KR950006353B1 (ko) | 1995-06-14 |
| KR920019089A (ko) | 1992-10-22 |
| EP0507646A1 (en) | 1992-10-07 |
| US5223752A (en) | 1993-06-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960716 |