KR900006293B1 - 씨모오스 디램의 데이터 전송회로 - Google Patents

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Abstract

내용 없음.

Description

씨모오스 디램의 데이터 전송회로
제 1 도는 종래의 데이터 전송회로도.
제 2 도는 본 발명에 따른 데이터 전송회로의 블럭도.
제 3 도는 본 발명의 일실시예의 구체회로도.
제 4 도는 제 3 도의 각부분의 파형도.
제 5 도는 종래의 데이터 전송회로도.
* 도면의 주요 부분에 대한 부호의 설명
10 : 데이터 입력 버퍼 20 : 등화회로
30 : 입출력 센스 앰프 40 : 입출력 게이트
50 : 센스 앰프 100 : 제 1 트랜스미숀 게이트
200 : 제 2 트랜스미숀 게이트
300 : 제 1 입출력 버스 풀업 및 다운회로
400 : 제 2 입출력 버스 풀업 및 다운회로 500 : 입출력버스 등화 및 풀업회로
본 발명은 반도체 메모리장치에 있어서 데이터 전송회로에 관한 것으로, 특히 씨모오스 다이나믹램(이하 DRAM이라 칭함)의 데이터 입력버퍼에서 입출력 버스로의 개량된 데이터 전송회로에 관한 것이다.
씨모오스 DRAM에 있어서는 데이터를 읽어들일시 TTL(Transistor-Transistor-Logic)논리레벨의 데이터신호를 씨모오스 논리레벨의 데이터신호로 변환하는 데이터 입력버퍼(Data Input Buffer)를 내장하고 있고 상기 데이터 입력버퍼로부터 출력하는 데이터가 데이터버스와 입출력(I/0)버스를 통하고 센스증폭기(Sanse Amplifier)를 통해 행(row)어드레스에 의해 특정된 소정의 메모리셀에 상기 데이터가 기억된다.
따라서 통상의 DRAM에 있어서는 상기 데이터 입력버퍼로 부터 출력하는 데이터를 데이터버스와 입출력버스를 통해 메모리셀 어레이로 전송하여야 한다.
그러나 고밀도 DRAM 예를들어 IM DRAM의 경우 상기 데이터버스의 기생용량은 대략 1.5PF이며 입출력 버스의 기생용량은 3-4PF정도로서 데이터 입력버퍼는 이 기생용량을 모두 부하로써 구동하여야 하는부담을 안게된다 즉, 종래의 데이터 전송회로는 제 1 도에 도시한 바와같은 구성을 하고 있었다.
데이터 입력버퍼(10)를 통해 읽어들인 데이터는 데이터 버스(11) 및 (12)로 출력하고 트랜스퍼 게이트(1)및 (2)의 게이트(16)로 입력하는 제어 클럭에 의해 온상태가 되므로서 상기 데이터버스(11) 및 (12)에 있던 데이터가 입출력버스(13) 및 (14)로 전송되고 입출력 게이트(40)로 입력하여 이 입출력 게이트(40)에서 열어드레스 신호를 게이트 라인(41)으로 입력하여 모오스 트랜지스터(43) 및 (44)가 도통되고 센스앰프(50)를 통해 행어드레스 신호를 행어드레스 라인(64) 또는 (65)로 입력하여 비트라인(60) 또는 (61)상의 데이터를 메모리셀(62) 또는 (63)에 기억시켜 왔다.
또한 입출력 센스앰프(30)는 상기 메모리셀(62) 또는 (63)에 기억된 데이터를 읽어 도시하지 않는 출력데이터 버퍼로 증폭 출력하기 위한 것으로 메모리셀로부터 데이터를 읽을때만 동작을 한다.
따라서 종래의 데이터 전송회로는 데이터 입력버퍼(10)에서 출력하는 데이터를 메모리셀(62) 또는 (63)에 써넣기 위해 데이터버스(11) 및 (12)와 입출력 버스(13) 및 (14)의 기생용량을 모두 부하로 구동하여야 했다.
그러므로 데이터 입력버퍼(10)의 출력단에 있는 트랜지스터는 상기 기생용량을 모두 충전하기 위하여 트랜지스터의 크기가 매우커야 했으며 또한 전송 속도는 느리고 전력 소비도 크게되는 문제점이 있었다.
특히 상기의 기생용량중 가장 큰 용량이 되는 입출력 버스의 기생용량을 줄이기 위한 종래의 방법으로는 메모리의 집적도가 높아질수록 다수의 메모리 셀로 구성된 여러개의 블럭으로 분리하는 것이었다.
분리된 블럭수만큼 입출력버스의 쌍이 증가하며 이에 따라 데이터 버스에서 입출력버스로 데이터를 전송해 주는 트랜지스터 게이트수도 증가하게 된다.
그러나 데이터를 읽어들이는 라이트 싸이클에서는 아무리 많은 블럭으로 나눠어져서 입출력버스의 쌍이 많다. 하더라도 한쌍의 입출력 버스만이 선택되어 메모리 셀에 데이터를 써넣으므로 문제는 없다.
그러나 메모리 용량이 증가하면 할수록 메모리장치를 제조하였을시 테스트에 문제가 있게된다. 즉, 모든메모리셀에 데이터를 써넣고 읽어내는데 따른 테스트 시간이 엄청나게 증가하게 되어 집적도가 높아질수록 이 문제는 심각해진다.
따라서 보다 빠른 테스트를 하기 위하여서는 여러 비트의 데이터를 한번에 읽고 써야하는데 이 경우 읽어들이는 비트수만큼 입출력버스가 데이터 입력버퍼와 연결되어 데이터 입력버퍼와 연결되어 데이터 입력버퍼의 부담이 증가하게 된다. 결국 데이터 입력버퍼의 출력단의 풀업, 풀다운 트랜지스터의 크기를 늘어난 용량만큼 크게해야 하나 전술한 칩의 크기나 늘어나는 문제점이 있게된다.
그러한 문제점들을 해결하기 위한 제 5 도에 도시한 데이터 전송회로가(동일 출원인으로부터 일본국 특허출원 제159934/1987로서 출원된바 있다)현재 특허허락을 받았고 본 출원인에게 양도된 미합중국 특허 출원번호 제067,016호에 개시되어 있다. 제 5 도를 참조하면 데이터 버스라인(11)(12)와 입출력 버스라인(13)(14)를 아이솔레이숀하는 반전 버퍼회로(70)(80)가 각각 트랜스미숀 게이트(1)(2)와 상기 데이터 버스라인(13)(14)사이에 접속되 있다. 프리차아지시에는 라이트 데이터 클럭
Figure kpo00001
에 응답하여 상기 트랜스미숀게이트(1)(2)와 상기 반전 버퍼회로(70)(80)는 모두 오프상태가 되고 입출력 버스라인(13)(14)은 모두 프리차아지 및 등화회로(500)의 동작에 의해 전원공급 전압 VDD로 프리차아지 및 등화가 된다. 라이트 사이클시에는 데이터 입력 버퍼(10)로 부터 데이터
Figure kpo00002
와 DIN이 데이터 버스라인(11)과 (12)에 각각 전달된후 상기 클럭
Figure kpo00003
에 응답하여 트랜스 미숀게이트(1)(2)와 상기 반전버퍼회로(70)(80)가 동작하여 반전된 데이터 DIN과
Figure kpo00004
를 각각 입출력 버스라인(13)과 (14)에 전송하도록 한다. 따라서 데이터 입력 버퍼는 데이터 버스라인(11)(12)만 부하로 취급하기 때문에 데이터 입력 버퍼의 부하부담을 줄일수 있다.
이 데이터 전송회로는 전원공급전압 VDD로 입출력 버스라인(13)(14)을 프러차아지하는 기술에서는 문제가 없다. 그러나 개선된 동작 속도와 낮은 전력소모를 위한 1/2VDD로 상기 입출력버스라인(13)(14)를 프리차아지하는 기술에서는 결점을 갖게된다. 즉, 프리차아지 싸이클에서 입출력 버스라인(13)(14)는 모두1/2VDD로 충전이 되고 이 전압에 의해 P채널 모오스 트랜지스터(72)와 (82)는 모두 도통이 된다. 또한 클럭
Figure kpo00005
에 의해 N채널 모오스 트랜지스터(71)과 (81)도 모두 도통 상태에 있다.
따라서 상기 트랜지스터(71)과 (81)이 상기 트랜지스터(72)와 (82)보다 덜 도통상태로 되면 라인(31)과(32)의 전압이 N채널 모오스 트랜지스터(75)와 (85)의 드레쉬 홀드 전압보다 높게 되고 상기 트랜지스터(75)와 (85)의 도통으로 인해 데이터 입출력버스(13)과 (14)의 프리차아지가 달성될수 없다. 또한 상기 트랜지스터(71)(72) 및 (81)(82)의 도통으로 인한 전력 소모도 있게된다.
따라서 본 발명의 목적은 데이터 입력 버퍼의 부하 부담을 줄일수 있고 입출력 버스라인의 어떠한 프리차아지 전압에서도 충분히 확실한 동작을 할수 있는 개량된 데이터 전송회로를 제공함에 있다.
이하 본 발명을 첨부도면을 참조하면 상세히 설명한다.
제 2 도는 본 발명에 따른 데이터 전송회로의 블럭도로서 도면중 데이터 입력버퍼(10)와, 입출력게이트(40)와 입출력 센스앰프(30)는 제 1 도의 종래의 회로와 동일한 것으로써 동일 참조번호를 사용하였고 데이터버스(11),(12) 및 입출력버스(13)(14)도 제 1 도와 동일한 참조번호를 사용하였다.
따라서 본 발명은 데이터 입력버퍼(10)의 출력라인인 데이터버스(11)에 의해 접속되고 라이트 데이터 전송 클럭 øWDT의 반전 펄스
Figure kpo00006
와 이를 또 다시 반전시킨 øWDT를 입력으로 하는 제 1 트랜스미숀 게이트(100)와, 상기 클럭
Figure kpo00007
와 øWDT를 입력함과 동시에 데이터 입력버퍼(10)와 데이터 버스(12)로 접속되는 제 2 트랜스미숀 게이트(200)와, 상기 제 1 트랜스 미숀 게이트(100)의 출력라인(31)과 접속되고 어드레스의 정보를 받아서 라이트할 블록을 선택하도록 하는 클럭 øWDT와 상기 클럭
Figure kpo00008
및 라인(92)상의 신호를 입력하며 입출력버스(13)와 접속되는 제 1 입출력버스 풀업 및 다운 회로(300)와, 상기 제 2트랜스 미숀 게이트(200)의 출력라인(32)과 접속되고 상기 펄스
Figure kpo00009
와 øDTB 및 라인(91)상의 신호를 입력하며 출력라인이 입출력버스(14)와 접속되는 제 2 입출력 버스 풀업 및 다운회로(400)와, 입출력버스(13) 및 (14)의 양단에 접속되고 입출력 버스 등화 클럭
Figure kpo00010
및 입출력 버스 풀업클럭 øIOP를 입력하는 입출력 버스 등화회로(500)와 상기 클럭 øWDT를 반전하는 인버어터(600) 및 이를 또다시 반전하는 인버어터(700)로 구성된다,
상기 어드레스의 정보를 받아서 라이트할 블록을 선택하는 클럭 øDTB와 입출력버스 풀업 클럭 øIOP에 대해 부연 설명하면 다음과 같다.
1M디램에 있어서는 메모리 셀 어레이들이 4개의 블록으로 나뉘어지고 1개의 블록은 2개의 소블록으로 나뉘어질수 있도록 설계될수 있다. 이때 1개의 소블록마다 1개의 데이터 전송회로가 접속된다. 이때 소정 한어드레스 신호를 가지고 4개의 블럭중 2블럭을 선택할 수 있고 선택된 2개의 블럭에 포함된 4개의 소블록들은 타의 2개의 어드레스에 의해 한개의 소블록이 선택될 수 있다. 이들 어들레스 신호들을 디코오딩하여 1개의 소블록을 선택하게 하는 것이 상기 클럭 øDTB이다.
또한 입출력버스 풀업 클럭 øIOP는 라이트 데이터 전송클럭 øWDT와 상기 øDTB의 논리합을 통해 발생시킬 수 있다. 또한 øWDT는 외부 핀 또는 패드로 부터 입력되는 통상의 라이트 인에이블 신호가 될 수 있다. 프리차아지 싸이클중 데이터 입력버퍼(10)로 부터 데이터가 출력하기 전에 클럭
Figure kpo00011
를 입력하는 제1 및 제2 입출력버스 풀업 및 다운회로(300) 및 (400)은 라인(31) 및 (32)를 풀 다운하여 "로우"상태로하고 동시에 클럭 øIOP 및
Figure kpo00012
에 의해 입출력 버스 등화회로(500)는 입출력버스(13) 및 (14)를 다 같이 전원공급전압 VDD 또는 전원공급전압의 반인 1/2VDD까지 풀업한다. 지금 데이터 입력버퍼(10)로 부터 데이타가 데이터 버스라인(11) 및 (12)로 출력하면 제 1 및 제 2 트랜스 미숀 게이트(100),(200)는 클럭øWDT와
Figure kpo00013
에 의해 데이터 버스(11) 및 (12)상의 데이터를 라인(31) 및 (32)로 출력하고 제 1 및 제 2 입출력 버스 풀업 및 다운회로(300),(400)은 상기 라인(31) 및 (32)상의 데이터를 상기 클럭와øDTB의 제어하에 반전하여 라인(91),(92)로 출력하며, 제 1 입출력 버스 풀업 및 다운회로(300)는 라인(91)를 반전한 신호와 라인(92)의 신호가 같은 논리값이면 라인(91)과 동일한 신호를 I/O버스(13)으로 출력한다. 또한 제 2 입출력 버스 풀업 및 다운회로(400)는 라인(1)의 신호와 라인(92)를 반전한 신호가 같은논리값이면 라인(92)와 동일한 신호를 I/O버스(14)로 출력한다.
또한 상기 제 1 및 제 2 입출력 풀업 및 다운회로(300) 및 (400)은 클럭
Figure kpo00014
및 øDTB와 상기 라인(91)(92)상의 신호의 제어로 데이터 버스(11) 및 (12)와 입출력버스(13) 및 (14)를 완전히 분리 동작하게한다.
입출력버스(13) 및 (14)상의 데이터가 입출력 게이트(40)를 통해 읽혀진 후 입출력버스 등화클럭
Figure kpo00015
에 위해 입출력버스(13)과 (14)는 입출력버스 등화회로(500)에 의해 모두 "하이"상태로 프리차아지 된다.
제 3 도는 본 발명에 따른 제 2 도의 블럭도의 구체회로도를 나타낸 도면으로서, 데이터 버스(11) 및 (12)는 제 2 도의 데이터 입력버퍼(10)에 접속되어 입출력 버스(13) 및 (14)는 제 2 도의 입출력게이트(40) 및 입출력 센스앰프(30)에 접속된다. 도면중 M2,M3,M6,M7,Mg,M11,M12,M14,M16,M18,M20,M22는 엔 채널 모오스 트랜지스터이고, M1,M4,M5,M8,Ml0,M13,M15,M17,M19,M21,M23 내지 M27은 모두 피 채널 모오스 트랜지스터이며, VDD는 전원 공급 전압이고, 나머지 참조번호는 제 2 도의 참조번호와 동일하다.
제 4 (A)-(N)도는 본 발명에 따른 구체회로도인 제 3 도의 각 부분의 파형도를 나타낸 도면으로써 제 4 도(A) 및 (B)도는 데이터 입력버퍼(10)로 부터 데이터버스(11) 및 (12)에 각각 출력하는 데이터
Figure kpo00016
및 DIN의 파형도이며 , 제 4 (C) 및 (D)도는 라이트 데이터 전송 클럭 øWDT 및 입출력버스 등화클럭
Figure kpo00017
의 타이밍도이며, 제 4(E) 및 (F)도는 각각 제 1 및 제 2 트랜스 미숀 게이트(100) 및 (200)의 출력파형도이고, 제 4 (G)도는 어드레스의 정보를 받아서 라이트할 블럭을 선택하는 클럭 øDTB의 타이밍도이며 제 4(H) 및 (I)는 라인(41) 및 (42)의 파형도이고, 제 4(J) 및 (K)도는 각각 라인(41) 및 (42)의 반전된 파형으로 라인(51) 및 (52)의 파형도이며, 제 4(L)는 입출력 버스 등화회로(500)을 턴온시켜서 입출력버스(13) 및 (14)를 하이 상태로 풀업하도록 제어하는 클럭 øIOP의 타이밍도이고, 제 4(M) 및 (N)도는각각 입출력버스(13) 및 (14)의 파형도이다.
이하 제3도의 작동관계를 제 4 도의 파형도를 참조하여 상세히 설명한다. 먼저 데이터가 입력하기전(제 4 도의 시간 t1이전)에 라이트 데이터 전송 클럭 øWDT와 입출력 버스 등화클럭
Figure kpo00018
은 각각 "로우" 및 "하이"상태로써 각각 제 1 및 제 2 입출력버스 풀업 및 다운회로(300) 및 (400)를 구성하는 풀다운트랜지스터 M7 및 M12가 온상태가 되므로써 라인(31) 및 (32)는 모두 "로우"상태로 풀다운 된다.
또한 입출력버스를 하이상태로 풀업시키는 클럭 øIOP가 입출력버스 등화회로(500)를 구성하는 피모오스트랜지스터 M26 및 M27을 온시켜 입출력버스(13) 및 (14)를 모두 전원공급전압 VDD 또는 전원공급전압의 반인 1/2VDD로 풀업시켜 프리차이지를 한다. 시간 t1 이후 데이터버스(11) 및 (12)에 서로 반전 관계에 있는 데이터
Figure kpo00019
및 DIN이 제 4 (A) 및 (B)도에 도시한 바와같이 각각 "로우"와 "하이"상태로 나타난다 가장하고 시간 t2에 상기 클럭 øWDT가 제 4 (C)도와 같이 "하이"상태로 되면 상기 클럭 øWDT의 인버어터(600)을 통한 반전 클럭
Figure kpo00020
와 이를 또다시 반전시키는 인버어터(700)을 통한 클럭 øWDT에 의해 제 1 및 제 2 트랜스 미숀 게이트(100) 및 (200)를 구성하는 피모오스 트랜지스터 M1과 M4, 엔모오스 트랜지스터 M2와 M3가 모두 온상태가 되므로 라인(31) 및 (32)는 각각 "로우"와 "하이"상태로 된다. 상기 "로우"상태의 데이터는 제1입출력 풀업 및 다운회로(300)을 구성하는 피모오스 트랜지스터 M5와 엔모오스트랜지스터 M6의 게이트에 입력하고 상기 "하이"상태의 데이터는 제 2 입출력 풀업 및 다운회로(400)를 구성하는 피모오스 트랜지스터 M10 및 엔모오스 트랜지스터 M11의 게이트에 입력되고, 또한 전술한 라이트할 블럭을 선택하는 펄스 øDTl3가 피모오스 트랜지스터 M8과 엔모오스 트랜지스터 M9 및 피모오스 트랜지스터 M13과 엔모오스 트랜지스터 M14의 게이트에 각각 입력한다. 상기 트랜지스터들 M5,M6,M8 및M9로 구성된 부분과 상기 트랜지스터들 M10,M11,M13 및 M14로 구성된 부분은 낸드(NAND)게이트(310) (320)이다.
따라서 클럭 øDTB(하이상태)와 라인(31)상의 "로우"상태의 데이터신호에 의해 피모오스 트랜지스터 M5와 엔모오스 트랜지스터 M9가 온되고 피모오스 트랜지스터 M8과 엔모오스 트랜지스더 M6이 오프되므로 라인(41)이 전원 공급전압 VDD로 충전되고 "하이"상태로 되며 또한 이 상태가 M15와 M16로 구성된 인버어터에 입력되어 M16이 온되므로 라인(51)은 로우상태가 되어 M20이 오프되며 후술하는 라인(42)상의 "로우"상태에 의하여 M19가 온되어 입출력버스(13)은 VDD(하이상태)로 충전된다.
한편 라인(32)상의 데이터는 하이상태이므로 전술한 낸드게이트(320)의 엔도오스 트랜지스더 M11이 온상태가 되고 øDTB에 의하여 M14가 온 상태가 되어 라인(42)은 M11과 M14의 드레인-소오스 통로들을 통하여 접지측으로 방전하여 로우상태가 되고, 이 상태는 상기 피모오스 트랜지스터 M19의 게이트에 입력함과 동시에 M17과 M18로 구성된 인버어터에 입력되어 피모오스 트랜지스터 M17을 온상태로 만들어 라인(52)가 하이 상태로 되며 이 상태에 의해 엔모오스 트랜지스터 M22가 온상태가 되기 때문에 입출력버스(14)의 프리차아지 전압은 엔모오스 트랜지스터 M22의 드레인-소오스 통로를 통하여 접지측으로 방전하여 "로우"상태가 된다.
그러므로 상기 입출력버스(13) 및 (14)의 데이터는 제 2 도의 입출력 게이트(40)를 통해 메모리 어레이로 입력한다. 그후 시간 t3가 되면 입출력버스 등화 클럭
Figure kpo00021
가 "로우"상태가 되므로 피모오스 트랜지스터 M23 및 M24 ,M25가 도통이 되어 상기 입출력버스(13) 및 (14)를 모두 VDD 또는 1/2VDD의 전압으로 충전함과 동시에 클럭 øIOP의 "로우"상태에 의하여 피모오스 트랜지스터 M26 및 M27이 도통이 되어 상기 입출력버스(13)(14)는 완전히 VDD 또는 1/2VDD로 충전된다.
따라서 상술한 바와같은 본 발명은 제 2 입출력 버스 풀업 및 다운회로(400)의 라인(42)의 논리상태가 라인(92)를 통해 제 1 입출력 버스 풀업 및 다운회로의 피모오스 트랜지스터 M19를 제어하고 제 1 입출력버스풀업 및 다운회로(300)의 라인(41)의 논리상태가 라인(91)을 통해 제 2 입출력버스 풀업 및 풀다운회로(400)의 피모오스 트랜지스터 M21을 제어하므로써 각 입출력버스 풀업 및 다운회로(300)과 (400)의 출력이 라이트 사이클에서 확실히 서로 상반된 상태가 되도록 한다.
또한 본 발명은 제 1 및 제 2 트랜스 미숀 게이트를 "하이"상태의 전달 특성이 좋은 피모오스와 로우상태의 전달 특성이 좋은 엔모오스로 구성하므로써 데이타 버스(11)(12)상의 하이, 로우 상태에 관계없이 좋은 전달 특성을 갖게 한다.
또한 본 발명은 입출력버스와 트랜스 미숀 게이트 사이에 입출력버스 풀업 및 다운회로를 설치함으로써 데이터 입력버퍼의 출력단 트랜지스터가 데이터 버스의 기생용량만을 부하로 느끼므로 데이터 입력버퍼의 출력단 트랜지스터의 크기를 줄일수 있을 뿐만 아니라, 트랜스 미숀 게이트 또한 라인(31) 또는 라인(32)의 기생용량만을 충전하는 전류를 흘리므로 종래의 트랜스 미숀 게이트의 크기보다 충분히 작은 크기로 설계할수 있는 이점이 있다.

Claims (2)

  1. 라이트시 데이터를 입력하여 한쌍의 데이터 버스(11)(12)로 씨모오스 레벨의 서로 반전 관계에 있는 데이터신호를 출력하는 데이터 입력버퍼(10)와, 라이트 데이터 전송 클럭에 응답하여 상기 한쌍의 데이터버스(11)(12)상의 데이터 신호들을 각각 전송하는 제 1 및 제 2 트랜스 미숀 게이트(100)(200)와, 상기 제 1 및제 2 트랜스 미숀 게이트(100)(200)를 통해 각각 전송된 데이터 신호에 응답하여 한쌍의 입출력 버스(13)(14)를 전원공급전압 또는 접지 상태로 각각 풀업 및 풀 다운하는 제 1 및 제 2 입출력 풀업 및 풀다운회로(300)(400)와, 상기 한쌍의 입출력 버스(13)(14) 사이에 접속되고 프리차아지시 상기 입출력 버스(13)(14)를 모두 전원공급전압 또는 전원공급전압의 반으로 프리차아지 및 등화하는 입출력 버스 등화회로(500)를 구비한 씨모오스 데이터 전송회로에 있어서, 상기 제 1및 제 2 입출력 풀업 및 풀다운회로(300)(400)는 각각상기 제 1 및 제 2 트랜스 미숀 게이트(100)(200)로 부터 전송된 데이터 신호들을 블럭 선택 클럭의 제어로 반전하여 각각 출력하는 제 1 및 제 2 반전수단(310)(320)과, 상기 제 1 및 제 2 반전수단(310)(320)의 각각의 출력데이터 신호를 반전하는 제3 및 제 4 인버어터(M15,M16)(M17,M18)와, 상기 제 2 반전수단(320)의 출력 데이터 신호의 제어로 상기 제 3 인버어터(M15,M16)의 출력 데이터신호를 반전하여 상기 한쌍의 입출력버스(13)(14)중 하나의 버스로 출력하는 제 5 인버어터(M19,M20)와 상기 제 1 반전수단(310)의 출력데이터신호의 제어로 상기 제 4 인버어터(M17,M18)의 출력 데이터 신호를 반전하여 상기 타의 입출력 버스로 출력하는 제 6 인버어터(M21,M22)를 구비함을 특징으로 하는 씨모오스 데이터 전송회로.
  2. 제 1 항에 있어서, 제 1 및 제 2 반전수단(310)(320)의 각각은 대응하는 상기 제 1 및 제 2 트랜스 미숀게이트(100)(200)의 전송 데이터 신호와 블럭 선택 클럭을 입력하는 2입력 낸드(NAND)게이트임을 특징으로 하는 씨모오스 전송회로.
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